JP2506840B2 - アクティブマトリックスアレイの検査方法 - Google Patents
アクティブマトリックスアレイの検査方法Info
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- JP2506840B2 JP2506840B2 JP28245387A JP28245387A JP2506840B2 JP 2506840 B2 JP2506840 B2 JP 2506840B2 JP 28245387 A JP28245387 A JP 28245387A JP 28245387 A JP28245387 A JP 28245387A JP 2506840 B2 JP2506840 B2 JP 2506840B2
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- Japan
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- matrix array
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- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示装置に用
いるアクティブマトリックスアレイの検査方法に関する
ものである。
いるアクティブマトリックスアレイの検査方法に関する
ものである。
従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コントラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記アクティブマトリックス型液晶表示装置に
用いるアクティブマトリックスアレイは一枚の基板に数
万個以上の薄膜トランジスタを形成しなければならな
い。その為すべての薄膜トランジスタを無欠陥で形成す
ることは非常に高度な技術を要する。したがって現在の
技術ではアクティブマトリックスアレイの良否を検査
し、良否の判別をおこなう必要がある。そこで容易な検
査方法がまちのぞまれている。
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コントラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記アクティブマトリックス型液晶表示装置に
用いるアクティブマトリックスアレイは一枚の基板に数
万個以上の薄膜トランジスタを形成しなければならな
い。その為すべての薄膜トランジスタを無欠陥で形成す
ることは非常に高度な技術を要する。したがって現在の
技術ではアクティブマトリックスアレイの良否を検査
し、良否の判別をおこなう必要がある。そこで容易な検
査方法がまちのぞまれている。
以下図面を参照しながら従来のアクティブマトリック
スアレイの検査方法の一例について説明する。
スアレイの検査方法の一例について説明する。
第４図はアクティブマトリックスアレイの一部拡大図
である。ただし以下の図面において説明に不用な箇所は
省略してあり、また一部拡大あるいは縮小した部分が存
在する。また同一記号・同一番号の箇所は同一内容ある
いは同一構成の部分である。第４図において１はゲート
信号線、２はソース信号線、３は絶縁体膜、４はドレイ
ン端子、５は絵素電極である。まだ図中の点線内の部分
は薄膜トランジスタ（以下TFTと呼ぶ）を構成してい
る。第５図は第４図のアクティブマトリックスアレイの
等価回路である。第５図においてGm（ただしｍは整数）
はゲート信号線、Sn（ただしｎは整数）はソース信号
線、Tmn（ただしｍ・ｎは整数）はTFT、Pmn（ただしｍ
・ｎは整数）は絵素電極である。
である。ただし以下の図面において説明に不用な箇所は
省略してあり、また一部拡大あるいは縮小した部分が存
在する。また同一記号・同一番号の箇所は同一内容ある
いは同一構成の部分である。第４図において１はゲート
信号線、２はソース信号線、３は絶縁体膜、４はドレイ
ン端子、５は絵素電極である。まだ図中の点線内の部分
は薄膜トランジスタ（以下TFTと呼ぶ）を構成してい
る。第５図は第４図のアクティブマトリックスアレイの
等価回路である。第５図においてGm（ただしｍは整数）
はゲート信号線、Sn（ただしｎは整数）はソース信号
線、Tmn（ただしｍ・ｎは整数）はTFT、Pmn（ただしｍ
・ｎは整数）は絵素電極である。
以下、従来のアクティブマトリックスアレイの検査方
法について述べる。第６図は従来のアクティブマトリッ
クスアレイの検査方法を説明するための説明図であり、
第６図において６はTFTのソース・ドレイン間短絡欠陥
であり、７・８はプローブ、９は抵抗値測定手段であ
る。ここでTFTの絵素欠陥について説明する。通常、絵
素欠陥と呼ばれているものには２種類ある。１つはTFT
のゲート・ドレイン間短絡欠陥であり、前記欠陥状態は
たえず絵素電極がゲート信号線に接続されているため、
絵素が非点燈状態となる。したがって、ノーマリブラッ
ク表示の時は黒欠陥となる。他の１つはTFTのソース・
ドレイン間短絡欠陥であり、前記欠陥状態はたえず絵素
電極がソース信号線に接続されているため、絵素電極に
信号が常時ながれこむ。したがって、ノーマリブラック
表示の時は常時点灯状態となる白欠陥となる。黒欠陥と
白欠陥を比較した場合人間の視覚には前記白欠陥がめだ
つため、白欠陥がアクティブマトリックスアレイ内で多
く発生している場合、表示品質をいちじるしく低下さ
せ、したがって前記アクティブマトリックスアレイは液
晶表示パネルとして組みたて製品とすることはできな
い。ゆえにアクティブマトリックスアレイでは白欠陥と
なるTFTのソース・ドレイン間短絡欠陥の有無を検査す
ることが重要となる。そこで従来のTFTのソース・ドレ
イン間短絡欠陥の検査はまずプローブ７をソース信号線
に圧接し、次にプローブ８を各TFTが接続された絵素電
極に圧接し、プローブ７・８間の抵抗値を測定すること
により欠陥を検出していた。第６図の場合プローブ７を
ソース信号線S2に、プローブ８を絵素電極P32に圧接
し、前記プローブ７・８間の抵抗値を測定した際、通常
よりも低い抵抗値が測定され、ゆえにTFTのT32のソース
・ドレイン間短絡欠陥６を検出することができる。
法について述べる。第６図は従来のアクティブマトリッ
クスアレイの検査方法を説明するための説明図であり、
第６図において６はTFTのソース・ドレイン間短絡欠陥
であり、７・８はプローブ、９は抵抗値測定手段であ
る。ここでTFTの絵素欠陥について説明する。通常、絵
素欠陥と呼ばれているものには２種類ある。１つはTFT
のゲート・ドレイン間短絡欠陥であり、前記欠陥状態は
たえず絵素電極がゲート信号線に接続されているため、
絵素が非点燈状態となる。したがって、ノーマリブラッ
ク表示の時は黒欠陥となる。他の１つはTFTのソース・
ドレイン間短絡欠陥であり、前記欠陥状態はたえず絵素
電極がソース信号線に接続されているため、絵素電極に
信号が常時ながれこむ。したがって、ノーマリブラック
表示の時は常時点灯状態となる白欠陥となる。黒欠陥と
白欠陥を比較した場合人間の視覚には前記白欠陥がめだ
つため、白欠陥がアクティブマトリックスアレイ内で多
く発生している場合、表示品質をいちじるしく低下さ
せ、したがって前記アクティブマトリックスアレイは液
晶表示パネルとして組みたて製品とすることはできな
い。ゆえにアクティブマトリックスアレイでは白欠陥と
なるTFTのソース・ドレイン間短絡欠陥の有無を検査す
ることが重要となる。そこで従来のTFTのソース・ドレ
イン間短絡欠陥の検査はまずプローブ７をソース信号線
に圧接し、次にプローブ８を各TFTが接続された絵素電
極に圧接し、プローブ７・８間の抵抗値を測定すること
により欠陥を検出していた。第６図の場合プローブ７を
ソース信号線S2に、プローブ８を絵素電極P32に圧接
し、前記プローブ７・８間の抵抗値を測定した際、通常
よりも低い抵抗値が測定され、ゆえにTFTのT32のソース
・ドレイン間短絡欠陥６を検出することができる。
発明が解決しようとする問題点 しかしながら従来のアクティブマトリックスアレイの
検査方法ではTFTのソース・ドレイン間短絡欠陥の検出
はプローブを各絵素電極に圧接し、抵抗値を測定するし
か手段がなかった。そのためプローブにより絵素電極な
どが損傷するという問題があり、またプローブの位置決
めなどに長時間を要し、絵素数が数万点以上となるとと
ても実用にたえうるものではなかった。
検査方法ではTFTのソース・ドレイン間短絡欠陥の検出
はプローブを各絵素電極に圧接し、抵抗値を測定するし
か手段がなかった。そのためプローブにより絵素電極な
どが損傷するという問題があり、またプローブの位置決
めなどに長時間を要し、絵素数が数万点以上となるとと
ても実用にたえうるものではなかった。
本発明は上記問題点に鑑み、TFTの欠陥検査が非常に
容易なアクティブマトリックスアレイの検査方法を提供
するものである。
容易なアクティブマトリックスアレイの検査方法を提供
するものである。
問題点を解決するための手段 上記問題点を解決するため本発明のアクティブマトリ
ックスアレイの検査方法は複数のTFTのドレイン端子と
前記ドレイン端子に接続されている絵素電極のうち少な
くとも一方と前記TFTが接続されたゲート信号線とを導
電性物質を押圧接触させることにより短絡し、前記ゲー
ト信号線に順次、信号を印加するとともに、前記TFTが
接続されたソース信号線からの出力信号を検出すること
によりTFTの欠陥を検出するものである。
ックスアレイの検査方法は複数のTFTのドレイン端子と
前記ドレイン端子に接続されている絵素電極のうち少な
くとも一方と前記TFTが接続されたゲート信号線とを導
電性物質を押圧接触させることにより短絡し、前記ゲー
ト信号線に順次、信号を印加するとともに、前記TFTが
接続されたソース信号線からの出力信号を検出すること
によりTFTの欠陥を検出するものである。
作用 本発明はTFTのドレイン端子と絵素電極とのうち少な
くとも一方とゲート信号線とを短絡状態にすることによ
り信号をプローブを用いず、ゲート信号線から短絡部を
通じて印加することができる。したがって前記TFTにソ
ース・ドレイン間短絡欠陥が発生しておればソース信号
線に信号が出力されることにより前記欠陥を検出するこ
とができる。
くとも一方とゲート信号線とを短絡状態にすることによ
り信号をプローブを用いず、ゲート信号線から短絡部を
通じて印加することができる。したがって前記TFTにソ
ース・ドレイン間短絡欠陥が発生しておればソース信号
線に信号が出力されることにより前記欠陥を検出するこ
とができる。
実施例 以下本発明の一実施例のアクティブマトリックスアレ
イの検査方法について図面を参照しながら説明する。
イの検査方法について図面を参照しながら説明する。
第１図は本発明のアクティブマトリックスアレイの検
査方法を説明するための説明図である。第１図において
10は電圧印加手段、Rn（ただしｎは整数）はピックアッ
プ抵抗、11は電圧測定手段、Cmn（ただしｍ・ｎは整
数）はドレイン端子４とゲート信号線１との短絡部（以
後ドレイン短絡部と呼ぶ。）、GSm（ただしｍは整数）
は任意のゲート信号線との接続手段、SSn（ただしｎは
整数）は任意のソース信号線との接続手段である。前記
ドレイン短絡部の形成方法は後で記述する。
査方法を説明するための説明図である。第１図において
10は電圧印加手段、Rn（ただしｎは整数）はピックアッ
プ抵抗、11は電圧測定手段、Cmn（ただしｍ・ｎは整
数）はドレイン端子４とゲート信号線１との短絡部（以
後ドレイン短絡部と呼ぶ。）、GSm（ただしｍは整数）
は任意のゲート信号線との接続手段、SSn（ただしｎは
整数）は任意のソース信号線との接続手段である。前記
ドレイン短絡部の形成方法は後で記述する。
まず第１段階としてすべてのゲート信号線との接続手
段GSmを閉じるとともに、電圧印加手段10は薄膜トラン
ジスタをオフする信号（通常は負電圧）を発生させる。
次にソース信号線との接続手段SS1を閉じ、電圧測定手
段11はピックアップ抵抗R1の両端の電圧を測定する。前
記の場合ソース信号線S1に接続されているTFTが良品の
場合、電圧測定手段には電圧が測定されない。つぎにSS
1を開き、SS2を閉じる。電圧測定手段11はピックアップ
抵抗R2の両端の電圧を測定する。SS2を閉じた際、R2→
短絡欠陥６→短絡部C32→G3なる電流経路が生じている
ため、電圧測定手段11には負電圧が測定され、ゆえにソ
ース信号線S2に接続されたTFTにソース・ドレイン短絡
欠陥が発生していることが検出される。以上の動作をく
りかえしていくことにより、どのソース信号線に接続さ
れているTFTに不良が発生しているか検出することがで
きる。上記の場合ソース信号線S2に接続されているTFT
に欠陥が発生していることが検出された。次に第２段階
としてSS2のみを閉じ、他の任意のソース信号線との接
続手段は開いたままにしておく。次にGS1のみを閉じ、
他の任意のゲート信号線との接続手段は開いたままにし
ておく。通常GS1よりGS4まで順次１つのゲート信号線と
の接続手段を閉じていくとともに、電圧測定手段11はピ
ックアップ抵抗R2の両端の電圧を測定していく。上記の
場合GS3を閉じ、信号を印加した際、R2→短絡欠陥６→
短絡部C32→G3なる電流経路が発生するため、電圧測定
手段11に負電圧が測定され、ゆえにTFTのT32にソース・
ドレイン間短絡欠陥６が発生していることを検出するこ
とができる。
段GSmを閉じるとともに、電圧印加手段10は薄膜トラン
ジスタをオフする信号（通常は負電圧）を発生させる。
次にソース信号線との接続手段SS1を閉じ、電圧測定手
段11はピックアップ抵抗R1の両端の電圧を測定する。前
記の場合ソース信号線S1に接続されているTFTが良品の
場合、電圧測定手段には電圧が測定されない。つぎにSS
1を開き、SS2を閉じる。電圧測定手段11はピックアップ
抵抗R2の両端の電圧を測定する。SS2を閉じた際、R2→
短絡欠陥６→短絡部C32→G3なる電流経路が生じている
ため、電圧測定手段11には負電圧が測定され、ゆえにソ
ース信号線S2に接続されたTFTにソース・ドレイン短絡
欠陥が発生していることが検出される。以上の動作をく
りかえしていくことにより、どのソース信号線に接続さ
れているTFTに不良が発生しているか検出することがで
きる。上記の場合ソース信号線S2に接続されているTFT
に欠陥が発生していることが検出された。次に第２段階
としてSS2のみを閉じ、他の任意のソース信号線との接
続手段は開いたままにしておく。次にGS1のみを閉じ、
他の任意のゲート信号線との接続手段は開いたままにし
ておく。通常GS1よりGS4まで順次１つのゲート信号線と
の接続手段を閉じていくとともに、電圧測定手段11はピ
ックアップ抵抗R2の両端の電圧を測定していく。上記の
場合GS3を閉じ、信号を印加した際、R2→短絡欠陥６→
短絡部C32→G3なる電流経路が発生するため、電圧測定
手段11に負電圧が測定され、ゆえにTFTのT32にソース・
ドレイン間短絡欠陥６が発生していることを検出するこ
とができる。
短絡部C11〜C44の形成方法として以下のような方法が
ある。第２図（ａ）は短絡部を形成するため短絡部形成
用構成体の平面図である。第２図（ｂ）は第２図（ａ）
のAA′線での断面図である。第２図（ａ）（ｂ）におい
て12は電気的絶縁性を有する絶縁ゴムであり、13は電気
的導通性を有する導電ゴムであり、隣接した導電ゴム13
間の間隔はアクティブマトリックスアレイの絵素ピッチ
に構成されている。第２図（ａ）（ｂ）の短絡部形成用
構成体の使用方法としては第３図に示すように各絵素の
ゲート信号線と絵素電極が短絡状態となるように導電ゴ
ム13を圧接する。以上の方法により第１図に示す短絡部
を形成することができる。なお、短絡部形成用構成体は
第１図に示すようにＭ×Ｎ個の絵素に対し、一括して圧
接してもよいし、第３図に示すように一列の絵素に圧接
し、順次移動させて検査を行ってもよい。
ある。第２図（ａ）は短絡部を形成するため短絡部形成
用構成体の平面図である。第２図（ｂ）は第２図（ａ）
のAA′線での断面図である。第２図（ａ）（ｂ）におい
て12は電気的絶縁性を有する絶縁ゴムであり、13は電気
的導通性を有する導電ゴムであり、隣接した導電ゴム13
間の間隔はアクティブマトリックスアレイの絵素ピッチ
に構成されている。第２図（ａ）（ｂ）の短絡部形成用
構成体の使用方法としては第３図に示すように各絵素の
ゲート信号線と絵素電極が短絡状態となるように導電ゴ
ム13を圧接する。以上の方法により第１図に示す短絡部
を形成することができる。なお、短絡部形成用構成体は
第１図に示すようにＭ×Ｎ個の絵素に対し、一括して圧
接してもよいし、第３図に示すように一列の絵素に圧接
し、順次移動させて検査を行ってもよい。
発明の効果 本発明は複数のTFTのドレイン端子とゲート信号線と
を短絡し、次にTFTのドレイン端子に信号を印加し、ソ
ース信号線に出力される信号を検出することにより、TF
Tのソース・ドレイン短絡欠陥を検出することができ
る。またプローブをTFTの絵素電極５に位置決めしてい
く必要がないため、高速なアクティブマトリックスアレ
イの検査をおこなうことができる。
を短絡し、次にTFTのドレイン端子に信号を印加し、ソ
ース信号線に出力される信号を検出することにより、TF
Tのソース・ドレイン短絡欠陥を検出することができ
る。またプローブをTFTの絵素電極５に位置決めしてい
く必要がないため、高速なアクティブマトリックスアレ
イの検査をおこなうことができる。
第１図は本発明のアクティブマトリックスアレイの検査
方法を説明するための説明図、第２図（ａ）（ｂ）は短
絡部形成用構成体の平面図および断面図、第３図は短絡
部形成用構成体の使用方法を説明するための説明図、第
４図はアクティブマトリックスアレイの一部拡大平面
図、第５図はアクティブマトリックスアレイの等価回路
図、第６図は従来のアクティブマトリックスアレイの検
査方法を説明するための説明図である。 １……ゲート信号線、２……ソース信号線、３……絶縁
体膜、４……ドレイン端子、５……絵素電極、６……短
絡欠陥、７・８……プローブ、９……抵抗値測定手段、
10……電圧印加手段、11……電圧測定手段、12……絶縁
ゴム、13……導電ゴム、G1〜G4……ゲート信号線、S1〜
S2……ソース信号線、T11〜T44……薄膜トランジスタ、
P11〜P44……絵素電極、GS1〜GS4……ゲート接続手段、
SS1〜SS4……ソース接続手段、C11〜C44……短絡部。
方法を説明するための説明図、第２図（ａ）（ｂ）は短
絡部形成用構成体の平面図および断面図、第３図は短絡
部形成用構成体の使用方法を説明するための説明図、第
４図はアクティブマトリックスアレイの一部拡大平面
図、第５図はアクティブマトリックスアレイの等価回路
図、第６図は従来のアクティブマトリックスアレイの検
査方法を説明するための説明図である。 １……ゲート信号線、２……ソース信号線、３……絶縁
体膜、４……ドレイン端子、５……絵素電極、６……短
絡欠陥、７・８……プローブ、９……抵抗値測定手段、
10……電圧印加手段、11……電圧測定手段、12……絶縁
ゴム、13……導電ゴム、G1〜G4……ゲート信号線、S1〜
S2……ソース信号線、T11〜T44……薄膜トランジスタ、
P11〜P44……絵素電極、GS1〜GS4……ゲート接続手段、
SS1〜SS4……ソース接続手段、C11〜C44……短絡部。
Claims (1)
- 【請求項１】アクティブマトリックスアレイであって、
複数個の薄膜トランジスタのドレイン端子と前記ドレイ
ン端子に接続されている絵素電極のうち少なくとも一方
と前記薄膜トランジスタが接続されたゲート信号線とを
導電性物質を押圧接触させることにより短絡し、次に任
意の前記ゲート信号線に信号を印加し、前記薄膜トラン
ジスタが接続された前記薄膜トランジスタの欠陥を検出
することを特徴とするアクティブマトリックスアレイの
検査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28245387A JP2506840B2 (ja) | 1987-11-09 | 1987-11-09 | アクティブマトリックスアレイの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28245387A JP2506840B2 (ja) | 1987-11-09 | 1987-11-09 | アクティブマトリックスアレイの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123292A JPH01123292A (ja) | 1989-05-16 |
| JP2506840B2 true JP2506840B2 (ja) | 1996-06-12 |
Family
ID=17652623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28245387A Expired - Lifetime JP2506840B2 (ja) | 1987-11-09 | 1987-11-09 | アクティブマトリックスアレイの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506840B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6943564B2 (en) | 2003-01-31 | 2005-09-13 | Tohoku Pioneer Corporation | Active-drive type pixel structure and inspection method therefor |
| US7248237B2 (en) | 2002-08-26 | 2007-07-24 | Casio Computer Co., Ltd. | Display device and display device driving method |
| US7317429B2 (en) | 2001-12-28 | 2008-01-08 | Casio Computer Co., Ltd. | Display panel and display panel driving method |
| US7417606B2 (en) | 2003-02-25 | 2008-08-26 | Casio Computer Co., Ltd. | Display apparatus and driving method for display apparatus |
| US7515121B2 (en) | 2002-06-20 | 2009-04-07 | Casio Computer Co., Ltd. | Light emitting element display apparatus and driving method thereof |
| US7518393B2 (en) | 2004-03-30 | 2009-04-14 | Casio Computer Co., Ltd. | Pixel circuit board, pixel circuit board test method, pixel circuit, pixel circuit test method, and test apparatus |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3918642B2 (ja) | 2002-06-07 | 2007-05-23 | カシオ計算機株式会社 | 表示装置及びその駆動方法 |
| JP4203656B2 (ja) | 2004-01-16 | 2009-01-07 | カシオ計算機株式会社 | 表示装置及び表示パネルの駆動方法 |
-
1987
- 1987-11-09 JP JP28245387A patent/JP2506840B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7317429B2 (en) | 2001-12-28 | 2008-01-08 | Casio Computer Co., Ltd. | Display panel and display panel driving method |
| US7515121B2 (en) | 2002-06-20 | 2009-04-07 | Casio Computer Co., Ltd. | Light emitting element display apparatus and driving method thereof |
| US7248237B2 (en) | 2002-08-26 | 2007-07-24 | Casio Computer Co., Ltd. | Display device and display device driving method |
| US6943564B2 (en) | 2003-01-31 | 2005-09-13 | Tohoku Pioneer Corporation | Active-drive type pixel structure and inspection method therefor |
| US7417606B2 (en) | 2003-02-25 | 2008-08-26 | Casio Computer Co., Ltd. | Display apparatus and driving method for display apparatus |
| US7518393B2 (en) | 2004-03-30 | 2009-04-14 | Casio Computer Co., Ltd. | Pixel circuit board, pixel circuit board test method, pixel circuit, pixel circuit test method, and test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01123292A (ja) | 1989-05-16 |
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