JPH01123292A - アクティブマトリックスアレイの検査方法 - Google Patents
アクティブマトリックスアレイの検査方法Info
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- JPH01123292A JPH01123292A JP62282453A JP28245387A JPH01123292A JP H01123292 A JPH01123292 A JP H01123292A JP 62282453 A JP62282453 A JP 62282453A JP 28245387 A JP28245387 A JP 28245387A JP H01123292 A JPH01123292 A JP H01123292A
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Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Thin Film Transistor (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアクティブマトリックス型液晶表示装置に用い
るアクティブマトリックスアレイの検査方法に関するも
のである。
るアクティブマトリックスアレイの検査方法に関するも
のである。
従来の技術
近年、液晶表示装置の絵素数増大に伴って、走査線数が
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストや応答速度が低下するた
め、各絵素にスイッチング素子を配置したアクティブマ
トリックス型液晶表示装置が利用されつつある。しかし
ながら前記アクティブマトリックス型液晶表示装置に用
いるアクティブマトリックスアレイは一枚の基板に数万
個以上の薄膜トランジスタを形成しなければならない。
増え、従来から用いられている単純マトリックス型液晶
表示装置では表示コントラストや応答速度が低下するた
め、各絵素にスイッチング素子を配置したアクティブマ
トリックス型液晶表示装置が利用されつつある。しかし
ながら前記アクティブマトリックス型液晶表示装置に用
いるアクティブマトリックスアレイは一枚の基板に数万
個以上の薄膜トランジスタを形成しなければならない。
その為すべての薄膜トランジスタを無欠陥で形成するこ
とは非常に高度な技術を要する。したがって現在の技術
ではアクティブマトリックスアレイの良否を検査し、良
否の判別をおこなう必要がある。そこで容易な検査方法
かまちのぞまれている。
とは非常に高度な技術を要する。したがって現在の技術
ではアクティブマトリックスアレイの良否を検査し、良
否の判別をおこなう必要がある。そこで容易な検査方法
かまちのぞまれている。
以下図面を参照しながら従来のアクティブマトリックス
アレイの検査方法の一例について説明する。
アレイの検査方法の一例について説明する。
第４図はアクティブマトリックスアレイの一部拡大図で
ある。ただし以下の図面において説明に不用な箇所は省
略してあり、また一部拡大あるいは縮小した部分が存在
する。また同一記号・同一番号の箇所は同一内容あるい
は同一構成の部分である。第４図において１はゲート信
号線、２はソース信号線、３は絶縁体膜、４はドレイン
端子、５は絵素電極である。まだ図中の点線内の部分は
薄膜トランジスタ（以下ＴＰＴと呼ぶ）を構成している
。第５図は第４図のアクティブマトリックスアレイの等
価回路である。第５図においてＧｍ（ただしｍは整数）
はゲート信号線、Ｓｎ （ただしｎは整数）はソース信
号線、Ｔｍｎ（ただしｍ−ｎは整数）はＴＰＴ、Ｐｍｎ
（ただしｍ−ｎは整数）は絵素電極である。
ある。ただし以下の図面において説明に不用な箇所は省
略してあり、また一部拡大あるいは縮小した部分が存在
する。また同一記号・同一番号の箇所は同一内容あるい
は同一構成の部分である。第４図において１はゲート信
号線、２はソース信号線、３は絶縁体膜、４はドレイン
端子、５は絵素電極である。まだ図中の点線内の部分は
薄膜トランジスタ（以下ＴＰＴと呼ぶ）を構成している
。第５図は第４図のアクティブマトリックスアレイの等
価回路である。第５図においてＧｍ（ただしｍは整数）
はゲート信号線、Ｓｎ （ただしｎは整数）はソース信
号線、Ｔｍｎ（ただしｍ−ｎは整数）はＴＰＴ、Ｐｍｎ
（ただしｍ−ｎは整数）は絵素電極である。
以下、従来のアクティブマトリックスアレイの検査方法
について述べる。第６図は従来のアクティブマトリック
スアレイの検査方法を説明するための説明図であり、第
６図において６はＴＰＴのソース・ドレイン間短絡欠陥
であり、７・８はプローブ、９は抵抗値測定手段である
。ここでＴＰＴの絵素欠陥について説明する。通常、絵
素欠陥と呼ばれているものには２種類ある。１つはＴＰ
Ｔのゲート・ドレイン間短絡欠陥であり、前記欠陥状態
はたえず絵素電極がゲート信号線に接続されているため
、絵素が非点燈状態となる。したがって黒欠陥となる。
について述べる。第６図は従来のアクティブマトリック
スアレイの検査方法を説明するための説明図であり、第
６図において６はＴＰＴのソース・ドレイン間短絡欠陥
であり、７・８はプローブ、９は抵抗値測定手段である
。ここでＴＰＴの絵素欠陥について説明する。通常、絵
素欠陥と呼ばれているものには２種類ある。１つはＴＰ
Ｔのゲート・ドレイン間短絡欠陥であり、前記欠陥状態
はたえず絵素電極がゲート信号線に接続されているため
、絵素が非点燈状態となる。したがって黒欠陥となる。
他の１つはＴＰＴのソース・ドレイン間短絡欠陥であり
、前記欠陥状態はたえず絵素電極がソース信号線に接続
されているため、絵素電極に信号が常時なかれこむ。し
たがって常時点燈状態となる白欠陥となる。黒欠陥と白
欠陥を比較した場合人間の視覚には前記白欠陥がめだつ
ため、白欠陥がアクティブマトリックスアレイ内で多（
発生している場合、表示品質をいちじるしく低下させ、
したがって前記アクティブマトリックスアレイは液晶表
示パネルとして組みたて製品とすることはできない。ゆ
えにアクティブマトリックスアレイでは白欠陥となるＴ
ＰＴのソース・ドレイン間短絡欠陥の有無を検査するこ
とが重要となる。そこで従来のＴＰＴのソース・ドレイ
ン間短絡欠陥の検査はまずプローブ７をソース信号線に
圧接し、次にプローブ８を各ＴＰＴが接続された絵素電
極に圧接し、プローブ７・８間の抵抗値を測定すること
により欠陥を検出していた。
、前記欠陥状態はたえず絵素電極がソース信号線に接続
されているため、絵素電極に信号が常時なかれこむ。し
たがって常時点燈状態となる白欠陥となる。黒欠陥と白
欠陥を比較した場合人間の視覚には前記白欠陥がめだつ
ため、白欠陥がアクティブマトリックスアレイ内で多（
発生している場合、表示品質をいちじるしく低下させ、
したがって前記アクティブマトリックスアレイは液晶表
示パネルとして組みたて製品とすることはできない。ゆ
えにアクティブマトリックスアレイでは白欠陥となるＴ
ＰＴのソース・ドレイン間短絡欠陥の有無を検査するこ
とが重要となる。そこで従来のＴＰＴのソース・ドレイ
ン間短絡欠陥の検査はまずプローブ７をソース信号線に
圧接し、次にプローブ８を各ＴＰＴが接続された絵素電
極に圧接し、プローブ７・８間の抵抗値を測定すること
により欠陥を検出していた。
第６図の場合プローブ７をソース信号線Ｓ２に、プロー
ブ８を絵素電極Ｐ３□に圧接し、前記プローブ７・８間
の抵抗値を測定した際、通常よりも低い抵抗値が測定さ
れ、ゆえにＴＦＴのＴ３２のソース・ドレイン間短絡欠
陥６を検出することができる。
ブ８を絵素電極Ｐ３□に圧接し、前記プローブ７・８間
の抵抗値を測定した際、通常よりも低い抵抗値が測定さ
れ、ゆえにＴＦＴのＴ３２のソース・ドレイン間短絡欠
陥６を検出することができる。
発明が解決しようとする問題点
しかしながら従来のアクティブマトリックスアレイの検
査方法ではＴＰＴのソース・ドレイン間短絡欠陥の検出
はプローブを各絵素電極に圧接し、抵抗値を測定するし
か手段がなかった。そのためプローブにより絵素電極な
どが損傷するという問題があり、またプローブの位置決
めなどに長時間を要し、絵素数が数万点以上となるとと
ても実用にたえうるものではなかった。
査方法ではＴＰＴのソース・ドレイン間短絡欠陥の検出
はプローブを各絵素電極に圧接し、抵抗値を測定するし
か手段がなかった。そのためプローブにより絵素電極な
どが損傷するという問題があり、またプローブの位置決
めなどに長時間を要し、絵素数が数万点以上となるとと
ても実用にたえうるものではなかった。
本発明は上記問題点に鑑み、ＴＰＴの欠陥検査が非常に
容易なアクティブマトリックスアレイの検査方法を提供
するものである。
容易なアクティブマトリックスアレイの検査方法を提供
するものである。
問題点を解決するための手段
上記問題点を解決するため本発明のアクティブマトリッ
クスアレイの検査方法は複数のＴＰＴのドレイン端子と
前記ドレイン端子に接続されている絵素電極のうち少な
くとも一方と前記ＴＰＴが接続されたゲート信号線とを
短絡し、前記ゲート信号線に順次、信号を印加するとと
もに、前記ＴＰＴが接続されたソース信号線からの出力
信号を検出することによりＴＰＴの欠陥を検出するもの
である。
クスアレイの検査方法は複数のＴＰＴのドレイン端子と
前記ドレイン端子に接続されている絵素電極のうち少な
くとも一方と前記ＴＰＴが接続されたゲート信号線とを
短絡し、前記ゲート信号線に順次、信号を印加するとと
もに、前記ＴＰＴが接続されたソース信号線からの出力
信号を検出することによりＴＰＴの欠陥を検出するもの
である。
作用
本発明はＴＰＴのドレイン端子と絵素電極とのうち少な
くとも一方とゲート信号線とを短絡状態にすることによ
り信号をプローブを用いず、ゲート信号線から短絡部を
通じて印加することができる。したがって前記ＴＰＴに
ソース・ドレイン間短絡欠陥が発生しておればソース信
号線に信号が出力されることにより前記欠陥を検出する
ことができる。
くとも一方とゲート信号線とを短絡状態にすることによ
り信号をプローブを用いず、ゲート信号線から短絡部を
通じて印加することができる。したがって前記ＴＰＴに
ソース・ドレイン間短絡欠陥が発生しておればソース信
号線に信号が出力されることにより前記欠陥を検出する
ことができる。
実施例
以下本発明の一実施例のアクティブマトリックスアレイ
の検査方法について図面を参照しながら説明する。
の検査方法について図面を参照しながら説明する。
第１図は本発明のアクティブマトリックスアレイの検査
方法を説明するための説明図である。第１図において１
０は電圧印加手段、Ｒｎ （ただしｎは整数）はピック
アップ抵抗、１１は電圧測定手段、Ｃｍｎ（ただしｍ−
ｎは整数）はドレイン端子４とゲ−１−信号線１との短
絡部（以後ドレイン短絡部と呼ぶ。） 、ＧＳｍ（ただ
しｍは整数）は任意のゲート信号線との接続手段、ＳＳ
ｎ （ただしｎは整数）は任意のソース信号線との接続
手段である。前記ドレイン短絡部はゲート信号線形成時
・ドレイン端子の形成時、あるいは絵素電極５の形成時
などに同時に形成される。また前記ドレイン短絡部はア
クティブマトリックスアレイ形成後薄膜形成技術などを
用いて形成してもよい。
方法を説明するための説明図である。第１図において１
０は電圧印加手段、Ｒｎ （ただしｎは整数）はピック
アップ抵抗、１１は電圧測定手段、Ｃｍｎ（ただしｍ−
ｎは整数）はドレイン端子４とゲ−１−信号線１との短
絡部（以後ドレイン短絡部と呼ぶ。） 、ＧＳｍ（ただ
しｍは整数）は任意のゲート信号線との接続手段、ＳＳ
ｎ （ただしｎは整数）は任意のソース信号線との接続
手段である。前記ドレイン短絡部はゲート信号線形成時
・ドレイン端子の形成時、あるいは絵素電極５の形成時
などに同時に形成される。また前記ドレイン短絡部はア
クティブマトリックスアレイ形成後薄膜形成技術などを
用いて形成してもよい。
まず第１段階としてすべてのゲート信号線との接続手段
ＧＳｍを閉じるとともに、電圧印加手段１０は薄膜トラ
ンジスタをオフする信号（通常は負電圧）を発生させる
。次にソース信号線との接続手段ＳＳ＋を閉じ、電圧測
定手段１１はピックアンプ抵抗Ｒ１の両端の電圧を測定
する。前記の場合ソース信号線Ｓ、に接続されているＴ
ＰＴが良品の場合、電圧測定手段には電圧が測定されな
い。つぎにＳＳ＋を開き、ＳＳ！を閉じる。電圧測定手
段１１はビックアンプ抵抗Ｒ２の両端の電圧を測定する
。ＳＳ２を閉じた際、Ｒ２−短絡欠陥６−短絡部ｃ ：
＋ｚ−Ｇ３なる電流経路が生じているため、電圧測定手
段１１には負電圧が測定され、ゆえにソース信号線Ｓ２
に接続されたＴＰＴにソース・ドレイン短絡欠陥が発生
していることが検出される。以上の動作をくりかえして
いくことにより、どのソース信号線に接続されているＴ
ＰＴに不良が発生しているか検出することができる。上
記の場合ソース信号線Ｓ２に接続されているＴＰＴに欠
陥が発生していることが検出された。次に第２段階とし
てＳ８２のみを閉じ、他の任意のソース信号線との接続
手段は開いたままにしておく。次にＧＳＩのみを閉じ、
他の任意のゲート信号線との接続手段は開いたままにし
ておく。通常ＧＳＩよりＧＳａまで順次１つのゲート信
号線との接続手段を閉じていくとともに、電圧測定手段
１１はピックアップ抵抗Ｒ２の両端の電圧を測定してい
く、上記の場合ＧＳ３を閉じ、信号を印加した際、Ｒ２
−短絡欠陥６−短絡部Ｃ３□−Ｇ、なる電流経路が発生
するため、電圧測定手段１１に負電圧が測定され、ゆえ
にＴＰＴのＴ、２にソース・ドレイン間短絡欠陥６が発
生していることを検出することができる。
ＧＳｍを閉じるとともに、電圧印加手段１０は薄膜トラ
ンジスタをオフする信号（通常は負電圧）を発生させる
。次にソース信号線との接続手段ＳＳ＋を閉じ、電圧測
定手段１１はピックアンプ抵抗Ｒ１の両端の電圧を測定
する。前記の場合ソース信号線Ｓ、に接続されているＴ
ＰＴが良品の場合、電圧測定手段には電圧が測定されな
い。つぎにＳＳ＋を開き、ＳＳ！を閉じる。電圧測定手
段１１はビックアンプ抵抗Ｒ２の両端の電圧を測定する
。ＳＳ２を閉じた際、Ｒ２−短絡欠陥６−短絡部ｃ ：
＋ｚ−Ｇ３なる電流経路が生じているため、電圧測定手
段１１には負電圧が測定され、ゆえにソース信号線Ｓ２
に接続されたＴＰＴにソース・ドレイン短絡欠陥が発生
していることが検出される。以上の動作をくりかえして
いくことにより、どのソース信号線に接続されているＴ
ＰＴに不良が発生しているか検出することができる。上
記の場合ソース信号線Ｓ２に接続されているＴＰＴに欠
陥が発生していることが検出された。次に第２段階とし
てＳ８２のみを閉じ、他の任意のソース信号線との接続
手段は開いたままにしておく。次にＧＳＩのみを閉じ、
他の任意のゲート信号線との接続手段は開いたままにし
ておく。通常ＧＳＩよりＧＳａまで順次１つのゲート信
号線との接続手段を閉じていくとともに、電圧測定手段
１１はピックアップ抵抗Ｒ２の両端の電圧を測定してい
く、上記の場合ＧＳ３を閉じ、信号を印加した際、Ｒ２
−短絡欠陥６−短絡部Ｃ３□−Ｇ、なる電流経路が発生
するため、電圧測定手段１１に負電圧が測定され、ゆえ
にＴＰＴのＴ、２にソース・ドレイン間短絡欠陥６が発
生していることを検出することができる。
上記アクティブマトリックスアレイの検査後、短絡部Ｃ
０〜Ｃ４４を取りのぞく。前記形成物の除去方法として
は、レーザなど光学的手段を用いた切断、エツチングな
ど化学的手段を用いた切断などがあげられる。
０〜Ｃ４４を取りのぞく。前記形成物の除去方法として
は、レーザなど光学的手段を用いた切断、エツチングな
ど化学的手段を用いた切断などがあげられる。
また短絡部Ｃ１〜Ｃａａの形成方法として以下のような
方法がある。第２図（ａ）は短絡部を形成するため短絡
部形成用構成体の平面図である。第２図ｆｂ）は第２図
（ａ）のＡＡ’線での断面図である。第２図ｆａ） （
ｂ）において１２は電気的絶縁性を有する絶縁ゴムであ
り、１３は電気的導通性を有する導電ゴムであり、隣接
した導電ゴム１３間の間隔はアクティブマトリックスア
レイの絵素ピッチに構成されている。
方法がある。第２図（ａ）は短絡部を形成するため短絡
部形成用構成体の平面図である。第２図ｆｂ）は第２図
（ａ）のＡＡ’線での断面図である。第２図ｆａ） （
ｂ）において１２は電気的絶縁性を有する絶縁ゴムであ
り、１３は電気的導通性を有する導電ゴムであり、隣接
した導電ゴム１３間の間隔はアクティブマトリックスア
レイの絵素ピッチに構成されている。
第２図（ａ） （ｂｌの短絡部形成用構成体の使用方法
としては第３図に示すように各絵素のゲート信号線と絵
素電極が短絡状態となるように導電ゴム１３を圧接する
。以上の方法により第１図に示す短絡部を形成すること
ができる。短絡部の除去方法はいたって容易で短絡部形
成用構成体を除去すればよい。
としては第３図に示すように各絵素のゲート信号線と絵
素電極が短絡状態となるように導電ゴム１３を圧接する
。以上の方法により第１図に示す短絡部を形成すること
ができる。短絡部の除去方法はいたって容易で短絡部形
成用構成体を除去すればよい。
発明の効果
本発明は複数のＴＰＴのドレイン端子とゲート信号線と
を短絡し、次にＴＰＴのドレイン端子に信号を印加し、
ソース信号線に出力される信号を検出することにより、
ＴＰＴのソース・ドレイン短絡欠陥を検出することがで
きる。ゆえに従来の検査方法のようにプローブなどの機
械的手段を用いることができないため非接触でおこなう
ことができ、ゆえにアクティブマトリックスアレイを損
傷することがない。またプローブをＴＦＴの絵素電極５
に位置決めしていく必要がないため、高速なアクティブ
マトリックスアレイの検査をおこなうことができる。
を短絡し、次にＴＰＴのドレイン端子に信号を印加し、
ソース信号線に出力される信号を検出することにより、
ＴＰＴのソース・ドレイン短絡欠陥を検出することがで
きる。ゆえに従来の検査方法のようにプローブなどの機
械的手段を用いることができないため非接触でおこなう
ことができ、ゆえにアクティブマトリックスアレイを損
傷することがない。またプローブをＴＦＴの絵素電極５
に位置決めしていく必要がないため、高速なアクティブ
マトリックスアレイの検査をおこなうことができる。
第１図は本発明のアクティブマトリックスアレイの検査
方法を説明するための説明図、第２図ｆａｔ（ｂ）は短
絡部形成用構成体の平面図および断面図、第３図は短絡
部形成用構成体の使用方法を説明するための説明図、第
４図はアクティブマトリックスアレイの一部拡大平面図
、第５図はアクティブマトリックスアレイの等価回路図
、第６図は従来のアクティブマトリックスアレイの検査
方法を説明するための説明図である。 １・・・・・・ゲート信号線、２・・・・・・ソース信
号線、３・・・・・・絶縁体膜、４・・・・・・ドレイ
ン端子、５・・・・・・絵素電極、６・・・・・・短絡
欠陥、７・８・・・・・・プローブ、９・・・・・・抵
抗値測定手段、１０・・・・・・電圧印加手段、１１・
・・・・・電圧測定手段、１２・・・・・・絶縁ゴム、
１３・・・・・・導電ゴム、Ｇ、〜Ｇ４・・・・・・ゲ
ート信号線、５Ｉ−５ｔ・・・・・・ソース信号線、Ｔ
ｌ１−Ｔ０ｎ・・・・・・薄膜トランジスタ、ｐＨ〜Ｐ
４４・・・・・・絵素電極、ＧＳ、〜ＧＳ４・・・・・
・デーｌ−接続手段、ＳＳ、〜ＳＳ、・・・・・・ソー
ス接続手段、ＣＩｌ〜Ｃａａ・・・・・・短絡部。 ６−組路欠メ壱 ＩＯ−電圧中ｎ４−投 Ｓ＋−８４−ソース信号線 乃Ｊｕ−・″ｊｒ、雁トランジスタ Ｐ、！、へ−・−絵素電極 ＧＳ＋−ＧＳ＜ −−ケ − ト 接糸乞手段第２図 Ｎ３図 Ｉ −−ゲ − ト イ器 号 廚に ２− ソース信予諜 ３−短縁体膜 第５図
方法を説明するための説明図、第２図ｆａｔ（ｂ）は短
絡部形成用構成体の平面図および断面図、第３図は短絡
部形成用構成体の使用方法を説明するための説明図、第
４図はアクティブマトリックスアレイの一部拡大平面図
、第５図はアクティブマトリックスアレイの等価回路図
、第６図は従来のアクティブマトリックスアレイの検査
方法を説明するための説明図である。 １・・・・・・ゲート信号線、２・・・・・・ソース信
号線、３・・・・・・絶縁体膜、４・・・・・・ドレイ
ン端子、５・・・・・・絵素電極、６・・・・・・短絡
欠陥、７・８・・・・・・プローブ、９・・・・・・抵
抗値測定手段、１０・・・・・・電圧印加手段、１１・
・・・・・電圧測定手段、１２・・・・・・絶縁ゴム、
１３・・・・・・導電ゴム、Ｇ、〜Ｇ４・・・・・・ゲ
ート信号線、５Ｉ−５ｔ・・・・・・ソース信号線、Ｔ
ｌ１−Ｔ０ｎ・・・・・・薄膜トランジスタ、ｐＨ〜Ｐ
４４・・・・・・絵素電極、ＧＳ、〜ＧＳ４・・・・・
・デーｌ−接続手段、ＳＳ、〜ＳＳ、・・・・・・ソー
ス接続手段、ＣＩｌ〜Ｃａａ・・・・・・短絡部。 ６−組路欠メ壱 ＩＯ−電圧中ｎ４−投 Ｓ＋−８４−ソース信号線 乃Ｊｕ−・″ｊｒ、雁トランジスタ Ｐ、！、へ−・−絵素電極 ＧＳ＋−ＧＳ＜ −−ケ − ト 接糸乞手段第２図 Ｎ３図 Ｉ −−ゲ − ト イ器 号 廚に ２− ソース信予諜 ３−短縁体膜 第５図
Claims (1)
- アクティブマトリックスアレイであって、複数個の薄
膜トランジスタのドレイン端子と前記ドレイン端子に接
続されている絵素電極のうち少なくとも一方と前記薄膜
トランジスタが接続されたゲート信号線とを短絡し、次
に任意の前記ゲート信号線に信号を印加し、前記薄膜ト
ランジスタが接続されたソース信号線への出力信号を検
出することにより前記薄膜トランジスタの欠陥を検出す
ることを特徴とするアクティブマトリックスアレイの検
査方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28245387A JP2506840B2 (ja) | 1987-11-09 | 1987-11-09 | アクティブマトリックスアレイの検査方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28245387A JP2506840B2 (ja) | 1987-11-09 | 1987-11-09 | アクティブマトリックスアレイの検査方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01123292A true JPH01123292A (ja) | 1989-05-16 |
| JP2506840B2 JP2506840B2 (ja) | 1996-06-12 |
Family
ID=17652623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28245387A Expired - Lifetime JP2506840B2 (ja) | 1987-11-09 | 1987-11-09 | アクティブマトリックスアレイの検査方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506840B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005096256A1 (en) | 2004-03-30 | 2005-10-13 | Casio Computer Co., Ltd. | Pixel circuit board, pixel circuit board test method, and test apparatus |
| US7205967B2 (en) | 2002-06-07 | 2007-04-17 | Casio Computer Co., Ltd. | Display apparatus and drive method therefor |
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