JP2506807B2 - アクティブマトリックスアレイの製造方法 - Google Patents
アクティブマトリックスアレイの製造方法Info
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- JP2506807B2 JP2506807B2 JP62204640A JP20464087A JP2506807B2 JP 2506807 B2 JP2506807 B2 JP 2506807B2 JP 62204640 A JP62204640 A JP 62204640A JP 20464087 A JP20464087 A JP 20464087A JP 2506807 B2 JP2506807 B2 JP 2506807B2
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明はアクティブマトリックス型液晶表示装置に用
いるアクティブマトリックスアレイの製造方法に関する
ものである。
いるアクティブマトリックスアレイの製造方法に関する
ものである。
従来の技術 近年、液晶表示装置の絵素数増大に伴って、走査線数
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コントラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記アクティブマトリックス型液晶表示装置に
用いるアクティブマトリックスアレイは一枚の基板上に
数万個以上の薄膜トランジスタを形成しなければならな
い。その為すべての薄膜トランジスタを無欠陥に形成す
ることは困難であるため、薄膜トランジスタの良否を検
査する必要があり、前記検査が容易なアクティブマトリ
ックスアレイの製造方法および前記検査方法を確立する
必要がある。
が増え、従来から用いられている単純マトリックス型液
晶表示装置では表示コントラストや応答速度が低下する
ため、各絵素にスイッチング素子を配置したアクティブ
マトリックス型液晶表示装置が利用されつつある。しか
しながら前記アクティブマトリックス型液晶表示装置に
用いるアクティブマトリックスアレイは一枚の基板上に
数万個以上の薄膜トランジスタを形成しなければならな
い。その為すべての薄膜トランジスタを無欠陥に形成す
ることは困難であるため、薄膜トランジスタの良否を検
査する必要があり、前記検査が容易なアクティブマトリ
ックスアレイの製造方法および前記検査方法を確立する
必要がある。
以下図面を参照しながら従来のアクティブマトリック
スアレイの製造方法の一例について説明する。
スアレイの製造方法の一例について説明する。
第４図はアクティブマトリックスアレイの一部拡大図
である。ただし以下の図面において説明に不用な箇所は
省略してあり、また一部拡大あるいは縮小した部分が存
在する。また同一記号・同一番号の箇所は同一内容ある
いは同一構成の部分である。第４図において１はゲート
信号線、２はソース信号線、32は絶縁体膜、４はドレイ
ン端子、５は絵素電極である。また図中の点線内の部分
で薄膜トランジスタ（以下TFTと呼ぶ）を構成してい
る。第５図は第４図のアクティブマトリックスアレイの
等価回路である。第５図においてGm（ただしｍは整数）
はゲート信号線、Sn（ただしｎは整数）はソース信号
線、Tmn（ただしｍ・ｎは整数）はTFT、Rmn（ただしｍ
・ｎは整数）は絵素電極である。
である。ただし以下の図面において説明に不用な箇所は
省略してあり、また一部拡大あるいは縮小した部分が存
在する。また同一記号・同一番号の箇所は同一内容ある
いは同一構成の部分である。第４図において１はゲート
信号線、２はソース信号線、32は絶縁体膜、４はドレイ
ン端子、５は絵素電極である。また図中の点線内の部分
で薄膜トランジスタ（以下TFTと呼ぶ）を構成してい
る。第５図は第４図のアクティブマトリックスアレイの
等価回路である。第５図においてGm（ただしｍは整数）
はゲート信号線、Sn（ただしｎは整数）はソース信号
線、Tmn（ただしｍ・ｎは整数）はTFT、Rmn（ただしｍ
・ｎは整数）は絵素電極である。
以下、従来のアクティブマトリックスアレイの検査方
法について述べる。第６図は従来のアクティブマトリッ
クスアレイの検査方法を説明するための説明図であり、
第６図において６はTFTのソース・ドレイン間短絡欠陥
であり、７・８はプローブ、９は抵抗値測定手段であ
る。ここでTFTの絵素欠陥について説明する。通常、絵
素欠陥と呼ばれているものには２種類ある。１つはTFT
のゲート・ドレイン間短絡欠陥であり、前記欠陥状態は
たえず絵素電極がゲート信号線に接続されているため絵
素が非点燈状態となる。したがって、黒欠陥となる。他
の１つはTFTのソース・ドレイン間短絡欠陥であり、前
記欠陥状態はたえず絵素電極がソース信号線に接続され
ているため、絵素電極に信号が常時ながれこむ。したが
って常時点燈状態となる白欠陥となる。黒欠陥と白欠陥
を比較した場合人間の視覚には前記白欠陥がめだつた
め、白欠陥がアクティブマトリックスアレイ内で多く発
生している場合、表示品質をいちじるしく低下させ、し
たがって前記アクティブマトリックスアレイは液晶表示
パネルとして組みたて製品とすることはできない。ゆえ
にアクティブマトリックスアレイでは白欠陥となるTFT
のソース・ドレイン間短絡欠陥の有無を検査することが
重要となる。そこで従来のTFTのソース・ドレイン間短
絡欠陥の検査はまずプローブ７をソース信号線に圧接
し、次にプローブ８を各TFTが接続られた絵素電極に圧
接し、プローブ７・８間の抵抗値を測定することにより
欠陥を検出していた。第６図の場合プローブ７をソース
信号線S3に、プローブ８を絵素電極P23に圧接し、前記
プローブ７・８間の抵抗値を測定した際、通常よりも低
い抵抗値が測定され、ゆえにTFTT23のソース・ドレイン
間短絡欠陥６を検出することができる。
法について述べる。第６図は従来のアクティブマトリッ
クスアレイの検査方法を説明するための説明図であり、
第６図において６はTFTのソース・ドレイン間短絡欠陥
であり、７・８はプローブ、９は抵抗値測定手段であ
る。ここでTFTの絵素欠陥について説明する。通常、絵
素欠陥と呼ばれているものには２種類ある。１つはTFT
のゲート・ドレイン間短絡欠陥であり、前記欠陥状態は
たえず絵素電極がゲート信号線に接続されているため絵
素が非点燈状態となる。したがって、黒欠陥となる。他
の１つはTFTのソース・ドレイン間短絡欠陥であり、前
記欠陥状態はたえず絵素電極がソース信号線に接続され
ているため、絵素電極に信号が常時ながれこむ。したが
って常時点燈状態となる白欠陥となる。黒欠陥と白欠陥
を比較した場合人間の視覚には前記白欠陥がめだつた
め、白欠陥がアクティブマトリックスアレイ内で多く発
生している場合、表示品質をいちじるしく低下させ、し
たがって前記アクティブマトリックスアレイは液晶表示
パネルとして組みたて製品とすることはできない。ゆえ
にアクティブマトリックスアレイでは白欠陥となるTFT
のソース・ドレイン間短絡欠陥の有無を検査することが
重要となる。そこで従来のTFTのソース・ドレイン間短
絡欠陥の検査はまずプローブ７をソース信号線に圧接
し、次にプローブ８を各TFTが接続られた絵素電極に圧
接し、プローブ７・８間の抵抗値を測定することにより
欠陥を検出していた。第６図の場合プローブ７をソース
信号線S3に、プローブ８を絵素電極P23に圧接し、前記
プローブ７・８間の抵抗値を測定した際、通常よりも低
い抵抗値が測定され、ゆえにTFTT23のソース・ドレイン
間短絡欠陥６を検出することができる。
以上のように従来のアクティブマトリックスアレイの
製造方法ではアクティブマトリックスアレイ完成後、絵
素欠陥を検査するというものであった。
製造方法ではアクティブマトリックスアレイ完成後、絵
素欠陥を検査するというものであった。
発明が解決しようとする問題点 しかしながら従来のアクティブマトリックスアレイの
製造方法ではTFTのソース・ドレイン間短絡欠陥の検出
はプローブを各絵素電極に圧接し、抵抗値を測定するし
か手段がなかった。そのためプローブにより絵素電極な
どが損傷するという問題があり、またプローブの位置決
めなどに長時間を要し、絵素数が数万点以上となるとと
ても実用にたえうるものではなかった。
製造方法ではTFTのソース・ドレイン間短絡欠陥の検出
はプローブを各絵素電極に圧接し、抵抗値を測定するし
か手段がなかった。そのためプローブにより絵素電極な
どが損傷するという問題があり、またプローブの位置決
めなどに長時間を要し、絵素数が数万点以上となるとと
ても実用にたえうるものではなかった。
本発明は上記問題点に鑑み、TFTの欠陥検査が非常に
容易なアクティブマトリックスアレイの製造方法を提供
するものである。
容易なアクティブマトリックスアレイの製造方法を提供
するものである。
問題点を解決するための手段 上記問題点を解決するため、本発明のアクティブマト
リックスアレイの製造方法は、TFTが接続された絵素電
極と前記TFTが接続されたゲート信号線間を短絡線で短
絡した状態でアクティブマトリックスアレイを形成し、
前記TFTがオフ状態の時に、前記ゲート信号線とソース
信号線間に電流経路が生じるかを検出し、TFTの良否を
判定し、その後、前記短絡線を切断するものである 作用 本発明は上述した短絡線を形成することによりTFTの
ドレイン端子に短絡線を通じてゲート信号線からの信号
を印加することができる。もし前記TFTにソース・ドレ
イン間短絡欠陥が発生しておればソース信号線に信号が
出力されることにより容易に絵素欠陥を検出することが
できる。
リックスアレイの製造方法は、TFTが接続された絵素電
極と前記TFTが接続されたゲート信号線間を短絡線で短
絡した状態でアクティブマトリックスアレイを形成し、
前記TFTがオフ状態の時に、前記ゲート信号線とソース
信号線間に電流経路が生じるかを検出し、TFTの良否を
判定し、その後、前記短絡線を切断するものである 作用 本発明は上述した短絡線を形成することによりTFTの
ドレイン端子に短絡線を通じてゲート信号線からの信号
を印加することができる。もし前記TFTにソース・ドレ
イン間短絡欠陥が発生しておればソース信号線に信号が
出力されることにより容易に絵素欠陥を検出することが
できる。
実施例 以下本発明の一実施例をアクティブマトリックスアレ
イの製造方法について図面を参照しながら説明する。
イの製造方法について図面を参照しながら説明する。
第１図は本発明のアクティブマトリックスアレイの製
造方法で第１工程終了後のアクティブマトリックスアレ
イの一部拡大平面図である。第１図において斜線部10は
ドレイン・ゲート信号線短絡線（以後ドレイン短絡素子
と呼ぶ）である。前記ドレイン短絡素子は通常ゲート信
号線１形成時、ドレイン端子４の形成時あるいは絵素電
極５の形成時に同時に形成される。第２図は第１図のア
クティブマトリックスアレイの等価回路図である。第２
図においてSmn（ただしm,nは整数）ドレイン短絡素子で
ある。
造方法で第１工程終了後のアクティブマトリックスアレ
イの一部拡大平面図である。第１図において斜線部10は
ドレイン・ゲート信号線短絡線（以後ドレイン短絡素子
と呼ぶ）である。前記ドレイン短絡素子は通常ゲート信
号線１形成時、ドレイン端子４の形成時あるいは絵素電
極５の形成時に同時に形成される。第２図は第１図のア
クティブマトリックスアレイの等価回路図である。第２
図においてSmn（ただしm,nは整数）ドレイン短絡素子で
ある。
以下図面を参照しながら第１図のアクティブマトリッ
クスアレイの検査方法について説明する。第３図はアク
ティブマトリックスアレイの検査方法を説明するための
説明図である。第３図においてEm（ただしｍは整数）は
電圧印加手段、Rn（ただしｎは例数）はピックアップ抵
抗、11は電圧測定手段である。通常電圧測定手段11はピ
ックアップ抵抗R1から順にRnまで接続していき、アクテ
ィブマトリックスアレイの検査をおこなうが、ここでは
簡単のためにピックアップ抵抗S3に接続された状態から
説明する。まず電圧印加手段Emに負電圧を発生させる。
次に電圧測定手段11はピックアップ抵抗R3の両端の電圧
を測定する。すると電流がR3→短絡部６→S23→E2なる
経路を生じているため負電圧を検出することができる。
したがってソース信号線S3に接続されているTFTにソー
ス・ドレイン間短絡欠陥が発生していることを検出でき
る。次に電圧印加手段E1のみ負電圧を発生させ、他の電
圧印加手段はゲート信号線４と切りはなされた状態にす
る。この場合R3には電圧が発生しない。次に電圧印加手
段E2のみに負電圧を印加する。すると、R3→短絡部６→
S23→E2なる電流経路が発生するため、電圧測定手段11
は負電圧を検出することができる。したがってTFTT23に
ソース・ドレイン間短絡欠陥６が発生していることを検
出することができる。
クスアレイの検査方法について説明する。第３図はアク
ティブマトリックスアレイの検査方法を説明するための
説明図である。第３図においてEm（ただしｍは整数）は
電圧印加手段、Rn（ただしｎは例数）はピックアップ抵
抗、11は電圧測定手段である。通常電圧測定手段11はピ
ックアップ抵抗R1から順にRnまで接続していき、アクテ
ィブマトリックスアレイの検査をおこなうが、ここでは
簡単のためにピックアップ抵抗S3に接続された状態から
説明する。まず電圧印加手段Emに負電圧を発生させる。
次に電圧測定手段11はピックアップ抵抗R3の両端の電圧
を測定する。すると電流がR3→短絡部６→S23→E2なる
経路を生じているため負電圧を検出することができる。
したがってソース信号線S3に接続されているTFTにソー
ス・ドレイン間短絡欠陥が発生していることを検出でき
る。次に電圧印加手段E1のみ負電圧を発生させ、他の電
圧印加手段はゲート信号線４と切りはなされた状態にす
る。この場合R3には電圧が発生しない。次に電圧印加手
段E2のみに負電圧を印加する。すると、R3→短絡部６→
S23→E2なる電流経路が発生するため、電圧測定手段11
は負電圧を検出することができる。したがってTFTT23に
ソース・ドレイン間短絡欠陥６が発生していることを検
出することができる。
上記絵素欠陥検査終了後、第２工程として検出された
ソース・ドレイン短絡部６を切断あるいはエッチングあ
るいは前記ソース・ドレイン短絡部６を有するTFTのド
レイン端子４を切断することにより白欠陥を正常化ある
いは黒欠陥化する。次に第３工程としてドレイン短絡素
子10を切断することにより第４図に示すアクティブマト
リックスアレイを得ることができる。前記ドレイン短絡
素子10の切断方法としてはレーザなどによる光学的手
段、エッチングなどによる科学的手段があげられるが、
レーザなどにより切りくずなどがでないエッチングによ
る方法が望ましく、前記方法はソース・ドレイン短絡部
６をも同時にエッチングできる可能性がある。
ソース・ドレイン短絡部６を切断あるいはエッチングあ
るいは前記ソース・ドレイン短絡部６を有するTFTのド
レイン端子４を切断することにより白欠陥を正常化ある
いは黒欠陥化する。次に第３工程としてドレイン短絡素
子10を切断することにより第４図に示すアクティブマト
リックスアレイを得ることができる。前記ドレイン短絡
素子10の切断方法としてはレーザなどによる光学的手
段、エッチングなどによる科学的手段があげられるが、
レーザなどにより切りくずなどがでないエッチングによ
る方法が望ましく、前記方法はソース・ドレイン短絡部
６をも同時にエッチングできる可能性がある。
なお本実施例では第２工程の３に第３工程をおこなう
としたが第３工程ののち第２工程をおこなってもよい。
また本実施例ではTFTのドレイン端子４とゲート信号線
１を短絡したように図示したが、これに限るものではな
く絵素電極５とゲート信号線１を短絡して形成もよい。
としたが第３工程ののち第２工程をおこなってもよい。
また本実施例ではTFTのドレイン端子４とゲート信号線
１を短絡したように図示したが、これに限るものではな
く絵素電極５とゲート信号線１を短絡して形成もよい。
発明の効果 本発明はゲート信号線とドレイン端子を短絡するドレ
イン短絡素子を形成することにより、ゲート信号線に印
加した信号をTFTのドレイン端子に印加することができ
る。したがってソース信号線に出力される信号を検出す
ることによりTFTに発生したソース・ドレイン間短絡欠
陥を検出することができる。ゆえに本発明のアクティブ
マトリックスアレイの製造方法をとることにより、絵素
欠陥検出時にプローブなどを用いる必要がないため、ア
クティブマトリックスアレイを損傷することがない。ま
たプローブをTFTの絵素電極５に位置決めをしていく必
要がないため、高速なアクティブマトリックスアレイの
絵素欠陥検査をおこなうことができる。
イン短絡素子を形成することにより、ゲート信号線に印
加した信号をTFTのドレイン端子に印加することができ
る。したがってソース信号線に出力される信号を検出す
ることによりTFTに発生したソース・ドレイン間短絡欠
陥を検出することができる。ゆえに本発明のアクティブ
マトリックスアレイの製造方法をとることにより、絵素
欠陥検出時にプローブなどを用いる必要がないため、ア
クティブマトリックスアレイを損傷することがない。ま
たプローブをTFTの絵素電極５に位置決めをしていく必
要がないため、高速なアクティブマトリックスアレイの
絵素欠陥検査をおこなうことができる。
第１図は本発明の製造方法における第１工程終了後のア
クティブマトリックスアレイの一部拡大平面図、第２図
は第１図のアクティブマトリックスアレイの等価回路
図、第３図はアクティブマトリックスアレイの検査方法
を説明するための説明図、第４図はアクティブマトリッ
クスアレイの一部拡大平面図、第５図はアクティブマト
リックスアレイの等価回路図、第６図は従来のアクティ
ブマトリックスアレイの検査方法を説明するための説明
図である。 １……ゲート信号線、２……ソース信号線、３……絶縁
膜、４……ドレイン端子、５……絵素電極、６……短絡
欠陥、７・８……プローブ、９……抵抗値測定手段、10
……ドレイン短絡素子。
クティブマトリックスアレイの一部拡大平面図、第２図
は第１図のアクティブマトリックスアレイの等価回路
図、第３図はアクティブマトリックスアレイの検査方法
を説明するための説明図、第４図はアクティブマトリッ
クスアレイの一部拡大平面図、第５図はアクティブマト
リックスアレイの等価回路図、第６図は従来のアクティ
ブマトリックスアレイの検査方法を説明するための説明
図である。 １……ゲート信号線、２……ソース信号線、３……絶縁
膜、４……ドレイン端子、５……絵素電極、６……短絡
欠陥、７・８……プローブ、９……抵抗値測定手段、10
……ドレイン短絡素子。
Claims (1)
- 【請求項１】薄膜トランジスタのドレイン端子と前記ド
レイン端子と接続された絵素電極のうち少なくとも一方
と、前記薄膜トランジスタが接続されたゲート信号線と
を接続する短絡線をアクティブマトリクスアレイと同時
に形成し、ゲート信号線とソース信号線間との信号の伝
達状態を検出することにより絵素欠陥検査を行った後、
前記短絡線を切断することを特徴とするアクティブマト
リックスアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204640A JP2506807B2 (ja) | 1987-08-18 | 1987-08-18 | アクティブマトリックスアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62204640A JP2506807B2 (ja) | 1987-08-18 | 1987-08-18 | アクティブマトリックスアレイの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6448035A JPS6448035A (en) | 1989-02-22 |
| JP2506807B2 true JP2506807B2 (ja) | 1996-06-12 |
Family
ID=16493823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62204640A Expired - Fee Related JP2506807B2 (ja) | 1987-08-18 | 1987-08-18 | アクティブマトリックスアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506807B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0812357B2 (ja) * | 1988-07-06 | 1996-02-07 | シャープ株式会社 | Ｔｆｔ基板の製造方法 |
| WO2010013649A1 (ja) | 2008-07-31 | 2010-02-04 | 日本化薬株式会社 | インクジェット捺染用インクセット及びそれを用いた繊維の捺染方法 |
-
1987
- 1987-08-18 JP JP62204640A patent/JP2506807B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6448035A (en) | 1989-02-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |