JP4473427B2 - アレイ基板の検査方法及び該検査装置 - Google Patents
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- G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
Description
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置に使用されるアレイ基板の検査方法及び該検査装置に関し、詳しく述べると、ＴＦＴアレイ基板の補助容量線の断線検査方法及び該検査装置に関する。
【０００２】
【従来の技術】
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ基板は、図８（ａ）に示すように、ガラス基板上に信号線１５とゲート線２１とを電気的に非導通状態で交叉させながらマトリックス状に配線し、その交叉部の付近にＴＦＴ２２を配設している。ＴＦＴ２２のゲートとソースに上記のゲート線２１と信号線１５がそれぞれ接続される。ＴＦＴ２２のドレインには透明電極（ＩＴＯ）が接続される。この透明電極の所定部分２３と対向する形で補助容量電極２５が配設され、透明電極の所定部分２３と補助容量電極２５によって補助容量（Ｃｓ）２４が構成される。蓄積容量方式の場合、補助容量電極２５は補助容量線（以下Ｃｓ線という）１３によって、補助容量駆動回路へ接続される。上記のＴＦＴアレイ基板における各線や電極等の配設は、ガラス基板上において、パターニングプロセスを繰り返して行なわれる。
【０００３】
近年、液晶表示装置の大画面化によって、上記の各線の長さが長くなり且つ、液晶表示装置の高精細化によって、上記の各線が細線化している。このことは、上記のパターニングプロセスによって各線を形成するときに、線が断線する等して、不良品の発生する確立が高くなる。従って、不良品が発生した場合に、次の製造工程に不良品が入らないように、ＴＦＴアレイ基板の検査を行なう。この検査には、一般に市販されているＴＦＴアレイテスターを使用する。ＴＦＴアレイテスターは、各種の線の断線（オープン）、短絡（ショート）、抵抗又は画素欠陥等を検査することができる。
【０００４】
上記ＴＦＴアレイテスターを用いた各種の線の断線検査において、Ｃｓ線１３の断線の検査は実施されていなかった。これは、蓄積容量方式を使用した１２型以下の小型パネルにおいて点灯検査を実施しても、Ｃｓ線１３が短いので、Ｃｓ線１３の断線による不良が検出されにくいことと、１４型以上の液晶パネルのほとんどで、図９（ａ）に示すＣｓ線１３のない構造（駆動容量方式）が採用されているからである。この駆動容量方式は、Ｃｓ線１３を配線しないので、不良品の発生確立を下げ、液晶表示装置の開口率を向上させる利点がある。
【０００５】
しかし、液晶ディスプレイが高精細化、大型化した場合、ゲート線２１の配線が長く、線幅が細くなるために、配線の抵抗が大きくなる。また、信号線１５の数が多いため、信号線１５とゲート線２１との交叉部分における容量が増大する。これらのことによって、ゲート駆動信号を出力するゲートドライバーへの負荷が大きくなる。更に、駆動容量方式では、補助容量２４の補助容量電極２５が前段または後段のゲート線２１に接続されるので、ゲート線２１では、ゲート信号と補助容量電極２５への信号が混在し、補助容量２４へ蓄積できる電荷量が蓄積容量方式と比較して少ない。
【０００６】
上記のことより最近、１４型以上の液晶パネルにおいて、図９（ｂ）に示すようなＣｓ線１３を使用した蓄積容量方式が採用されることが多くなっている。従って、１４型以上の液晶パネルにおいて蓄積容量方式を用いた場合、Ｃｓ線１３が含まれるので、Ｃｓ線１３が断線していると、点灯試験によってＣｓ線１３の断線が検出される。しかし、点灯試験は液晶パネルを組み立てた後の検査であり、ＴＦＴアレイ基板を製造した段階でＣｓ線１３の断線を検出し、次の工程に不良品のＴＦＴアレイ基板を流入させない方が、無駄がなく好ましい。
【０００７】
ＴＦＴアレイ基板の各種の線の断線、短絡、抵抗又は画素欠陥等を検査するＴＦＴアレイテスターでは、Ｃｓ線１３の断線が検出できない。これは、Ｃｓ線１３に一定電圧Ｖｃｓを供給しながら、図１０に示すようなパルス信号Ｖｄを信号線１５に供給する。また、Ｃｓ線１３に一定電圧Ｖｃｓを供給することによって、補助容量電極２５には電圧Ｖｃｓが印加される。なお、上記のパルス信号Ｖｄにおいて、パルス信号Ｖｄの立ち下がりは、ゲート信号がオフされた後であり、補助容量２４における電位差に関係がないので、任意の時間でパルス信号Ｖｄが立ち下がることとする。
【０００８】
そして、図１０に示すように、時間ｔ0 においてゲート線２１よりＴＦＴ２２にゲート信号を印加し、ＴＦＴ２２をオン状態にすることによって、信号線１５よりキャパシタンスがＣの補助容量２４の透明電極の所定部分２３にパルス信号Ｖｄが印加される。更に、時間ｔ1 において、ゲート信号をオフにすることによって、ＴＦＴ２２がオフ状態になる。このときのパルス信号Ｖｄの電圧をＶｄ1とすると、透明電極の所定部分２３の電圧はＶｄ1 になる。時間ｔ1 以後の補助容量２４の透明電極の所定部分２３と補助容量電極２５の電位差は、電圧ＶｃｓとＶｄ1 の差が保持され、補助容量２４に蓄積される電荷量Ｑ１はＣ（Ｖｃｓ−Ｖｄ1 ）クーロンとなる。その後、ＴＦＴ２２にゲート信号を印加し、ＴＦＴ２２をオン状態にする。そして、補助容量２４に蓄積された電荷量Ｑ１は、ＴＦＴアレイテスターの読み取り回路で検出される。
【０００９】
しかし、Ｃｓ線１３に供給されるＶｃｓが一定電圧であるので、補助容量２４に信号線１５からのパルス信号Ｖｄが印加されないとき、透明電極の所定部分２３の電圧は０Ｖであり、補助容量２４の透明電極の所定部分２３と補助容量電極２５の電位差はＶｃｓになる。このとき、補助容量２４に蓄積されている電荷量Ｑ２はＣＶｃｓクーロンになり、ＴＦＴアレイテスターで検出される電荷量ＱはＱ２とＱ１の差であるＣＶｄ1 クーロンになる。従って、電荷量Ｑが補助容量２４と信号線１５からの書込み電圧によって決定することを示しており、Ｃｓ線１３の断線による影響が考慮されないことを示している。
【００１０】
また、特開平１１−８４４２０号において、各種の線において電圧と電流を測定することにより、各種の線の抵抗を計算し、算出された抵抗値より断線又は短絡を検出する方法が開示されている。しかし、Ｃｓ線のそれぞれにプローブを接続するためのパッドを設ける必要があり、パッドの数が多くなる。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、ＴＦＴアレイ基板の補助容量の線の断線を簡易に且つ短時間で検査するための方法及び装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係るアレイ基板の検査方法の要旨とするところは、基板と、該基板上にマトリックス状に電気的に非導通状態で配設された複数のゲート線、複数の信号線及び複数の補助容量線と、該複数のゲート線のそれぞれと該複数の信号線のそれぞれに電気的に接続された複数のスイッチング素子と、該複数の補助容量線のそれぞれと該複数のスイッチング素子のそれぞれとに電気的に接続された複数の補助容量とを備えたアレイ基板における補助容量線の断線の検査方法であって、前記複数の補助容量線から前記複数の補助容量にパルス信号を印加するステップと、前記複数の信号線から前記複数のスイッチング素子を介して前記複数の補助容量にパルス信号を印加するステップと、前記２つのパルス信号の電位差によって該補助容量に蓄積された電荷量を測定する測定ステップと、前記測定ステップで測定された電荷量が所定の基準範囲に含まれるか否かに基づいて、前記補助容量線の断線を検査するステップとを含む。上記の補助容量に上記信号線からのパルス信号を印加するだけでは、この補助容量に蓄積された電荷量を測定したときに、上記の補助容量線の断線の影響は考慮されない。上記の補助容量線の断線の影響を考慮するために、上記信号線よりパルス信号を印加するときに、上記の補助容量線にもパルス信号を印加する。このことによって、上記補助容量に蓄積された電荷量は、上記信号線及び補助容量線より印加されるパルス信号によって決定し、上記補助容量に蓄積された電荷量を測定したときに、上記の補助容量線の断線が検出される。
【００１３】
また、本発明に係るアレイ基板の検査装置の要旨とするところは、基板と、該基板上にマトリックス状に電気的に非導通状態で配設された複数のゲート線、複数の信号線及び複数の補助容量線と、該複数のゲート線のそれぞれと該複数の信号線のそれぞれに電気的に接続された複数のスイッチング素子と、前記複数の補助容量線のそれぞれと前記複数のスイッチング素子のそれぞれとに電気的に接続された複数の補助容量と、を備えたアレイ基板を検査するためのアレイ基板における補助容量線の断線の検査装置であって、前記複数の補助容量線を介して前記複数の補助容量のそれぞれに印加されるパルス信号を発生する第１のパルス信号発生装置と、前記複数の信号線を介して前記複数の補助容量のそれぞれに印加されるパルス信号を発生する第２のパルス信号発生装置と、前記２つのパルス信号の電位差によって前記各補助容量に蓄積された電荷量を測定し、測定された電荷量が所定の基準範囲に含まれるか否かに基づいて、前記補助容量線の断線を検査する回路を備えている。上記の信号線と補助容量線に上記第１および第２のパルス信号発生装置をそれぞれ接続することによって、上記補助容量に該信号線と該補助容量線より、２つのパルス信号を印加する。このことにより、上記電荷量を測定する回路によって補助容量に蓄積された電荷量を測定することによって、補助容量線の断線を検出することができる。
【００１４】
【発明の実施形態】
次に、本発明に係るＴＦＴアレイ基板の補助容量の線の断線の検査方法及び検査装置の実施形態を図面に基づいて説明する。検査される蓄積容量方式を用いたＴＦＴアレイ基板は、図８（ａ）に示すように、ガラス基板上に、ゲート線２１、信号線１５及びＣｓ線１３が、マトリックス状に配線されている。ゲート線２１と信号線１５の交叉部付近にＴＦＴ２２が配置されている。また、ＴＦＴ２２のドレインに透明電極が接続される。透明電極は図示していない。Ｃｓ線１３には補助容量電極２５が接続されており、透明電極の所定部分２３とこの補助容量電極２５が対向するように配置されることによって、補助容量２４が形成されている。
【００１５】
本発明のアレイ基板の検査装置の構成図を図１に示す。アレイ基板の検査装置において、Ｃｓ線１３にＣｓ信号発生回路（第１のパルス信号発生装置）１２が接続される。このＣｓ信号発生回路１２は、パルス信号Ｖｃｓを発生する。また、信号線１５はスイッチ１１を介して、試験信号発生回路１４と読み取り回路１６が接続される。試験信号発生回路（第２のパルス信号発生装置）１４より信号線１５に供給する信号は、パルス信号Ｖｄである。スイッチ１１は、補助容量２４に電荷を蓄えるときに、試験信号発生回路１４に接続し、補助容量２４に蓄積された電荷を読み取るときに、読み取り回路１６に接続される。また、ゲート線２１にはＴＦＴ２２を駆動させるためのゲート信号を発生させるゲート信号発生回路２０が接続されている。補助容量２４のキャパシタンスはＣとする。
【００１６】
補助容量２４に電荷が蓄積されていない状態で、図１に示すスイッチ１１を試験信号発生回路１４へ接続する。試験信号発生回路１４から信号線１５に、図２に示すパルス信号Ｖｄを供給する。更に、図２における時間ｔ0 に、ゲート信号発生回路２０よりＴＦＴ２２にゲート信号を供給することによって、ＴＦＴ２２をオン状態にして、補助容量２４の透明電極の所定部分２３にパルス信号Ｖｄを印加する。ゲート信号がＴＦＴ２２に印加されている時間ｔ0 から時間ｔ1 の間、ＴＦＴ２２はオン状態であり、補助容量２４の透明電極の所定部分２３にパルス信号Ｖｄが印加される。更に、Ｃｓ線１３に接続されたＣｓ信号発生回路１２より、図２に示すようなパルス信号ＶｃｓをＣｓ線１３に供給し、補助容量２４の補助容量電極２５にパルス信号Ｖｃｓを印加する。パルス信号Ｖｄとパルス信号Ｖｃｓの立ち上がりの時間は、信号線１５とＣｓ線１３の抵抗及び補助容量２４によって決まり、それぞれ立ち上がりの時間は異なる。また、図３に示すように、ゲート信号がオフされるとき、即ち時間ｔ1 にＶｄとＶｃｓの電位差が生じるのならば、パルス信号Ｖｄとパルス信号Ｖｃｓが信号線１５とＣｓ線１３に供給する時間をずらすことも可能である。
【００１７】
上記のように、補助容量２４の透明電極の所定部分２３と補助容量電極２５にそれぞれパルス信号Ｖｄとパルス信号Ｖｃｓを印加することによって、透明電極の所定部分２３と補助容量電極２５に電位差が生じる。そして、図２における時間ｔ1 に、ゲート信号をオフにし、ＴＦＴ２２をオフ状態にする。このとき、補助容量２４の透明電極の所定部分２３にかかるパルス信号Ｖｄの電圧をＶｄ1 、補助容量電極２５にかかるパルス信号Ｖｃｓの電圧をＶｃｓ1 とする。従って、補助容量２４の透明電極の所定部分２３と補助容量電極２５に生じる電位差はＶｃｓ1 −Ｖｄ1 になる。この電位差が保持されることによって、補助容量２４にＣ（Ｖｃｓ1 −Ｖｄ1 ）クーロンの電荷量Ｑ１が蓄積される。
【００１８】
なお、図２において、信号線１５とＣｓ線１３のそれぞれに供給されるパルス信号Ｖｄとパルス信号Ｖｃｓは、ゲート信号によってＴＦＴ２２がオフ状態になった時間ｔ1 以後、次にゲート信号がＴＦＴ２２に印加されて、補助容量２４に蓄積された電荷量を読み取るまでに、任意の時間で立ち下がることとする。
【００１９】
上記の工程によって補助容量２４に電荷が蓄積された後、補助容量２４に蓄積された電荷量を読み取るために、スイッチ１１を読み取り回路１６に接続する。そして、ＴＦＴ２２にゲート信号を供給することによって、ゲート信号がＴＦＴ２２に供給されている間、ＴＦＴ２２がオン状態になり、補助容量２４に蓄積された電荷が読出し回路１６に供給され、補助容量２４に蓄積された電荷量を測定する。
【００２０】
補助容量２４の透明電極の所定部分２３と補助容量電極２５にそれぞれのパルス信号Ｖｄとパルス信号Ｖｃｓを印加しないとき、補助容量２４に蓄積されている電荷量Ｑ２は０クーロンであり、読み取り回路１６が検出する電荷量Ｑ＝Ｑ２−Ｑ１はＣ（Ｖｄ1 −Ｖｃｓ1 ）クーロンである。従って、従来技術で含まれなかったＣｓ線１３に印加されたパルス信号Ｖｃｓが考慮されている。これは、あらかじめＣｓ線が断線していない場合の電荷量Ｑの基準範囲を決定しておくことによって、Ｃｓ線１３が断線した場合、Ｖｃｓ1 の値が基準値にならないことによって、電荷量Ｑの値が基準範囲に入らず、Ｃｓ線の断線を検出することが可能になる。
【００２１】
なお、上記したＣｓ線１３の断線検査において、電荷量Ｑは、Ｃｓ線１３の断線の影響以外に、信号線１５の断線等によっても値が変化する。よって、Ｃｓ線１３の断線の検査を行なう前に、各種の線の断線、短絡、抵抗又は画素欠陥等の検査を行なうことが好ましい。
【００２２】
補助容量２４は、一本のＣｓ線１３に並列に多段接続されており、図４に示すような、Ｃｓ線１３の抵抗４２との等価回路で表される。従って、補助容量２４の位置によって、Ｃｓ線１３からのパルス信号Ｖｃｓのパルスの立ち上がりの時間が異なるために上記したＶｃｓ1 が異なり、補助容量２４毎に蓄積される電荷量が異なる。図５にＣｓ線１３とパルス信号Ｖｃｓの関係を示す。図５において、補助容量、ＴＦＴ、信号線及びゲート線等は省略している。Ｃｓ線１３の両端からパルス信号Ｖｃｓが印加されるので、Ａ線のようにＣｓ線１３が断線していなければ、中心の補助容量２４に印加されるパルス信号Ｖｃｓのパルスの立ち上がり時間が最も遅く、Ｃｓ線１３の両端の補助容量２４に印加されるパルス信号Ｖｃｓのパルスの立ち上がり時間が最も早い。
【００２３】
しかし、図５のＢ線のようにＣｓ線１３が断線した場合、断線部分５２の付近の補助容量２４に印加されるパルス信号Ｖｃｓ５４のパルスの立ち上がりの時間が遅くなる。これは、Ｃｓ線１３の両端からパルス信号Ｖｃｓを印加しても、断線部分５２でパルス信号Ｖｃｓが止まってしまい、逆方向からのパルス信号Ｖｃｓが印加されるためである。従って、Ｃｓ線１３が断線していない場合の補助容量２４に蓄積される電荷量とは異なる電荷量を蓄積する補助容量２４が発生する。
【００２４】
図６（ａ），（ｂ）に、１４型から１７型のＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）の液晶パネルにおける、Ｃｓ線１３に断線が無い場合と有る場合の補助容量２４の位置とそれぞれの補助容量２４に蓄積される電荷量の関係を示す。図６において、横軸は補助容量２４の位置であるが、１４型から１７型のＸＧＡの液晶パネルにおいて、一本のＣｓ線１３に接続された補助容量２４の個数は３０７２個であり、Ｃｓ線１３のどちらか一端に接続された補助容量２４を０とし他端に接続された補助容量２４を３０７１としている。図６（ａ）と（ｂ）を比較すると、図５に示す断線部分５２に近づくほど補助容量２４に蓄積される電荷量の差が顕著になり且つ、図６（ｂ）において断線部分５２付近で補助容量２４に蓄積される電荷量に顕著な差が発生している。従って、断線が無い場合と実際の断線検査の結果とを比較することによって、Ｃｓ線１３の断線を検出することが可能である。また、検出された電荷量に顕著な差が発生しているか否かを検出することによってもＣｓ線１３の断線を検出することが可能である。
【００２５】
上記の方法でＣｓ線１３の断線を検出する場合は、Ｃｓ線１３の一本毎にすべての補助容量２４について同じ検査を実施することが必要である。しかし、図６（ａ）と（ｂ）を比較すると、断線部分５２以外でも、検出される電荷量に差があることが分かる。例えば、Ｃｓ線１３の中心に接続された補助容量２４の電荷量のみを検出して、断線を検出することも可能である。即ち、一本の信号線１５に接続されたＴＦＴ２２を介して接続された、それぞれの補助容量２４の電荷量を検出する。この方法を用いれば、全ての補助容量２４の電荷量を検出する必要はなく、断線検査にかかる時間が短縮される。例えば、１４型から１７型等に使用されるＸＧＡの液晶パネルの場合、一本のＣｓ線１３に接続されている３０７２個のすべての補助容量２４について電荷量の検出は行なわず、１個の補助容量２４について上記の検査を実施すればよい。ＸＧＡの液晶パネルの７６８本すべてのＣｓ線１３について、それぞれ１個の補助容量２４の電荷量の検出を行なうことによって、７６８本すべてのＣｓ線１３の断線検査にかかる検査時間は、約１秒から２秒であり、短時間に検査が終了する。
【００２６】
以上、本発明に係るアレイ基板の検査方法及び該検査装置について、一実施形態を記載したが、本発明はこの実施形態に限定されるものではない。その他の実施形態として、信号線１５にはパルス信号Ｖｄを供給せず、Ｃｓ線１３にパルス信号Ｖｃｓを供給する検査方法を示す。信号線１５にパルス信号Ｖｄを供給しないので、図１におけるスイッチ１１を読み取り回路１６に接続する。なお、スイッチ１１と試験信号発生回路１４を使用せず、直接読み取り回路１６を信号線１５に接続することも可能である。Ｃｓ線１３に図７に示すようなパルス信号Ｖｃｓを供給すると、補助容量電極２５には、パルス信号Ｖｃｓが印加される。透明電極の所定部分２３にはパルス信号Ｖｄが印加されないので、透明電極の所定部分２３の電圧は０Ｖになる。
【００２７】
図７において、時間ｔ0 にゲート信号をゲート線２１に供給し、ＴＦＴ２２をオン状態にする。ＴＦＴ２２がオン状態になったことによって、補助容量２４に蓄積された電荷は信号線１５を通って読み取り回路１６で読み取られる。そして、図７における時間ｔ1 に、ゲート信号をオフにすることによって、ＴＦＴ２２がオフ状態になり、補助容量２４に蓄積された電荷が信号線１５を通って読み取り回路１６で読み取られることが中止される。時間ｔ1 におけるパルス信号Ｖｃｓの電圧をＶｃｓ1 とすると、補助容量２４の補助容量電極２５と透明電極の所定部分２３の電位差はＶｃｓ1 になる。従って、補助容量２４に蓄積された電荷量Ｑ1 はＣＶｃｓ1 クーロンになる。
【００２８】
また、補助容量電極２５にパルス信号Ｖｃｓを印加しないときの補助容量に蓄積されている電荷量Ｑ2 は、補助容量電極２５と透明電極の所定部分２３の電位差が０Ｖであるので０クーロンになる。従って、時間ｔ1 に読み取り回路１６で読み取られる補助容量２４に蓄積された電荷量Ｑは、Ｑ2 −Ｑ1 ＝−ＣＶｃｓ1クーロンであり、Ｃｓ線に供給されたパルス信号Ｖｃｓが考慮されている。
【００２９】
図７における時間ｔ1 は、パルス信号Ｖｃｓのパルスの立ち上がりの時間中の任意のタイミングである。また、上記の実施形態に示したように、Ｃｓ線１３に接続された全ての補助容量２４について電荷量を測定するのではなく、任意の一個の補助容量２４について電荷量を測定する。即ち、一本の信号線１５にＴＦＴ２２を介して接続された全ての補助容量２４について、蓄積された電荷量を測定する。全てのＣｓ線１３について一個の補助容量２４の電荷量を測定することによって、短時間でＴＦＴアレイ基板における全てのＣｓ線１３の断線検査が終了する。
【００３０】
その他、本発明は、その趣旨を逸脱しない範囲内で、当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施し得るものである。
【００３１】
【発明の効果】
本発明に係るアレイ基板の検査方法は、信号線のパルス信号以外にＣｓ線（補助容量線）にもパルス信号を供給することによって、Ｃｓ線の断線を検査することが可能になった。従って、従来なら次の工程に流入していたＣｓ線の断線したアレイ基板を、次の工程に流入する前に取り除くことができる。また、Ｃｓ線の断線の検査時間も短時間で終了できる。
【００３２】
また、本発明に係るアレイ基板の検査装置は、Ｃｓ線にパルス信号を供給する回路が新たに加えられただけであり、複雑な検査装置が追加されていない。従って、従来技術と同じように、補助容量の電荷量を読み取ることによって、Ｃｓ線の断線を検出することが可能である。
【図面の簡単な説明】
【図１】本発明のＴＦＴアレイ基板のＣｓ線の検査装置の一例を示す構成図である。
【図２】本発明のＴＦＴアレイ基板のＣｓ線の断線検査における各信号の関係を示した図である。
【図３】Ｃｓ線と信号線に供給する信号の時間がずれた場合の図である。
【図４】Ｃｓ線と補助容量の等価回路の図である。
【図５】Ｃｓ線とＣｓ線より補助容量に印加されるパルス信号の関係を示した図である。
【図６】補助容量の位置と蓄積される電荷量の関係を示した図であり、（ａ）はＣｓ線に断線部分がない場合の図で、（ｂ）は断線がある場合の図である。
【図７】Ｃｓ線にパルス信号Ｖｃｓを供給し、信号線にパルス信号Ｖｄを供給しない場合の図である。
【図８】（ａ）はＴＦＴアレイ基板の模式図であり、（ｂ）はＴＦＴアレイ基板の要部拡大図である。
【図９】（ａ）は駆動容量方式の構成図であり、（ｂ）は蓄積容量方式の構成図である。
【図１０】従来技術における補助容量に印加する信号の図である。
【符号の説明】
１１：スイッチ
１２：Ｃｓ信号発生回路
１３：Ｃｓ線
１４：試験信号発生回路
１５：信号線
１６：読み取り回路
２０：ゲート信号発生回路
２１：ゲート線
２２：ＴＦＴ
２３：透明電極の所定部分
２４：補助容量
２５：補助容量電極
２７：信号線パッド
２８：Ｃｓ線パッド
２９：ゲート線パッド
３１，３２，３３：プローブ
４２：Ｃｓ線の抵抗
４４：補助容量
５２：断線部分
５４：パルス信号Ｖｃｓ
【発明の属する技術分野】
本発明は、液晶表示装置に使用されるアレイ基板の検査方法及び該検査装置に関し、詳しく述べると、ＴＦＴアレイ基板の補助容量線の断線検査方法及び該検査装置に関する。
【０００２】
【従来の技術】
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）アレイ基板は、図８（ａ）に示すように、ガラス基板上に信号線１５とゲート線２１とを電気的に非導通状態で交叉させながらマトリックス状に配線し、その交叉部の付近にＴＦＴ２２を配設している。ＴＦＴ２２のゲートとソースに上記のゲート線２１と信号線１５がそれぞれ接続される。ＴＦＴ２２のドレインには透明電極（ＩＴＯ）が接続される。この透明電極の所定部分２３と対向する形で補助容量電極２５が配設され、透明電極の所定部分２３と補助容量電極２５によって補助容量（Ｃｓ）２４が構成される。蓄積容量方式の場合、補助容量電極２５は補助容量線（以下Ｃｓ線という）１３によって、補助容量駆動回路へ接続される。上記のＴＦＴアレイ基板における各線や電極等の配設は、ガラス基板上において、パターニングプロセスを繰り返して行なわれる。
【０００３】
近年、液晶表示装置の大画面化によって、上記の各線の長さが長くなり且つ、液晶表示装置の高精細化によって、上記の各線が細線化している。このことは、上記のパターニングプロセスによって各線を形成するときに、線が断線する等して、不良品の発生する確立が高くなる。従って、不良品が発生した場合に、次の製造工程に不良品が入らないように、ＴＦＴアレイ基板の検査を行なう。この検査には、一般に市販されているＴＦＴアレイテスターを使用する。ＴＦＴアレイテスターは、各種の線の断線（オープン）、短絡（ショート）、抵抗又は画素欠陥等を検査することができる。
【０００４】
上記ＴＦＴアレイテスターを用いた各種の線の断線検査において、Ｃｓ線１３の断線の検査は実施されていなかった。これは、蓄積容量方式を使用した１２型以下の小型パネルにおいて点灯検査を実施しても、Ｃｓ線１３が短いので、Ｃｓ線１３の断線による不良が検出されにくいことと、１４型以上の液晶パネルのほとんどで、図９（ａ）に示すＣｓ線１３のない構造（駆動容量方式）が採用されているからである。この駆動容量方式は、Ｃｓ線１３を配線しないので、不良品の発生確立を下げ、液晶表示装置の開口率を向上させる利点がある。
【０００５】
しかし、液晶ディスプレイが高精細化、大型化した場合、ゲート線２１の配線が長く、線幅が細くなるために、配線の抵抗が大きくなる。また、信号線１５の数が多いため、信号線１５とゲート線２１との交叉部分における容量が増大する。これらのことによって、ゲート駆動信号を出力するゲートドライバーへの負荷が大きくなる。更に、駆動容量方式では、補助容量２４の補助容量電極２５が前段または後段のゲート線２１に接続されるので、ゲート線２１では、ゲート信号と補助容量電極２５への信号が混在し、補助容量２４へ蓄積できる電荷量が蓄積容量方式と比較して少ない。
【０００６】
上記のことより最近、１４型以上の液晶パネルにおいて、図９（ｂ）に示すようなＣｓ線１３を使用した蓄積容量方式が採用されることが多くなっている。従って、１４型以上の液晶パネルにおいて蓄積容量方式を用いた場合、Ｃｓ線１３が含まれるので、Ｃｓ線１３が断線していると、点灯試験によってＣｓ線１３の断線が検出される。しかし、点灯試験は液晶パネルを組み立てた後の検査であり、ＴＦＴアレイ基板を製造した段階でＣｓ線１３の断線を検出し、次の工程に不良品のＴＦＴアレイ基板を流入させない方が、無駄がなく好ましい。
【０００７】
ＴＦＴアレイ基板の各種の線の断線、短絡、抵抗又は画素欠陥等を検査するＴＦＴアレイテスターでは、Ｃｓ線１３の断線が検出できない。これは、Ｃｓ線１３に一定電圧Ｖｃｓを供給しながら、図１０に示すようなパルス信号Ｖｄを信号線１５に供給する。また、Ｃｓ線１３に一定電圧Ｖｃｓを供給することによって、補助容量電極２５には電圧Ｖｃｓが印加される。なお、上記のパルス信号Ｖｄにおいて、パルス信号Ｖｄの立ち下がりは、ゲート信号がオフされた後であり、補助容量２４における電位差に関係がないので、任意の時間でパルス信号Ｖｄが立ち下がることとする。
【０００８】
そして、図１０に示すように、時間ｔ0 においてゲート線２１よりＴＦＴ２２にゲート信号を印加し、ＴＦＴ２２をオン状態にすることによって、信号線１５よりキャパシタンスがＣの補助容量２４の透明電極の所定部分２３にパルス信号Ｖｄが印加される。更に、時間ｔ1 において、ゲート信号をオフにすることによって、ＴＦＴ２２がオフ状態になる。このときのパルス信号Ｖｄの電圧をＶｄ1とすると、透明電極の所定部分２３の電圧はＶｄ1 になる。時間ｔ1 以後の補助容量２４の透明電極の所定部分２３と補助容量電極２５の電位差は、電圧ＶｃｓとＶｄ1 の差が保持され、補助容量２４に蓄積される電荷量Ｑ１はＣ（Ｖｃｓ−Ｖｄ1 ）クーロンとなる。その後、ＴＦＴ２２にゲート信号を印加し、ＴＦＴ２２をオン状態にする。そして、補助容量２４に蓄積された電荷量Ｑ１は、ＴＦＴアレイテスターの読み取り回路で検出される。
【０００９】
しかし、Ｃｓ線１３に供給されるＶｃｓが一定電圧であるので、補助容量２４に信号線１５からのパルス信号Ｖｄが印加されないとき、透明電極の所定部分２３の電圧は０Ｖであり、補助容量２４の透明電極の所定部分２３と補助容量電極２５の電位差はＶｃｓになる。このとき、補助容量２４に蓄積されている電荷量Ｑ２はＣＶｃｓクーロンになり、ＴＦＴアレイテスターで検出される電荷量ＱはＱ２とＱ１の差であるＣＶｄ1 クーロンになる。従って、電荷量Ｑが補助容量２４と信号線１５からの書込み電圧によって決定することを示しており、Ｃｓ線１３の断線による影響が考慮されないことを示している。
【００１０】
また、特開平１１−８４４２０号において、各種の線において電圧と電流を測定することにより、各種の線の抵抗を計算し、算出された抵抗値より断線又は短絡を検出する方法が開示されている。しかし、Ｃｓ線のそれぞれにプローブを接続するためのパッドを設ける必要があり、パッドの数が多くなる。
【００１１】
【発明が解決しようとする課題】
本発明の目的は、ＴＦＴアレイ基板の補助容量の線の断線を簡易に且つ短時間で検査するための方法及び装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明に係るアレイ基板の検査方法の要旨とするところは、基板と、該基板上にマトリックス状に電気的に非導通状態で配設された複数のゲート線、複数の信号線及び複数の補助容量線と、該複数のゲート線のそれぞれと該複数の信号線のそれぞれに電気的に接続された複数のスイッチング素子と、該複数の補助容量線のそれぞれと該複数のスイッチング素子のそれぞれとに電気的に接続された複数の補助容量とを備えたアレイ基板における補助容量線の断線の検査方法であって、前記複数の補助容量線から前記複数の補助容量にパルス信号を印加するステップと、前記複数の信号線から前記複数のスイッチング素子を介して前記複数の補助容量にパルス信号を印加するステップと、前記２つのパルス信号の電位差によって該補助容量に蓄積された電荷量を測定する測定ステップと、前記測定ステップで測定された電荷量が所定の基準範囲に含まれるか否かに基づいて、前記補助容量線の断線を検査するステップとを含む。上記の補助容量に上記信号線からのパルス信号を印加するだけでは、この補助容量に蓄積された電荷量を測定したときに、上記の補助容量線の断線の影響は考慮されない。上記の補助容量線の断線の影響を考慮するために、上記信号線よりパルス信号を印加するときに、上記の補助容量線にもパルス信号を印加する。このことによって、上記補助容量に蓄積された電荷量は、上記信号線及び補助容量線より印加されるパルス信号によって決定し、上記補助容量に蓄積された電荷量を測定したときに、上記の補助容量線の断線が検出される。
【００１３】
また、本発明に係るアレイ基板の検査装置の要旨とするところは、基板と、該基板上にマトリックス状に電気的に非導通状態で配設された複数のゲート線、複数の信号線及び複数の補助容量線と、該複数のゲート線のそれぞれと該複数の信号線のそれぞれに電気的に接続された複数のスイッチング素子と、前記複数の補助容量線のそれぞれと前記複数のスイッチング素子のそれぞれとに電気的に接続された複数の補助容量と、を備えたアレイ基板を検査するためのアレイ基板における補助容量線の断線の検査装置であって、前記複数の補助容量線を介して前記複数の補助容量のそれぞれに印加されるパルス信号を発生する第１のパルス信号発生装置と、前記複数の信号線を介して前記複数の補助容量のそれぞれに印加されるパルス信号を発生する第２のパルス信号発生装置と、前記２つのパルス信号の電位差によって前記各補助容量に蓄積された電荷量を測定し、測定された電荷量が所定の基準範囲に含まれるか否かに基づいて、前記補助容量線の断線を検査する回路を備えている。上記の信号線と補助容量線に上記第１および第２のパルス信号発生装置をそれぞれ接続することによって、上記補助容量に該信号線と該補助容量線より、２つのパルス信号を印加する。このことにより、上記電荷量を測定する回路によって補助容量に蓄積された電荷量を測定することによって、補助容量線の断線を検出することができる。
【００１４】
【発明の実施形態】
次に、本発明に係るＴＦＴアレイ基板の補助容量の線の断線の検査方法及び検査装置の実施形態を図面に基づいて説明する。検査される蓄積容量方式を用いたＴＦＴアレイ基板は、図８（ａ）に示すように、ガラス基板上に、ゲート線２１、信号線１５及びＣｓ線１３が、マトリックス状に配線されている。ゲート線２１と信号線１５の交叉部付近にＴＦＴ２２が配置されている。また、ＴＦＴ２２のドレインに透明電極が接続される。透明電極は図示していない。Ｃｓ線１３には補助容量電極２５が接続されており、透明電極の所定部分２３とこの補助容量電極２５が対向するように配置されることによって、補助容量２４が形成されている。
【００１５】
本発明のアレイ基板の検査装置の構成図を図１に示す。アレイ基板の検査装置において、Ｃｓ線１３にＣｓ信号発生回路（第１のパルス信号発生装置）１２が接続される。このＣｓ信号発生回路１２は、パルス信号Ｖｃｓを発生する。また、信号線１５はスイッチ１１を介して、試験信号発生回路１４と読み取り回路１６が接続される。試験信号発生回路（第２のパルス信号発生装置）１４より信号線１５に供給する信号は、パルス信号Ｖｄである。スイッチ１１は、補助容量２４に電荷を蓄えるときに、試験信号発生回路１４に接続し、補助容量２４に蓄積された電荷を読み取るときに、読み取り回路１６に接続される。また、ゲート線２１にはＴＦＴ２２を駆動させるためのゲート信号を発生させるゲート信号発生回路２０が接続されている。補助容量２４のキャパシタンスはＣとする。
【００１６】
補助容量２４に電荷が蓄積されていない状態で、図１に示すスイッチ１１を試験信号発生回路１４へ接続する。試験信号発生回路１４から信号線１５に、図２に示すパルス信号Ｖｄを供給する。更に、図２における時間ｔ0 に、ゲート信号発生回路２０よりＴＦＴ２２にゲート信号を供給することによって、ＴＦＴ２２をオン状態にして、補助容量２４の透明電極の所定部分２３にパルス信号Ｖｄを印加する。ゲート信号がＴＦＴ２２に印加されている時間ｔ0 から時間ｔ1 の間、ＴＦＴ２２はオン状態であり、補助容量２４の透明電極の所定部分２３にパルス信号Ｖｄが印加される。更に、Ｃｓ線１３に接続されたＣｓ信号発生回路１２より、図２に示すようなパルス信号ＶｃｓをＣｓ線１３に供給し、補助容量２４の補助容量電極２５にパルス信号Ｖｃｓを印加する。パルス信号Ｖｄとパルス信号Ｖｃｓの立ち上がりの時間は、信号線１５とＣｓ線１３の抵抗及び補助容量２４によって決まり、それぞれ立ち上がりの時間は異なる。また、図３に示すように、ゲート信号がオフされるとき、即ち時間ｔ1 にＶｄとＶｃｓの電位差が生じるのならば、パルス信号Ｖｄとパルス信号Ｖｃｓが信号線１５とＣｓ線１３に供給する時間をずらすことも可能である。
【００１７】
上記のように、補助容量２４の透明電極の所定部分２３と補助容量電極２５にそれぞれパルス信号Ｖｄとパルス信号Ｖｃｓを印加することによって、透明電極の所定部分２３と補助容量電極２５に電位差が生じる。そして、図２における時間ｔ1 に、ゲート信号をオフにし、ＴＦＴ２２をオフ状態にする。このとき、補助容量２４の透明電極の所定部分２３にかかるパルス信号Ｖｄの電圧をＶｄ1 、補助容量電極２５にかかるパルス信号Ｖｃｓの電圧をＶｃｓ1 とする。従って、補助容量２４の透明電極の所定部分２３と補助容量電極２５に生じる電位差はＶｃｓ1 −Ｖｄ1 になる。この電位差が保持されることによって、補助容量２４にＣ（Ｖｃｓ1 −Ｖｄ1 ）クーロンの電荷量Ｑ１が蓄積される。
【００１８】
なお、図２において、信号線１５とＣｓ線１３のそれぞれに供給されるパルス信号Ｖｄとパルス信号Ｖｃｓは、ゲート信号によってＴＦＴ２２がオフ状態になった時間ｔ1 以後、次にゲート信号がＴＦＴ２２に印加されて、補助容量２４に蓄積された電荷量を読み取るまでに、任意の時間で立ち下がることとする。
【００１９】
上記の工程によって補助容量２４に電荷が蓄積された後、補助容量２４に蓄積された電荷量を読み取るために、スイッチ１１を読み取り回路１６に接続する。そして、ＴＦＴ２２にゲート信号を供給することによって、ゲート信号がＴＦＴ２２に供給されている間、ＴＦＴ２２がオン状態になり、補助容量２４に蓄積された電荷が読出し回路１６に供給され、補助容量２４に蓄積された電荷量を測定する。
【００２０】
補助容量２４の透明電極の所定部分２３と補助容量電極２５にそれぞれのパルス信号Ｖｄとパルス信号Ｖｃｓを印加しないとき、補助容量２４に蓄積されている電荷量Ｑ２は０クーロンであり、読み取り回路１６が検出する電荷量Ｑ＝Ｑ２−Ｑ１はＣ（Ｖｄ1 −Ｖｃｓ1 ）クーロンである。従って、従来技術で含まれなかったＣｓ線１３に印加されたパルス信号Ｖｃｓが考慮されている。これは、あらかじめＣｓ線が断線していない場合の電荷量Ｑの基準範囲を決定しておくことによって、Ｃｓ線１３が断線した場合、Ｖｃｓ1 の値が基準値にならないことによって、電荷量Ｑの値が基準範囲に入らず、Ｃｓ線の断線を検出することが可能になる。
【００２１】
なお、上記したＣｓ線１３の断線検査において、電荷量Ｑは、Ｃｓ線１３の断線の影響以外に、信号線１５の断線等によっても値が変化する。よって、Ｃｓ線１３の断線の検査を行なう前に、各種の線の断線、短絡、抵抗又は画素欠陥等の検査を行なうことが好ましい。
【００２２】
補助容量２４は、一本のＣｓ線１３に並列に多段接続されており、図４に示すような、Ｃｓ線１３の抵抗４２との等価回路で表される。従って、補助容量２４の位置によって、Ｃｓ線１３からのパルス信号Ｖｃｓのパルスの立ち上がりの時間が異なるために上記したＶｃｓ1 が異なり、補助容量２４毎に蓄積される電荷量が異なる。図５にＣｓ線１３とパルス信号Ｖｃｓの関係を示す。図５において、補助容量、ＴＦＴ、信号線及びゲート線等は省略している。Ｃｓ線１３の両端からパルス信号Ｖｃｓが印加されるので、Ａ線のようにＣｓ線１３が断線していなければ、中心の補助容量２４に印加されるパルス信号Ｖｃｓのパルスの立ち上がり時間が最も遅く、Ｃｓ線１３の両端の補助容量２４に印加されるパルス信号Ｖｃｓのパルスの立ち上がり時間が最も早い。
【００２３】
しかし、図５のＢ線のようにＣｓ線１３が断線した場合、断線部分５２の付近の補助容量２４に印加されるパルス信号Ｖｃｓ５４のパルスの立ち上がりの時間が遅くなる。これは、Ｃｓ線１３の両端からパルス信号Ｖｃｓを印加しても、断線部分５２でパルス信号Ｖｃｓが止まってしまい、逆方向からのパルス信号Ｖｃｓが印加されるためである。従って、Ｃｓ線１３が断線していない場合の補助容量２４に蓄積される電荷量とは異なる電荷量を蓄積する補助容量２４が発生する。
【００２４】
図６（ａ），（ｂ）に、１４型から１７型のＸＧＡ（ｅＸｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｒｒａｙ）の液晶パネルにおける、Ｃｓ線１３に断線が無い場合と有る場合の補助容量２４の位置とそれぞれの補助容量２４に蓄積される電荷量の関係を示す。図６において、横軸は補助容量２４の位置であるが、１４型から１７型のＸＧＡの液晶パネルにおいて、一本のＣｓ線１３に接続された補助容量２４の個数は３０７２個であり、Ｃｓ線１３のどちらか一端に接続された補助容量２４を０とし他端に接続された補助容量２４を３０７１としている。図６（ａ）と（ｂ）を比較すると、図５に示す断線部分５２に近づくほど補助容量２４に蓄積される電荷量の差が顕著になり且つ、図６（ｂ）において断線部分５２付近で補助容量２４に蓄積される電荷量に顕著な差が発生している。従って、断線が無い場合と実際の断線検査の結果とを比較することによって、Ｃｓ線１３の断線を検出することが可能である。また、検出された電荷量に顕著な差が発生しているか否かを検出することによってもＣｓ線１３の断線を検出することが可能である。
【００２５】
上記の方法でＣｓ線１３の断線を検出する場合は、Ｃｓ線１３の一本毎にすべての補助容量２４について同じ検査を実施することが必要である。しかし、図６（ａ）と（ｂ）を比較すると、断線部分５２以外でも、検出される電荷量に差があることが分かる。例えば、Ｃｓ線１３の中心に接続された補助容量２４の電荷量のみを検出して、断線を検出することも可能である。即ち、一本の信号線１５に接続されたＴＦＴ２２を介して接続された、それぞれの補助容量２４の電荷量を検出する。この方法を用いれば、全ての補助容量２４の電荷量を検出する必要はなく、断線検査にかかる時間が短縮される。例えば、１４型から１７型等に使用されるＸＧＡの液晶パネルの場合、一本のＣｓ線１３に接続されている３０７２個のすべての補助容量２４について電荷量の検出は行なわず、１個の補助容量２４について上記の検査を実施すればよい。ＸＧＡの液晶パネルの７６８本すべてのＣｓ線１３について、それぞれ１個の補助容量２４の電荷量の検出を行なうことによって、７６８本すべてのＣｓ線１３の断線検査にかかる検査時間は、約１秒から２秒であり、短時間に検査が終了する。
【００２６】
以上、本発明に係るアレイ基板の検査方法及び該検査装置について、一実施形態を記載したが、本発明はこの実施形態に限定されるものではない。その他の実施形態として、信号線１５にはパルス信号Ｖｄを供給せず、Ｃｓ線１３にパルス信号Ｖｃｓを供給する検査方法を示す。信号線１５にパルス信号Ｖｄを供給しないので、図１におけるスイッチ１１を読み取り回路１６に接続する。なお、スイッチ１１と試験信号発生回路１４を使用せず、直接読み取り回路１６を信号線１５に接続することも可能である。Ｃｓ線１３に図７に示すようなパルス信号Ｖｃｓを供給すると、補助容量電極２５には、パルス信号Ｖｃｓが印加される。透明電極の所定部分２３にはパルス信号Ｖｄが印加されないので、透明電極の所定部分２３の電圧は０Ｖになる。
【００２７】
図７において、時間ｔ0 にゲート信号をゲート線２１に供給し、ＴＦＴ２２をオン状態にする。ＴＦＴ２２がオン状態になったことによって、補助容量２４に蓄積された電荷は信号線１５を通って読み取り回路１６で読み取られる。そして、図７における時間ｔ1 に、ゲート信号をオフにすることによって、ＴＦＴ２２がオフ状態になり、補助容量２４に蓄積された電荷が信号線１５を通って読み取り回路１６で読み取られることが中止される。時間ｔ1 におけるパルス信号Ｖｃｓの電圧をＶｃｓ1 とすると、補助容量２４の補助容量電極２５と透明電極の所定部分２３の電位差はＶｃｓ1 になる。従って、補助容量２４に蓄積された電荷量Ｑ1 はＣＶｃｓ1 クーロンになる。
【００２８】
また、補助容量電極２５にパルス信号Ｖｃｓを印加しないときの補助容量に蓄積されている電荷量Ｑ2 は、補助容量電極２５と透明電極の所定部分２３の電位差が０Ｖであるので０クーロンになる。従って、時間ｔ1 に読み取り回路１６で読み取られる補助容量２４に蓄積された電荷量Ｑは、Ｑ2 −Ｑ1 ＝−ＣＶｃｓ1クーロンであり、Ｃｓ線に供給されたパルス信号Ｖｃｓが考慮されている。
【００２９】
図７における時間ｔ1 は、パルス信号Ｖｃｓのパルスの立ち上がりの時間中の任意のタイミングである。また、上記の実施形態に示したように、Ｃｓ線１３に接続された全ての補助容量２４について電荷量を測定するのではなく、任意の一個の補助容量２４について電荷量を測定する。即ち、一本の信号線１５にＴＦＴ２２を介して接続された全ての補助容量２４について、蓄積された電荷量を測定する。全てのＣｓ線１３について一個の補助容量２４の電荷量を測定することによって、短時間でＴＦＴアレイ基板における全てのＣｓ線１３の断線検査が終了する。
【００３０】
その他、本発明は、その趣旨を逸脱しない範囲内で、当業者の知識に基づき種々なる改良、修正、変形を加えた態様で実施し得るものである。
【００３１】
【発明の効果】
本発明に係るアレイ基板の検査方法は、信号線のパルス信号以外にＣｓ線（補助容量線）にもパルス信号を供給することによって、Ｃｓ線の断線を検査することが可能になった。従って、従来なら次の工程に流入していたＣｓ線の断線したアレイ基板を、次の工程に流入する前に取り除くことができる。また、Ｃｓ線の断線の検査時間も短時間で終了できる。
【００３２】
また、本発明に係るアレイ基板の検査装置は、Ｃｓ線にパルス信号を供給する回路が新たに加えられただけであり、複雑な検査装置が追加されていない。従って、従来技術と同じように、補助容量の電荷量を読み取ることによって、Ｃｓ線の断線を検出することが可能である。
【図面の簡単な説明】
【図１】本発明のＴＦＴアレイ基板のＣｓ線の検査装置の一例を示す構成図である。
【図２】本発明のＴＦＴアレイ基板のＣｓ線の断線検査における各信号の関係を示した図である。
【図３】Ｃｓ線と信号線に供給する信号の時間がずれた場合の図である。
【図４】Ｃｓ線と補助容量の等価回路の図である。
【図５】Ｃｓ線とＣｓ線より補助容量に印加されるパルス信号の関係を示した図である。
【図６】補助容量の位置と蓄積される電荷量の関係を示した図であり、（ａ）はＣｓ線に断線部分がない場合の図で、（ｂ）は断線がある場合の図である。
【図７】Ｃｓ線にパルス信号Ｖｃｓを供給し、信号線にパルス信号Ｖｄを供給しない場合の図である。
【図８】（ａ）はＴＦＴアレイ基板の模式図であり、（ｂ）はＴＦＴアレイ基板の要部拡大図である。
【図９】（ａ）は駆動容量方式の構成図であり、（ｂ）は蓄積容量方式の構成図である。
【図１０】従来技術における補助容量に印加する信号の図である。
【符号の説明】
１１：スイッチ
１２：Ｃｓ信号発生回路
１３：Ｃｓ線
１４：試験信号発生回路
１５：信号線
１６：読み取り回路
２０：ゲート信号発生回路
２１：ゲート線
２２：ＴＦＴ
２３：透明電極の所定部分
２４：補助容量
２５：補助容量電極
２７：信号線パッド
２８：Ｃｓ線パッド
２９：ゲート線パッド
３１，３２，３３：プローブ
４２：Ｃｓ線の抵抗
４４：補助容量
５２：断線部分
５４：パルス信号Ｖｃｓ
Claims (9)
- 基板と、該基板上にマトリックス状に電気的に非導通状態で配設された複数のゲート線、複数の信号線及び複数の補助容量線と、該複数のゲート線のそれぞれと該複数の信号線のそれぞれに電気的に接続された複数のスイッチング素子と、該複数の補助容量線のそれぞれと該複数のスイッチング素子のそれぞれとに電気的に接続された複数の補助容量とを備えたアレイ基板における前記補助容量線の断線の検査方法であって、
前記複数の補助容量線から前記複数の補助容量にパルス信号を印加するステップと、
前記複数の信号線から前記複数のスイッチング素子を介して前記複数の補助容量にパルス信号を印加するステップと、
前記各補助容量に印加される前記２つのパルス信号の電位差によって該補助容量に蓄積された電荷量を測定する測定ステップと、
前記測定ステップで測定された電荷量が所定の基準範囲に含まれるか否かに基づいて、前記補助容量線の断線を検査するステップと、
を含むアレイ基板の補助容量線の断線の検査方法。 - 前記複数の補助容量線から前記複数の補助容量に印加するパルス信号と、前記複数の信号線から前記複数のスイッチング素子を介して該複数の補助容量に印加するパルス信号とが同時に出力されて、該複数の補助容量に印加される請求項１記載のアレイ基板の補助容量線の断線の検査方法。
- 前記複数の補助容量線から前記複数の補助容量に印加するパルス信号と、前記複数の信号線から前記複数のスイッチング素子を介して該複数の補助容量に印加するパルス信号とは、パルスの立ち上がり時間が互いに異なる請求項２記載のアレイ基板の補助容量線の断線の検査方法。
- 前記複数の補助容量線から前記複数の補助容量に印加するパルス信号のパルスの立ち上がり時間が、該複数の補助容量のそれぞれで異なる請求項１に記載のアレイ基板の補助容量線の断線の検査方法。
- 前記測定ステップが、前記補助容量線に電気的に接続された前記複数の補助容量のうち、一つの該補助容量に蓄積された電荷量を測定する請求項１に記載のアレイ基板の補助容量線の断線の検査方法。
- 前記一つの補助容量に蓄積された電荷量を測定することを、前記複数の補助容量線の全てについて行なう請求項５に記載のアレイ基板の補助容量線の断線の検査方法。
- 前記測定ステップが、前記信号線に前記複数のスイッチング素子を介して接続された前記複数の補助容量に蓄積された電荷量を測定する請求項１に記載のアレイ基板の補助容量線の断線の検査方法。
- 基板と、該基板上にマトリックス状に電気的に非導通状態で配設された複数のゲート線、複数の信号線及び複数の補助容量線と、該複数のゲート線のそれぞれと該複数の信号線のそれぞれに電気的に接続された複数のスイッチング素子と、前記複数の補助容量線のそれぞれと前記複数のスイッチング素子のそれぞれとに電気的に接続された複数の補助容量と、を備えたアレイ基板を検査するためのアレイ基板における前記補助容量線の断線の検査装置であって、
前記複数の補助容量線を介して前記複数の補助容量のそれぞれに印加されるパルス信号を発生する第１のパルス信号発生装置と、
前記複数の信号線を介して前記複数の補助容量のそれぞれに印加されるパルス信号を発生する第２のパルス信号発生装置と、
前記各補助容量に印加される前記２つのパルス信号の電位差によって前記各補助容量に蓄積された電荷量を測定し、測定された電荷量が所定の基準範囲に含まれるか否かに基づいて、前記補助容量線の断線を検査する回路を備えたアレイ基板の補助容量線の断線の検査装置。 - 前記各補助容量に蓄積された電荷量を測定する回路が、前記信号線に接続されている請求項８に記載のアレイ基板の補助容量線の断線の検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235505A JP4473427B2 (ja) | 2000-08-03 | 2000-08-03 | アレイ基板の検査方法及び該検査装置 |
| US09/917,959 US6791350B2 (en) | 2000-08-03 | 2001-07-30 | Inspection method for array substrate and inspection device for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000235505A JP4473427B2 (ja) | 2000-08-03 | 2000-08-03 | アレイ基板の検査方法及び該検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002055141A JP2002055141A (ja) | 2002-02-20 |
| JP4473427B2 true JP4473427B2 (ja) | 2010-06-02 |
Family
ID=18727701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000235505A Expired - Lifetime JP4473427B2 (ja) | 2000-08-03 | 2000-08-03 | アレイ基板の検査方法及び該検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6791350B2 (ja) |
| JP (1) | JP4473427B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4103957B2 (ja) * | 2003-01-31 | 2008-06-18 | 東北パイオニア株式会社 | アクティブ駆動型画素構造およびその検査方法 |
| WO2004100110A1 (ja) * | 2003-05-12 | 2004-11-18 | International Business Machines Corporation | アクティブマトリックスパネルの検査装置、検査方法、およびアクティブマトリックスｏｌｅｄパネルの製造方法 |
| JP3760411B2 (ja) * | 2003-05-21 | 2006-03-29 | インターナショナル・ビジネス・マシーンズ・コーポレーション | アクティブマトリックスパネルの検査装置、検査方法、およびアクティブマトリックスｏｌｅｄパネルの製造方法 |
| KR20060014437A (ko) * | 2003-06-06 | 2006-02-15 | 도시바 마쯔시따 디스플레이 테크놀로지 컴퍼니, 리미티드 | 어레이 기판 및 어레이 기판의 검사 방법 |
| JP3968713B2 (ja) * | 2003-06-30 | 2007-08-29 | ソニー株式会社 | フラットディスプレイ装置及びフラットディスプレイ装置の試験方法 |
| CN100387997C (zh) * | 2003-10-31 | 2008-05-14 | 华昀科技股份有限公司 | 薄膜晶体管显示器数组的测试电路及方法 |
| JP2006194699A (ja) * | 2005-01-12 | 2006-07-27 | Tokyo Cathode Laboratory Co Ltd | プロービング装置 |
| JP5572283B2 (ja) * | 2007-10-29 | 2014-08-13 | ピーエスフォー ルクスコ エスエイアールエル | 電圧検知回路 |
| US7696773B2 (en) * | 2008-05-29 | 2010-04-13 | Global Oled Technology Llc | Compensation scheme for multi-color electroluminescent display |
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| CN107346649A (zh) * | 2017-07-07 | 2017-11-14 | 京东方科技集团股份有限公司 | 一种电容检测电路及电容检测方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5377030A (en) * | 1992-03-30 | 1994-12-27 | Sony Corporation | Method for testing active matrix liquid crystal by measuring voltage due to charge in a supplemental capacitor |
| US5428300A (en) * | 1993-04-26 | 1995-06-27 | Telenix Co., Ltd. | Method and apparatus for testing TFT-LCD |
| KR100324914B1 (ko) * | 1998-09-25 | 2002-02-28 | 니시무로 타이죠 | 기판의 검사방법 |
-
2000
- 2000-08-03 JP JP2000235505A patent/JP4473427B2/ja not_active Expired - Lifetime
-
2001
- 2001-07-30 US US09/917,959 patent/US6791350B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002055141A (ja) | 2002-02-20 |
| US6791350B2 (en) | 2004-09-14 |
| US20020017917A1 (en) | 2002-02-14 |
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| A02 | Decision of refusal |
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