JP2000074974A - 半導体検査回路および半導体回路の検査方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体検査回路および半導体回路の検査方法
によって半導体駆動回路の出力検査を可能にする。 【解決手段】 半導体検査回路および半導体回路の検査
方法を適用する液晶表示装置は、マトリクス状に配置さ
れ行毎に選択される複数の画素電極14、画素電極14の列
に沿った信号線X1-Xn 、信号線X1-Xn を駆動する信号線
駆動回路19、各々対応行の画素電極14の選択に伴って信
号線X1-Xn の電位を対応行の画素電極14に印加する複数
のスイッチング素子13を備え、信号線駆動回路19は複数
の画素信号を伝送する複数のビデオバスA,B と、各々対
応信号線とビデオバスA,B との間に接続される複数組の
アナログスイッチSW1A,SW1B,…と、アナログスイッチSW
1A,SW1B,…を順次選択し、選択組のアナログスイッチSW
1A,SW1B のうちの１つを導通させる選択回路部SR,SC1-S
Cnとを有する。選択回路部SR,SC1-SCnは外部からの制御
信号により選択組のアナログスイッチSW1A,SW1B の両方
を同時に導通させる制御を優先的に行う論理ゲート回路
を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体検査回路およ
び半導体回路の検査方法に関する。

【０００２】

【従来の技術】従来の半導体検査回路および半導体回路
の検査方法について、アクティブマトリクス型の液晶表
示装置を例に取って説明する。アクティブマトリクス型
の液晶表示装置としては、例えば図１３に示す液晶表示
装置が知られている。この液晶表示装置は、マトリクス
状に配置されたｍｘｎ個の画素電極１４、これら画素電
極１４の行に沿って形成されるｍ本の走査線Ｙ１〜Ｙ
ｍ、これら画素電極１４の列に沿って形成されるｎ本の
信号線Ｘ１〜Ｘｎ、これら走査線Ｙ１〜Ｙｍおよび信号
線Ｘ１〜Ｘｎの交差位置近傍に配置される薄膜トランジ
スタ１３、走査線Ｙ１〜Ｙｍを駆動する走査線駆動回路
１８、および信号線Ｘ１〜Ｘｎを駆動する信号線駆動回
路１９を有する。駆動回路１８，１９は画素電極１４や
これら画素電極の駆動用配線群と共に同一基板上に形成
される。各薄膜トランジスタ１３は対応走査線からの走
査電圧により駆動され対応信号線からの画素信号電圧を
対応画素電極１４に供給するスイッチング素子として用
いられる。各画素電極１４は液晶層１５を介して対向電
極１６とそれぞれ対向する。この対向電極１６は対向電
極駆動回路２０により駆動される。

【０００３】走査線駆動回路１８は水平走査周期で順次
走査線Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回路
１９は各水平走査周期において画素信号電圧を信号線Ｘ
１〜Ｘｎに供給する。液晶層１５はそれぞれの画素電極
１４に供給される画素信号電圧と対向電極駆動回路２０
から対向電極１６に供給される基準電圧との差に対応す
る光透過率分布に設定される。

【０００４】ところで、信号線駆動回路１９は、画素電
極１４に印加される画素信号を供給するという重要な役
割を持つため、万一、信号線駆動回路の出力部に不良が
あると、画素電極１４の列単位で画素信号の供給が途絶
え、液晶表示装置の画面に線状の欠陥を生じる。この線
状欠陥はたとえ１本であっても液晶表示装置にとって致
命的なものである。従って、製品の性能・信頼性を確保
するため、信号線駆動回路の出力検査を行わずに出荷す
ることは避けなくてはならない。また、実際に線状欠陥
が発生した液晶表示装置を評価・解析することは、今後
生産される液晶表示装置の良品率を向上に役立つ。従っ
て、信号線駆動回路の出力検査を行うことは極めて大切
な事項である。

【０００５】

【発明が解決しようとする課題】このような駆動回路一
体型の液晶表示装置の場合は、同一ガラス基板上に信号
線と信号線駆動回路が形成されるため、回路素子の集積
密度が高く、信号線駆動回路の出力部にプローブをあて
るための物理的なスペースに余裕がなく、検査自体が不
可能であった。

【０００６】以上のように従来の半導体検査回路および
半導体回路の検査方法は、信頼性確保や良品率向上に必
要な信号線駆動回路の検査が困難であるという問題を有
している。

【０００７】本発明の目的は上記問題点を鑑みなされた
もので、表示または受光装置の検査のために好適な半導
体検査回路および半導体回路の検査方法を提供すること
にある。

【０００８】

【課題を解決するための手段】本発明の請求項１によれ
ば、基板上に互いに略平行に配置される少なくとも第１
および第２バスと、前記基板上に互いに略平行に配置さ
れる複数の信号線と、前記基板上に配置され、前記信号
線に対応するタイミングで順次駆動信号を出力する駆動
回路と、前記基板上に前記信号線に対応して配置される
第１および第２のスイッチ素子から成り、各前記スイッ
チ回路の第１のスイッチ素子は前記第１バスと対応する
前記信号線との間に配置され、前記第２のスイッチ素子
は前記第２バスと対応する前記信号線との間に配置され
る複数のスイッチ回路と、前記スイッチ回路を制御信号
に基づいて制御する制御回路と、前記制御回路は各前記
スイッチ回路のそれぞれの前記スイッチ素子が前記駆動
回路からの前記駆動信号に基づいて略同時に前記信号線
と前記バスとの間を導通するよう駆動することを特徴と
する半導体検査回路が提供される。

【０００９】本発明の請求項２によれば、前記基板は、
前記信号線と略平行に配置される複数本の走査線と、前
記信号線と前記走査線との各交点近傍に配置されるトラ
ンジスタと、前記トランジスタに接続される画素電極と
が配置された基板であることを特徴とする請求項１に記
載の半導体検査回路が提供される。

【００１０】本発明の請求項３によれば、前記第１バス
と前記第２バスには、それぞれ基準電圧に対して互いに
極性が異なる電圧が印加されることを特徴とする請求項
２に記載の半導体検査回路が提供される。

【００１１】本発明の請求項４によれば、前記スイッチ
回路の前記第１スイッチ素子はＰチャネル型、前記第２
スイッチ素子はＮチャネル型であることを特徴とする請
求項３に記載の半導体検査回路が提供される。

【００１２】本発明の請求項５によれば、前記スイッチ
回路の前記第１および第２スイッチ素子は活性層が多結
晶シリコンからなることを特徴とする請求項４に記載の
半導体検査回路が提供される。

【００１３】本発明の請求項６によれば、前記駆動回路
はしシフトレジスタを有することを特徴とする請求項１
に記載の半導体検査回路が提供される本発明の請求項７
によれば、基板上に互いに略平行に配置される少なくと
も第１および第２バスと、前記基板上に配置される信号
線と、前記第１バスと前記信号線との間に配置される前
記第１のスイッチ素子と、前記第２バスと前記信号線と
の間に配置される前記第２のスイッチ素子ととからなる
スイッチ回路とを備え、前記第１および第２バスをそれ
ぞれ第１および第２電圧に接続し、前記スイッチ回路の
前記第１および第２のスイッチ素子を略同時に導通さ
せ、前記第１および第２バスを流れる電流をそれぞれ検
出することを特徴とする半導体回路の検査方法が提供さ
れる。

【００１４】本発明の請求項８によれば、前記信号線は
複数本配置され、前記スイッチ回路は各信号線に対応し
て複数配置され、各々のスイッチ回路において前記スイ
ッチ素子を略同時に順次導通させることを特徴とする請
求項７記載の半導体回路の検査方法が提供される。

【００１５】本発明の請求項９によれば、前記検出され
た前記電流を抵抗値に換算することを特徴とする請求項
８に記載の半導体回路の検査方法が提供される。

【００１６】本発明の請求項１０によれば、前記抵抗値
に基づいて前記スイッチ回路の良否を判定することを特
徴とする請求項９に記載の半導体回路の検査方法が提供
される。

【００１７】本発明の請求項１１によれば、前記基板は
前記第１または第２バスに隣接した第３バスを含み、前
記第３バスには前記第１および第２電圧と異なる第３電
圧が供給されることを特徴とする請求項１０に記載の半
導体回路の検査方法が提供される。

【００１８】本発明の請求項１２によれば、検出された
前記電流に基づいて前記第１または第２バスと前記第３
バスとの短絡の有無を検出することを特徴とする請求項
１１に記載の半導体回路の検査方法が提供される。

【００１９】本発明の請求項１３によれば、前記基板
は、前記信号線に略直交して配置される走査線と、前記
信号線と前記走査線との略近傍に配置される薄膜トラン
ジスタと、前記薄膜トランジスタに接続される画素電極
とを含むアクティブマトリクス型表示装置であることを
特徴とする請求項１２記載の半導体回路の検査方法が提
供される。

【００２０】本発明の請求項１４によれば、前記基板は
ガラスからなり、前記スイッチ回路および前記薄膜トラ
ンジスタは、それぞれ活性層が多結晶シリコンからなる
ことを特徴とする請求項１３に記載の半導体回路の検査
方法が提供される。

【００２１】上記した半導体検査回路および半導体回路
検査方法では、信号線駆動回路の不良の有無がアナログ
スイッチ数に比べて十分少ないバスを用いて測定される
電流から判定することができるため、駆動回路に直接多
数のプローブをあてる必要がない。従って、半導体検査
回路および半導体回路検査方法の信頼性を確保するとと
もに良品率を向上させることができる。

【００２２】

【発明の実施の形態】以下、本発明の第１実施形態に係
る液晶表示装置を図面を参照して説明する。

【００２３】図１はこの液晶表示装置の構成を示す。こ
の液晶表示装置はマトリクス状に配置されるｍｘｎ個の
画素電極１４、これら画素電極１４の行に沿って形成さ
れるｍ本の走査線Ｙ１〜Ｙｍ、これら画素電極１４の列
に沿って形成されるｎ本の信号線Ｘ１〜Ｘｎ、ｍｘｎ個
の画素電極に対応して走査線Ｙ１〜Ｙｍおよび信号線Ｘ
１〜Ｘｎの交差位置近傍に非線形スイッチング素子とし
て配置される薄膜トランジスタ１３、走査線Ｙ１〜Ｙｍ
を駆動する走査線駆動回路１８、これら信号線Ｘ１〜Ｘ
ｎを駆動する信号線駆動回路１９、ｍｘｎ個の画素電極
に対応して形成されるｍｘｎ個の薄膜トランジスタ１３
を有するアレイ基板と、複数の画素電極に対向し基準電
位に設定される対向電極１６を有する対向基板と、アレ
イ基板および対向基板間に保持される液晶層１５とを備
える。各薄膜トランジスタ１３は対応走査線が走査線駆
動回路１８によって駆動されることにより対応行の画素
電極１４が選択されたときに信号線駆動回路１９によっ
て駆動される信号線Ｘ１〜Ｘｎの電位をこれら対応行の
画素電極１４に印加するスイッチング素子として用いら
れる。走査線駆動回路１８は水平走査周期で順次走査線
Ｙ１〜Ｙｍに走査電圧を供給し、信号線駆動回路１９は
各水平走査周期において画素信号電圧を信号線Ｘ１〜Ｘ
ｎに供給する。液晶層１５はそれぞれの画素電極１４に
供給される画素信号電圧と対向電極駆動回路２０から対
向電極１６に供給される基準電圧との差に対応する光透
過率分布に設定される。

【００２４】ここで、信号線駆動回路１９についてさら
に説明する。この信号線駆動回路１９はｎ個のレジスタ
Ｓ／Ｒ１〜Ｓ／Ｒｎ、ｎ個の選択回路部ＳＣ１〜ＳＣ
ｎ、ｎ個の第１アナログスイッチＳＷ１Ａ〜ＳＷｎＡ、
ｎ個の第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢ、並び
にビデオバスＡおよびＢを有する。ビデオバスＡは外部
から供給される正極性の画素信号を伝送し、ビデオバス
Ｂは正極性の画素信号を反転して外部から供給される負
極性の画素信号を伝送する。レジスタＳ／Ｒ１〜Ｓ／Ｒ
ｎは直列に接続され、外部から水平走査周期で供給され
る負論理のスタートパルスを外部から画素信号に同期し
て供給されるクロック信号に応答してラッチし、シフト
パルスを並列的に出力するシフトレジスタＳＲを構成す
る。

【００２５】”出画”モードにおいて、選択回路部ＳＣ
１〜ＳＣｎはそれぞれレジスタＳ／Ｒ１〜Ｓ／Ｒｎがそ
れぞれスタートパルスをラッチするタイミングで第１ア
ナログスイッチＳＷ１Ａ〜ＳＷｎＡおよび第２アナログ
スイッチＳＷ１Ｂ〜ＳＷｎＢの一方を選択する選択動作
を行う。この選択動作は外部から供給され例えば１フレ
ーム毎に反転される極性信号に基づいて行われる。正極
性フレームでは、ｎチャネル型の第１アナログスイッチ
ＳＷ１Ａ〜ＳＷｎＡがシフトレジスタＳＲのシフト動作
に同期して順次選択される。第１アナログスイッチＳＷ
１Ａ〜ＳＷｎＡはそれぞれ選択回路部ＳＣ１〜ＳＣｎに
よって選択されたタイミングでビデオバスＡ上の画素信
号をサンプルホールドし信号線Ｘ１〜Ｘｎに出力する。
他方、負極性フレームでは、ｐチャネル型の第２アナロ
グスイッチＳＷ１Ｂ〜ＳＷｎＢがシフトレジスタＳＲの
シフト動作に同期して順次選択される。第２アナログス
イッチＳＷ１Ｂ〜ＳＷｎＢはそれぞれ選択回路部ＳＣ１
〜ＳＣｎによって選択されたタイミングでビデオバスＢ
上の画素信号をサンプルホールドし信号線Ｘ１〜Ｘｎに
出力する。また、この信号線駆動回路１９は出力検査時
に検査用制御信号を受取ると共にビデオバスＡおよびＢ
の電流を測定するために検査回路ＴＳに接続される。

【００２６】上述の信号線駆動回路１９では、ｎ組の第
１および第２アナログスイッチＳＷ１Ａ，ＳＷ１Ｂ；Ｓ
Ｗ２Ａ，ＳＷ２Ｂ；ＳＷ３Ａ，ＳＷ３Ｂ；…；ＳＷｎ
Ａ，ＳＷｎＢがそれぞれｎ本の信号線に割当てられ、シ
フトレジスタＳＲおよび選択回路部ＳＣ１〜ＳＣｎがこ
れらｎ組のアナログスイッチＳＷ１Ａ，ＳＷ１Ｂ；ＳＷ
２Ａ，ＳＷ２Ｂ；ＳＷ３Ａ，ＳＷ３Ｂ；…；ＳＷｎＡ，
ＳＷｎＢを順次選択し、選択組のアナログスイッチのう
ちの１つを導通させるために用いられる。

【００２７】図２は最終段の選択回路部ＳＣｎの構成を
詳細に示す。本実施例の信号線駆動回路は各選択回路部
内に検査制御回路を内蔵している。図２において、イン
バータＩＮＶ，ノアゲートＮＲ１，ノアゲートＮＲ２が
検査制御回路を構成し、ノアゲートＮＲ３およびノアゲ
ートＮＲ４が選択回路を構成する。なお、単一の検査制
御回路が複数の選択回路に共通に配置されてもよい。こ
の選択回路部ＳＣｎでは、極性信号がインバータＩＮＶ
を介してノアゲートＮＲ１の第１入力端に供給されると
共にノアゲートＮＲ２の第１入力端に直接供給される。
また、検査用制御信号がノアゲートＮＲ１の第２入力端
およびノアゲートＮＲ２の第２入力端に直接供給され
る。ノアゲートＮＲ１の出力信号はノアゲートＮＲ３の
第１入力端に供給され、ノアゲートＮＲ２の出力信号は
ノアゲートＮＲ４の第１入力端に供給される。さらに、
レジスタＳ／Ｒｎの出力信号がノアゲートＮＲ３の第２
入力端およびノアゲートＮＲ４の第２入力端に供給され
る。ノアゲートＮＲ３の出力信号およびノアゲートＮＲ
４の出力信号はそれぞれ第１アナログスイッチＳＷｎＡ
および第２アナログスイッチＳＷｎＢに供給される。

【００２８】これにより、選択回路部ＳＣｎは外部から
入力される極性信号と検査用制御信号およびレジスタＳ
／Ｒｎ出力から、Ｓ／Ｒｎで決められた各タイミングに
おいて、１つの信号線Ｘｎに対応して設けられたアナロ
グスイッチＳＷｎＡおよびＳＷｎＢのオン／オフを制御
する。

【００２９】検査制御信号はデジタル信号であり、Ｈレ
ベルあるいはＬレベルの一方が”出画”モードを指定
し、他の一方が”検査”モードを指定する。選択回路部
ＳＣｎは”出画”モードで従来と同様に動作し、”検
査”モードで、レジスタＳ／Ｒｎがスタートパルスをラ
ッチするタイミングで、極性信号の論理値”Ｈ”，”
Ｌ”に関係なく、アナログスイッチＳＷｎＡおよびＳＷ
ｎＢの両方をオンする。

【００３０】なお、上述の構成は他の選択回路部ＳＣ１
〜ＳＣ（ｎ−１）においても実質的に同様である。但
し、選択回路部ＳＣ１〜ＳＣ（ｎ−１）の各々はシフト
レジスタＳＲの対応レジスタおよび対応組のアナログス
イッチに接続される。

【００３１】すなわち、選択回路部ＳＣ１〜ＳＣｎは図
２に示す回路構成であるため、検査用制御信号により”
検査”モードが指定された場合にシフトレジスタＳＲで
順次選択される組の第１および第２アナログスイッチの
両方を同時に導通させる制御を極性信号の論理値に関係
なく優先的に行う。

【００３２】表１は上述した信号線駆動回路１９の動作
を具体的に示す。

【００３３】

【表１】 ここで、”検査”モードが設定された状態で行われる信
号線駆動回路１９の出力検査方法を説明する。図３は検
査時においてビデオバスＡおよびＢに流れる電流を測定
する回路構成を示す。すなわち、直流電源ＶＡおよびＶ
Ｂがそれぞれ電流計を介してビデオバスＡおよびビデオ
バスＢに接続される。図４には、それらの直流電源ＶＡ
およびＶＢからそれぞれビデオバスＡおよびＢに流れる
電流の波形が示される。この電流波形はｎ組の第１およ
び第２アナログスイッチＳＷ１Ａ，ＳＷ１Ｂ；ＳＷ２
Ａ，ＳＷ２Ｂ；ＳＷ３Ａ，ＳＷ３Ｂ；…；ＳＷｎＡ，Ｓ
ＷｎＢの両方がタイミングＴ１〜Ｔｎで順次オンしたと
きに、ビデオバスＡ→第１アナログスイッチ→第２アナ
ログスイッチ→ビデオバスＢの経路で流れる電流を測定
した結果である。これらタイミングＴ１〜Ｔｎでの具体
的な電流の経路は表２に示す通りである。

【００３４】

【表２】 上述の構成では、電流量はビデオバスＡおよびＢの配線
抵抗および選択された第１および第２アナログスイッチ
のオン抵抗に依存するが、ビデオバスＡおよびＢの配線
抵抗は比較的安定しているので、実際の電流量はこれら
アナログスイッチのオン抵抗にほとんど依存する。第４
図に示す波形図からわかるように、各タイミングにおい
て同じ大きさで逆向きの電流が直流電源ＶＡおよびＶＢ
から流れる。電流量の絶対値が時間経過に伴って小さく
なる理由は、ビデオバスＡおよびＢの配線抵抗のためで
ある。不良が生じていない場合には、図４に示すような
波形が得られる。アナログスイッチの不良は測定波形を
図４に示す波形を基準として比較することにより検出で
きる。

【００３５】（１）低移動度不良の検出 図５は、タイミングＴ３で同時にオンする第１および第
２アナログスイッチＳＷ３ＡおよびＳＷ３Ｂのうちで第
２アナログスイッチＳＷ３Ｂに不良が生じた場合の電流
波形を示す。この電流波形は第２アナログスイッチＳＷ
３Ｂの移動度が設計値よりも低い低移動度不良を想定し
たものである。

【００３６】実際に図５に示す電流波形が得られたとす
ると、図４に示す波形と比較してタイミングＴ３におけ
る電流値は他のタイミングにおける電流値に比べ明らか
に小さいことがわかる。従って、タイミングＴ３で同時
にオンするアナログスイッチＳＷ３ＡおよびＳＷ３Ｂに
おいて、電流量が小さくなる低移動度不良が生じたこと
が検出できる。タイミングＴ３におけるビデオバスＡの
電流は、タイミングＴ３のビデオバスＢの電流波形と違
ってピークを持った波形である。この現象はアナログス
イッチＳＷ３Ａから信号線容量を充放電する電流が流れ
ているときに起きる。従って、低移動度不良はアナログ
スイッチＳＷ３Ｂで起きていることを特定できる。

【００３７】このように本実施形態に係る液晶表示装置
では、アナログスイッチの低移動度不良が他のタイミン
グでの電流波形との比較から検出され、さらに詳細な電
流波形の形状を同一タイミングについて比較することに
より第１および第２アナログスイッチのどちらで不良が
生じたかを特定できる。

【００３８】（２）しきい値Ｖｔｈシフト不良の検出 図６に示す電流波形は、タイミングＴ２で同時にオンす
る第１および第２アナログスイッチＳＷ２ＡおよびＳＷ
２Ｂのうちで第１アナログスイッチＳＷ２Ａに不良が生
じた場合の電流波形を示す。この電流波形は第１アナロ
グスイッチＳＷ２Ａのしきい値電圧Ｖｔｈがシフトした
ために、第１アナログスイッチＳＷ２Ａが制御信号に関
係なく常時オン状態に維持されるＶｔｈシフト不良を想
定したものである。

【００３９】実際に図６に示す電流波形が得られたとす
ると、有限電流がシフトレジスタＳＲの動作前、すなわ
ちタイミングＴ１以前にビデオバスＡに流れていること
がわかる。もしどこにも不良がなければ、シフトレジス
タＳＲの動作前においてすべてのアナログスイッチＳＷ
１Ａ〜ＳＷｎＡおよびＳＷ１Ｂ〜ＳＷｎＢはオフ状態に
なっているため全く電流が流れないはずである。従っ
て、Ｖｔｈシフト不良によって常時オンに維持されるア
ナログスイッチが存在することをタイミングＴ１以前に
流れる有限電流から推定できる。

【００４０】さらに、このタイミングＴ１以前に流れる
電流はビデオバスＡ側であるため、アナログスイッチＳ
Ｗ１Ａ〜ＳＷｎＡのいずれかが常時オンになっているは
ずである。

【００４１】ここで、シフトレジスタＳＲの動作開始後
に得られる電流波形を観察すると、タイミングＴ２で得
られる電流値だけが他のタイミングで得られる電流値と
異なっている。この現象は常時オンとなっているアナロ
グスイッチに接続された信号線の容量が、シフトレジス
タＳＲの動作以前からビデオバスＡを介して直流電源に
より充放電されているためである。従って、Ｖｔｈシフ
ト不良により常時オン状態となったアナログスイッチは
タイミングＴ２で同時にオンされるアナログスイッチＳ
Ｗ２ＡおよびＳＷ２Ｂの一方であることがわかる。

【００４２】ここで、上述のように、タイミングＴ１以
前の電流観察から常時オンとなっているアナログスイッ
チはビデオバスＡに接続されていることが判明している
ため、アナログスイッチＳＷ２ＡがＶｔｈシフト不良を
起こしていることを特定できる。

【００４３】このように本実施形態に係る液晶表示装置
では、Ｖｔｈシフト不良によって常時オンとなったアナ
ログスイッチについても特定できる。

【００４４】次に、本発明の第２実施形態に係る液晶表
示装置を図７を参照して説明する。この液晶表示装置は
以下に述べる構成を除いて第１実施形態の液晶表示装置
と同様に構成される。図１と同様の部分については、図
７において同一参照符号で表わし、その説明を省略す
る。

【００４５】図７に示す液晶表示装置では、ｍｘ２ｎ個
の画素電極１４がマトリクス状に配置される。２ｎ本の
信号線Ｘ１〜Ｘ２ｎがこれら画素電極１４の列に沿って
形成される。信号線駆動回路１９はｎ個のレジスタＳ／
Ｒ１〜Ｓ／Ｒｎ、ｎ個の選択回路部ＳＣ１〜ＳＣｎ、ｎ
個の第１アナログスイッチＳＷ１Ａ〜ＳＷｎＡ、ｎ個の
第２アナログスイッチＳＷ１Ｂ〜ＳＷｎＢ、ｎ個の第３
アナログスイッチＳＷ１Ｃ〜ＳＷｎＣ、ｎ個の第４アナ
ログスイッチＳＷ１Ｄ〜ＳＷｎＤ、並びにビデオバス
Ａ、Ｂ、Ｃ、およびＤを有する。ビデオバスＡは外部か
ら供給される正極性の奇数列画素信号を伝送し、ビデオ
バスＢはこの正極性の奇数列画素信号を反転して外部か
ら供給される負極性の奇数列画素信号を伝送し、ビデオ
バスＣは外部から供給される正極性の偶数列画素信号を
伝送し、ビデオバスＤはこの正極性の偶数列画素信号を
反転して外部から供給される負極性の偶数列画素信号を
伝送する。レジスタＳ／Ｒ１〜Ｓ／Ｒｎは直列に接続さ
れ、外部から水平走査周期で供給される負論理のスター
トパルスを外部から画素信号に同期して供給されるクロ
ック信号に応答してラッチし、シフトパルスを並列的に
出力するシフトレジスタＳＲを構成する。

【００４６】”出画”モードにおいて、選択回路部ＳＣ
１〜ＳＣｎはそれぞれレジスタＳ／Ｒ１〜Ｓ／Ｒｎがそ
れぞれスタートパルスをラッチするタイミングでアナロ
グスイッチＳＷ１Ａ〜ＳＷｎＡおよびＳＷ１Ｃ〜ＳＷｎ
ＣとアナログスイッチＳＷ１Ｂ〜ＳＷｎＢおよびＳＷ１
Ｄ〜ＳＷｎＤとの一方を選択する選択動作を行う。この
選択動作は外部から供給され例えば１フレーム毎に反転
される極性信号に基づいて行われる。正極性フレームで
は、ｎチャネル型のアナログスイッチＳＷ１Ａ〜ＳＷｎ
ＡおよびＳＷ１Ｃ〜ＳＷｎＣがシフトレジスタＳＲのシ
フト動作に同期して順次選択される。第１アナログスイ
ッチＳＷ１Ａ〜ＳＷｎＡはそれぞれ選択回路部ＳＣ１〜
ＳＣｎによって選択されたタイミングでビデオバスＡ上
の画素信号をサンプルホールドして奇数番目の信号線Ｘ
１〜Ｘ（２ｎ−１）に出力する。第３アナログスイッチ
ＳＷ１Ｃ〜ＳＷｎＣはそれぞれ選択回路部ＳＣ１〜ＳＣ
ｎによって選択されたタイミングでビデオバスＣ上の画
素信号をサンプルホールドして偶数番目の信号線Ｘ２〜
Ｘ２ｎに出力する。他方、負極性フレームでは、ｐチャ
ネル型のアナログスイッチＳＷ１Ｂ〜ＳＷｎＢおよびＳ
Ｗ１Ｄ〜ＳＷｎＤがシフトレジスタＳＲのシフト動作に
同期して順次選択される。第２アナログスイッチＳＷ１
Ｂ〜ＳＷｎＢはそれぞれ選択回路部ＳＣ１〜ＳＣｎによ
って選択されたタイミングでビデオバスＢ上の奇数列画
素信号をサンプルホールドし奇数番目の信号線Ｘ１〜Ｘ
（２ｎ−１）に出力する。第４アナログスイッチＳＷ１
Ｄ〜ＳＷｎＤはそれぞれ選択回路部ＳＣ１〜ＳＣｎによ
って選択されたタイミングでビデオバスＤ上の偶数列画
素信号をサンプルホールドして偶数番目の信号線Ｘ２〜
Ｘ２ｎに出力する。また、この信号線駆動回路１９は出
力検査時に検査用制御信号を受取ると共にビデオバスＡ
およびＢまたはビデオバスＣおよびＤの電流を測定する
ために検査回路ＴＳに接続される。

【００４７】上述の信号線駆動回路１９では、ｎ組の第
１および第２アナログスイッチＳＷ１Ａ，ＳＷ１Ｂ；Ｓ
Ｗ２Ａ，ＳＷ２Ｂ；ＳＷ３Ａ，ＳＷ３Ｂ；…；ＳＷｎ
Ａ，ＳＷｎＢがそれぞれｎ本の奇数番目信号線に割当て
られ、ｎ組の第３および第４アナログスイッチＳＷ１
Ｃ，ＳＷ１Ｄ；ＳＷ２Ｃ，ＳＷ２Ｄ；ＳＷ３Ｃ，ＳＷ３
Ｄ；…；ＳＷｎＣ，ＳＷｎＤがそれぞれｎ本の偶数番目
信号線に割当てられ、シフトレジスタＳＲおよび選択回
路部ＳＣ１〜ＳＣｎがこれらｎ組のアナログスイッチＳ
Ｗ１Ａ，ＳＷ１Ｂ，ＳＷ１Ｃ，ＳＷ１Ｄ；ＳＷ２Ａ，Ｓ
Ｗ２Ｂ，ＳＷ２Ｃ，ＳＷ２Ｄ；ＳＷ３Ａ，ＳＷ３Ｂ，Ｓ
Ｗ３Ｃ，ＳＷ３Ｄ；…；ＳＷｎＡ，ＳＷｎＢ，ＳＷｎ
Ｃ，ＳＷｎＤを順次選択し、選択組のアナログスイッチ
のうちで奇数番目信号線に割当てられた１つおよび偶数
番目信号線に割当てられた１つを同時に導通させるため
に用いられる。

【００４８】図８は最終段の選択回路部ＳＣｎの構成を
詳細に示す。本実施例の信号線駆動回路は各選択回路部
内に検査制御回路を内蔵している。図８において、イン
バータＩＮＶ，ノアゲートＮＲ１，ノアゲートＮＲ２が
検査制御回路を構成し、ノアゲートＮＲ３およびノアゲ
ートＮＲ４が選択回路を構成する。なお、単一の検査制
御回路が複数の選択回路に共通に配置されてもよい。こ
の選択回路部ＳＣｎでは、極性信号がインバータＩＮＶ
を介してノアゲートＮＲ１の第１入力端に供給されると
共にノアゲートＮＲ２の第１入力端に直接供給される。
また、検査用制御信号がノアゲートＮＲ１の第２入力端
およびノアゲートＮＲ２の第２入力端に直接供給され
る。ノアゲートＮＲ１の出力信号はノアゲートＮＲ３の
第１入力端に供給され、ノアゲートＮＲ２の出力信号は
ノアゲートＮＲ４の第１入力端に供給される。さらに、
レジスタＳ／Ｒｎの出力信号がノアゲートＮＲ３の第２
入力端およびノアゲートＮＲ４の第２入力端に供給され
る。ノアゲートＮＲ３の出力信号は第１アナログスイッ
チＳＷｎＡおよび第３アナログスイッチＳＷｎＣに供給
され、ノアゲートＮＲ４の出力信号は第２アナログスイ
ッチＳＷｎＢおよび第４アナログスイッチＳＷｎＤに供
給される。

【００４９】これにより、選択回路部ＳＣｎは外部から
入力される極性信号と検査用制御信号およびレジスタＳ
／Ｒｎ出力から、Ｓ／Ｒｎで決められた各タイミングに
おいて、奇数番目信号線Ｘ(2n-1)に対応して設けられた
アナログスイッチＳＷｎＡおよびＳＷｎＢのオン／オフ
を制御すると共に、偶数番目信号線Ｘ2nに対応して設け
られたアナログスイッチＳＷｎＣおよびＳＷｎＤのオン
／オフを制御する。

【００５０】検査制御信号はデジタル信号であり、Ｈレ
ベルあるいはＬレベルの一方が”出画”モードを指定
し、他の一方が”検査”モードを指定する。選択回路部
ＳＣｎは”出画”モードで従来と同様に動作し、”検
査”モードで、レジスタＳ／Ｒｎがスタートパルスをラ
ッチするタイミングで、極性信号の論理値”Ｈ”，”
Ｌ”に関係なく、アナログスイッチＳＷｎＡ、ＳＷｎ
Ｂ、ＳＷｎＣ、およびＳＷｎＤの全てをオンする。

【００５１】なお、上述の構成は他の選択回路部ＳＣ１
〜ＳＣ（ｎ−１）においても実質的に同様である。但
し、選択回路部ＳＣ１〜ＳＣ（ｎ−１）の各々はシフト
レジスタＳＲの対応レジスタおよび対応組のアナログス
イッチに接続される。

【００５２】すなわち、選択回路部ＳＣ１〜ＳＣｎは図
８に示す回路構成であるため、検査用制御信号により”
検査”モードが指定された場合にシフトレジスタＳＲで
順次選択される組の第１、第２、第３および第４アナロ
グスイッチの全てを同時に導通させる制御を極性信号に
関係なく優先的に行う。

【００５３】表３は上述した信号線駆動回路１９の動作
を具体的に示す。

【００５４】

【表３】 ここで、”検査”モードが設定された状態で行われる信
号線駆動回路１９の出力検査方法を説明する。図９は検
査時においてビデオバスＡおよびＢに流れる電流を測定
する回路構成を示す。すなわち、直流電源ＶＡおよびＶ
Ｂがそれぞれ電流計を介してビデオバスＡおよびビデオ
バスＢに接続され、直流電源ＶＣおよびＶＤがビデオバ
スＣおよびＤに接続される。ここで、これら電源の電圧
はＶＡ≠ＶＢ、ＶＣ≠ＶＡ、ＶＣ≠ＶＢ、ＶＤ≠ＶＡ、
ＶＤ≠ＶＢという関係に設定され、さらにビデオバスＡ
およびＢの印加電圧の平均値が検査対象でないビデオバ
スＣおよびＤの印加電圧の平均値と異なる値となるよう
設定される。これにより、これら直流電源ＶＡおよびＶ
ＢからそれぞれビデオバスＡおよびＢには、通常図４に
示すような波形の電流が流れる。この電流波形はｎ組の
第１、第２、第３、第４アナログスイッチＳＷ１Ａ，Ｓ
Ｗ１Ｂ，ＳＷ１Ｃ，ＳＷ１Ｄ；ＳＷ２Ａ，ＳＷ２Ｂ，Ｓ
Ｗ２Ｃ，ＳＷ２Ｄ；ＳＷ３Ａ，ＳＷ３Ｂ，ＳＷ３Ｃ，Ｓ
Ｗ３Ｄ；…；ＳＷｎＡ，ＳＷｎＢ，ＳＷｎＣ，ＳＷｎＤ
が４個ずつタイミングＴ１〜Ｔｎで順次オンしたとき
に、ビデオバスＡ→第１アナログスイッチ→第２アナロ
グスイッチ→ビデオバスＢの経路で流れる電流を測定し
た結果である。これらタイミングＴ１〜Ｔｎでの具体的
な電流の経路は第１実施形態の表２に示すものと同様で
ある。

【００５５】上述の構成では、電流量はビデオバスＡお
よびＢの配線抵抗および選択された第１および第２アナ
ログスイッチのオン抵抗に依存するが、ビデオバスＡお
よびＢの配線抵抗は比較的安定しているので、実際の電
流量はこれらアナログスイッチのオン抵抗にほとんど依
存する。図４に示す波形図からわかるように、各タイミ
ングにおいて同じ大きさで逆向きの電流が直流電源ＶＡ
およびＶＢから流れる。電流量の絶対値が時間経過に伴
って小さくなる理由は、ビデオバスＡおよびＢの配線抵
抗のためである。不良が生じていない場合には、図４に
示すような波形が得られる。アナログスイッチの不良は
測定波形を図４に示す波形を基準として比較することに
より検出できる。

【００５６】（１）ビデオバス間の短絡 前述のように、ビデオバスＡ、Ｂ、ＣおよびＤの印加電
圧は全て異なるように設定される。従って、ビデオバス
間の短絡が発生した場合、ビデオバスの電位が正常値と
異なる値となるので、これを検出することができる。

【００５７】例えばビデオバスＡとビデオバスＣがエッ
チング工程の不具合等のためにショートした場合、ビデ
オバスＡの電位はＶＡとＶＣとの中間値となり、この中
間値はＶＡとならない。従って、電流値が正常のものと
異なり、不良の発生が検出できる。さらに、各ビデオバ
スの電位を異なるように設定するので、どのビデオバス
と短絡したのかを見分けることができる。

【００５８】（２）ビデオバスの断線 ビデオバスの断線が発生した場合、断線箇所以降につい
て電流経路がなくなり、電流量が小さくなるため、これ
を検出することができる。

【００５９】例えばビデオバスＢが、ＰＥＰ工程の不具
合等のために、アナログスイッチＳＷ１ＢとＳＷ２Ｂと
の間で断線した場合、タイミングＴ１での電流量は正常
であるが、タイミングＴ２以降の電流値は正常値に比べ
て小さくなる。従って、断線不良とその発生箇所を検出
することができる。

【００６０】（３）信号線間の短絡 これは信号線駆動回路１９の不良ではなく、画素部分の
不良であるが、本検査方法で検出することができる。

【００６１】例えば信号線Ｘ３と信号線Ｘ４とが、導電
性ダスト等のために短絡した場合を考える。アナログス
イッチのトランジスタ特性やビデオバスの抵抗値が正常
であれば、信号線Ｘ４の電位はビデオバスＡおよびＢの
電位の平均値（ＶＡ＋ＶＢ）／２となる。同様に、信号
線Ｘ４の電位はビデオバスＣおよびＤの電位の平均値
（ＶＣ＋ＶＤ）／２となる。ビデオバスＡ，Ｂ，Ｃおよ
びＤは互いに異なる電位ＶＡ，ＶＢ，ＶＣ，およびＶＤ
に予め設定されているため、信号線Ｘ３およびＸ４間の
短絡が発生すると、信号線Ｘ３およびＸ４の電位はとも
に正常値から変化する。すなわち、測定する電流計路上
の電位が異なるため、測定電流値も異常となり、これに
より信号線間の短絡不良を検出することができる。

【００６２】（４）信号線および走査線間の短絡 これも信号線駆動回路１９の不良ではなく、画素部分の
不良であるが、本検査方法で検出することができる。

【００６３】例えば、信号線Ｘ３が層間絶縁膜不良等の
ために走査線のいずれか１本と短絡した場合、信号線Ｘ
３の電位は走査線駆動回路１８からの影響で、正常値の
（ＶＡ＋ＶＢ）／２とは異なる値となる。すなわち、測
定する電流計路上の電位が異なるため、測定電流値も異
常となり、これにより信号線および走査線間の短絡不良
を検出することができる。

【００６４】各実施形態の液晶表示装置で注目すべき事
項は、電流の測定点がビデオバスＡおよびＢの入力端だ
けでよいことにある。このため、プロービングする測定
点の数が、信号線数に比べ大幅に少なくでき、高価で規
模の大きなプローブカードを不要としない。さらに信号
線駆動回路１９がアレイ基板上に集積される場合であっ
ても、高い素子密度となる信号線駆動回路の出力部周辺
にプローブをあてる必要がないため、信号線駆動回路１
９の出力検査が可能となる。

【００６５】なお、各実施形態では、ビデオバスＡおよ
びＢの両方が検査の対象となったが、これらのうちの一
方だけを検査の対象とすることもできる。この場合、精
度はやや低下するが、実用上の検査、特に不良の有無検
出は可能である。

【００６６】また、各実施形態において、薄膜トランジ
スタ１３は走査線駆動回路１８および信号線駆動回路１
９と共にアレイ基板上にポリシリコン半導体薄膜を用い
て形成されてもよい。この場合、図１および図７に示す
液晶表示装置において、信号線駆動回路１９のアナログ
スイッチＳＷ１Ａ〜ＳＷｎＡ，ＳＷ１Ｂ〜ＳＷｎＢ，Ｓ
Ｗ１Ｃ〜ＳＷｎＣ，ＳＷ１Ｄ〜ＳＷｎＤは非線形スイッ
チング素子としてポリシリコン半導体薄膜を用いて形成
されるｎチャネル型、ｐチャネル型、あるいはこれらを
組合わせた薄膜トランジスタで構成されてもよい。

【００６７】以下、図１に示す液晶表示装置を例とし
て、アナログスイッチＳＷ１Ａ〜ＳＷｎＡおよびＳＷ１
Ｂ〜ＳＷｎＢをポリシリコン薄膜トランジスタで構成さ
れる場合を説明する。この場合、例えば図１０に示すよ
うにアナログスイッチＳＷ１Ａ〜ＳＷｎＡがｐチャネル
型薄膜トランジスタＰＴで構成され、アナログスイッチ
ＳＷ１Ｂ〜ＳＷｎＢがｎチャネル型薄膜トランジスタＮ
Ｔで構成される。ここで、共通信号線に割当てられたア
ナログスイッチ対ＳＷ１Ａ，ＳＷ１Ｂ；ＳＷ２Ａ，ＳＷ
２Ｂ，…は同時に導通したときにその抵抗値の差が２０
０Ω以内に設定される。

【００６８】このような構成で、アナログスイッチ対の
オン抵抗の測定、および抵抗値によるアナログスイッチ
対の良否判断について補足する。

【００６９】検査時には、例えばビデオバスＡがパッド
から電流計を介して直流電源ＶＡに接続され、ビデオバ
スＢがパッドＰＤから直流電源ＶＢに接続される。

【００７０】直流電源ＶＡおよびＶＢを接続した状態
で、まず薄膜トランジスタＰＴおよび薄膜トランジスタ
ＮＴのチャネルが同時に低抵抗状態になるようなゲート
電位をそれぞれ印加する。直流電源ＶＢの電圧が直流電
源ＶＡの電圧より大きく設定されていれば、図１０にお
いて矢印で示すように、直流電源ＶＢからｐチャネル型
薄膜トランジスタＰＴおよびｎチャネル型薄膜トランジ
スタＮＴを介して直流電源ＶＡに向って電流が流れ、こ
の電流値が電流計で測定される。

【００７１】直流電源ＶＡと直流電源ＶＢとの電位差、
並びに電流計で測定された電流値により１組の薄膜トラ
ンジスタＰＴおよびＮＴで構成されるアナログスイッチ
対のオン抵抗を算出できる。

【００７２】そこで、アナログスイッチ対のオン抵抗を
全信号線Ｘ１〜Ｘｎについて検査する場合、シフトレジ
スタＳＲの制御によりこれら信号線Ｘ１〜Ｘｎにそれぞ
れ割当てられた複数組の薄膜トランジスタＰＴおよびＮ
Ｔの両方を順次導通させ、これにより順次得られる電流
値をすべて測定する。上述のようにして、全信号線に対
応する全アナログスイッチ対のオン抵抗を測定できる。

【００７３】次に、抵抗値によるアナログスイッチ対の
良否判断の判定方法について実際の流品結果をもちいて
説明する。図１１は従来の判定方法で得られるような一
般的な判定結果の一例であるが、信号線Ｘ１〜Ｘｎに対
応するアナログスイッチ対のオン抵抗Ｒ１〜Ｒｎを示
す。この例では、抵抗値が２００〜５０００Ωの範囲で
合格と判断していた。つまり、オン抵抗Ｒ４のアナログ
スイッチ対は不良と判定される。しかし、この方法で
は、実デバイスとの一致率の悪さが問題となっていた。

【００７４】そこで、実デバイスの表示とアナログスイ
ッチ対のオン抵抗との関係を調査した。この結果、隣合
った信号線に接続されるアナログスイッチ対のオン抵抗
の大きさを比較すると画面品位とよく一致することが確
認された。

【００７５】以下、式を使って表す。ここで、被検査ア
ナログスイッチ対のオン抵抗をＲｘ（ｘ：対応信号線番
号）とし、各信号線に接続されたアナログスイッチ対の
オン抵抗をＲｎ（ｎ：対応信号線番号）とする。被検査
アナログスイッチ対と前ｐ個のアナログスイッチ対と比
較を行う場合、そのアナログスイッチ対のオン抵抗の差
ＲΔは式（１）のように表される。また、後続ｐ個と比
較を行った場合には、式（２）のように表される。

【００７６】

【数１】 このように前後のアナログスイッチ対と比較を行い、Ｒ
Δが式（３）の条件を満たす場合、良品と判断できる。

【００７７】 ｜ＲΔ｜ ≦ ２００（Ω） … （３） さらに実際のデバイスを用いて検証する。ここでは、一
例として前後２個のアナログスイッチ対との比較を行う
ことにする。（すなわち、式（２）および式（３）にお
いてｐ＝２とした。） ここで調査を行ったデバイスは、アナログスイッチ対が
図１０に示すように信号線に接続された試作品であるの
で、このアナログスイッチが不良である場合は画面に垂
直方向の欠線（以下、縦線欠とよぶ）として認識でき
る。図１３に実際の判定結果を示す。

【００７８】図１３に示すように、アナログスイッチ対
のオン抵抗の実測定値の比較により良否判定をおこなう
従来方法では、線欠数がいずれも０本と判定されいてる
が、実デバイスの表示結果とはくい違っている。

【００７９】しかしながら、隣合う信号線に接続される
アナログスイッチ対のオン抵抗の大きさで比較を行う本
発明の判定方法では、１サンプルで結果が異なっている
ものの、良好な判定が行われている。また、本方法で
は、不良発生箇所も特定することができる。従って、本
判定方法によれば、簡単な手法でアレイ基板上に形成さ
れた周辺回路の一部であるアナログスイッチ対の検査を
迅速かつ正確に行うことができる。その結果、不良品を
製造工程の早い段階で除去することができ、生産効率を
高めることができる。さらに、不良個所を容易に検出で
きるので、不良の原因を直ちに解析し、対処することが
可能となる。

【００８０】本発明は上述した実施形態に限定されず、
その要旨を逸脱しない範囲で様々に変形可能である。例
えば、図２および図８に示すインバータＩＮＶ、ノアゲ
ートＮＲ１、およびノアゲートＮＲ２からなる検査制御
回路を各選択回路部から省略し、例えばこれらインバー
タＩＮＶ、ノアゲートＮＲ１、およびノアゲートＮＲ２
で構成されるようなロジック回路をアレイ基板上に設
け、このロジック回路から得られる出力信号を各選択回
路を構成するノアゲートＮＲ３およびノアゲートＮＲ４
に共通に供給しても良い。

【００８１】なお、上記実施例では液晶表示装置につい
て説明したが、本発明はビデオカメラの受光素子の半導
体増幅器やＸ線コンピュータトモグラフィのシンチレー
ション素子のライン状またはエリヤ状の受光部の半導体
回路等にも適用することができるものである。

【００８２】

【発明の効果】以上のように、本発明の半導体検査回路
および半導体回路検査方法においては、製品の信頼性確
保や良品率向上に不可欠な駆動回路の出力検査をする際
に、バスの入力端を利用できるため、高価なプローブカ
ードが不要となる。さらに駆動回路がアレイ基板と一体
化される場合に困難であった駆動回路の出力検査も行え
るようになる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る半導体検査回路の
構成を示す等価回路図である。

【図２】図１に示す選択回路部の構成をさらに詳細に示
す回路図である。

【図３】図１に示す信号線駆動回路の出力検査方法を説
明するための図である。

【図４】図１に示すアナログスイッチが全て正常である
ときに得られる電流の波形図である。

【図５】図１に示すアナログスイッチの一部が低移動度
不良であるときに得られる電流の波形図である。

【図６】図１に示すアナログスイッチの一部がしきい値
Ｖｔｈシフト不良であるときに得られる電流の波形図で
ある。

【図７】本発明の第２実施形態に係る半導体検査回路の
構成を示す等価回路図である。

【図８】図７に示す選択回路部の構成をさらに詳細に示
す回路図である。

【図９】図７に示す信号線駆動回路の出力検査方法を説
明するための図である。

【図１０】図１に示すアナログスイッチをポリシリコン
薄膜トランジスタで構成した例を示す図である。

【図１１】一般的な良否判定結果の例である。

【図１２】従来法と本発明とで検出数を比較して示す図
である。

【図１３】従来の液晶表示装置の構成を示す等価回路図
である。

【符号の説明】

１３…薄膜トランジスタ １４…画素電極 １５…液晶層 １６…対向電極 １８…走査線駆動回路 １９…信号線駆動回路 ＳＲ…シフトレジスタ ＳＣ１〜ＳＣｎ…選択回路部 Ｓ／Ｒ１〜ＳＲｎ…レジスタ Ｘ１〜Ｘ２ｎ…信号線 Ｙ１〜Ｙｎ…走査線 ＳＷ１Ａ〜ＳＷｎＡ…第１アナログスイッチ ＳＷ１Ｂ〜ＳＷｎＢ…第２アナログスイッチ ＳＷ１Ｃ〜ＳＷｎＣ…第３アナログスイッチ ＳＷ１Ｄ〜ＳＷｎＤ…第４アナログスイッチ

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｔ ５Ｆ０３８ 21/822 Ｆターム(参考） 2G032 AA00 AB02 AD01 AD05 AE07 AE08 AK14 AK15 AL05 2G036 AA27 BA33 CA12 2H088 FA11 HA06 HA08 MA20 2H092 GA05 JA24 KA04 NA30 PA06 5C006 EB01 5F038 AZ10 CD02 CD03 CD06 CD07 CD15 DF11 DT02 DT04 DT05 DT10 DT18 EZ20

Claims (14)

【特許請求の範囲】
1. 【請求項１】 基板上に互いに略平行に配置される少な
   くとも第１および第２バスと、前記基板上に互いに略平
   行に配置される複数の信号線と、前記基板上に配置さ
   れ、前記信号線に対応するタイミングで順次駆動信号を
   出力する駆動回路と、前記基板上に前記信号線に対応し
   て配置される第１および第２のスイッチ素子から成り、
   各前記スイッチ回路の第１のスイッチ素子は前記第１バ
   スと対応する前記信号線との間に配置され、前記第２の
   スイッチ素子は前記第２バスと対応する前記信号線との
   間に配置される複数のスイッチ回路と、前記スイッチ回
   路を制御信号に基づいて制御する制御回路と、前記制御
   回路は各前記スイッチ回路のそれぞれの前記スイッチ素
   子が前記駆動回路からの前記駆動信号に基づいて略同時
   に前記信号線と前記バスとの間を導通するよう駆動する
   ことを特徴とする半導体検査回路。
2. 【請求項２】 前記基板は、前記信号線と略平行に配置
   される複数本の走査線と、前記信号線と前記走査線との
   各交点近傍に配置されるトランジスタと、前記トランジ
   スタに接続される画素電極とが配置された基板であるこ
   とを特徴とする請求項１に記載の半導体検査回路。
3. 【請求項３】 前記第１バスと前記第２バスには、それ
   ぞれ基準電圧に対して互いに極性が異なる電圧が印加さ
   れることを特徴とする請求項２に記載の半導体検査回
   路。
4. 【請求項４】 前記スイッチ回路の前記第１スイッチ素
   子はＰチャネル型、前記第２スイッチ素子はＮチャネル
   型であることを特徴とする請求項３に記載の半導体検査
   回路。
5. 【請求項５】 前記スイッチ回路の前記第１および第２
   スイッチ素子は活性層が多結晶シリコンからなることを
   特徴とする請求項４に記載の半導体検査回路。
6. 【請求項６】 前記駆動回路はしシフトレジスタヲ有す
   ることを特徴とする請求項１に記載の半導体検査回路。
7. 【請求項７】 基板上に互いに略平行に配置される少な
   くとも第１および第２バスと、前記基板上に配置される
   信号線と、前記第１バスと前記信号線との間に配置され
   る前記第１のスイッチ素子と、前記第２バスと前記信号
   線との間に配置される前記第２のスイッチ素子ととから
   なるスイッチ回路とを備え、前記第１および第２バスを
   それぞれ第１および第２電圧に接続し、前記スイッチ回
   路の前記第１および第２のスイッチ素子を略同時に導通
   させ、前記第１および第２バスを流れる電流をそれぞれ
   検出することを特徴とする半導体回路の検査方法。
8. 【請求項８】 前記信号線は複数本配置され、前記スイ
   ッチ回路は各信号線に対応して複数配置され、各々のス
   イッチ回路において前記スイッチ素子を略同時に順次導
   通させることを特徴とする請求項７記載の半導体回路の
   検査方法。
9. 【請求項９】 前記検出された前記電流を抵抗値に換算
   することを特徴とする請求項８に記載の半導体回路の検
   査方法。
10. 【請求項１０】 前記抵抗値に基づいて前記スイッチ回
    路の良否を判定することを特徴とする請求項９に記載の
    半導体回路の検査方法。
11. 【請求項１１】 前記基板は前記第１または第２バスに
    隣接した第３バスを含み、前記第３バスには前記第１お
    よび第２電圧と異なる第３電圧が供給されることを特徴
    とする請求項１０に記載の半導体回路の検査方法。
12. 【請求項１２】 検出された前記電流に基づいて前記第
    １または第２バスと前記第３バスとの短絡の有無を検出
    することを特徴とする請求項１１に記載の半導体回路の
    検査方法。
13. 【請求項１３】 前記基板は、前記信号線に略直交して
    配置される走査線と、前記信号線と前記走査線との略近
    傍に配置される薄膜トランジスタと、前記薄膜トランジ
    スタに接続される画素電極とを含むアクティブマトリク
    ス型表示装置であることを特徴とする請求項１２記載の
    半導体回路の検査方法。
14. 【請求項１４】 前記基板はガラスからなり、前記スイ
    ッチ回路および前記薄膜トランジスタは、それぞれ活性
    層が多結晶シリコンからなることを特徴とする請求項１
    ３に記載の半導体回路の検査方法。