WO2004086070A1 - 半導体装置の検査回路、および検査方法 - Google Patents

半導体装置の検査回路、および検査方法 Download PDF

Info

Publication number
WO2004086070A1
WO2004086070A1 PCT/JP2004/003549 JP2004003549W WO2004086070A1 WO 2004086070 A1 WO2004086070 A1 WO 2004086070A1 JP 2004003549 W JP2004003549 W JP 2004003549W WO 2004086070 A1 WO2004086070 A1 WO 2004086070A1
Authority
WO
WIPO (PCT)
Prior art keywords
output
electrically connected
output terminal
nands
nors
Prior art date
Application number
PCT/JP2004/003549
Other languages
English (en)
French (fr)
Inventor
Yoshifumi Tanada
Original Assignee
Semiconductor Energy Laboratory Co. Ltd.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co. Ltd. filed Critical Semiconductor Energy Laboratory Co. Ltd.
Priority to JP2004564055A priority Critical patent/JP4624109B2/ja
Publication of WO2004086070A1 publication Critical patent/WO2004086070A1/ja

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2853—Electrical testing of internal connections or -isolation, e.g. latch-up or chip-to-lead connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof

Definitions

  • the present invention relates to an inspection circuit provided in a display device having a pixel region in which pixels are arranged in a matrix, and an inspection method of the display device. Further, the present invention relates to an inspection circuit and an inspection method for a semiconductor device having a pixel region in which pixels are arranged in a matrix.
  • LCD liquid crystal display
  • EL electroluminescence
  • a device breaks down due to patterning failure, electrostatic breakdown (ESD), etc., the normal operation of the display device itself cannot be expected and must be excluded by quality inspection.
  • quality inspection of a display device is performed as shown in Fig. 12A by using a source driver 1203, a gate driver 1204, a pixel area 1205, a signal input terminal 1206, etc.
  • the TFT substrate 122 on which the is formed and the opposite substrate 122 are bonded to each other, and the module 1200 as a finished product is formed, as shown in FIG. This is performed by inputting a signal using 1 2 1 1 etc., displaying an image or video (test pattern 1 2 1 2 etc.), and observing the presence or absence of display defects by visual inspection of the screen.
  • the inspection is performed at the stage when the display device itself is almost completed as a module 1200, so that the cost spent on the module determined to be defective is eliminated.
  • the storage is large. That is, the defect due to the circuit failure is caused only by the TFT substrate 1221, and the process involved in bonding the counter substrate 122 and the like is wasted.
  • FIG. 11 shows an example of a configuration that realizes such an inspection.
  • shift register (SR) and NAND circuit 19 data latch 20, D_ / A converter (DAC) 21 1, video data line 23, input terminal 22 for signal, power supply, etc.
  • An inspection circuit of 8 mag is formed.
  • the display device shown in FIG. 11 controls the pixels connected to the corresponding row by each gate signal line 6, and the video signal is input to the digital source driver 18, output to the source signal line 9, and Written to the pixel.
  • the video signal is written to the pixel via each pixel TFT 1, whereby the charges held in the storage capacitor 2 are sequentially taken out to the inspection terminal 28 via the inspection line 27, and This is to judge the quality of writing to the memory.
  • the analog switch 25 is controlled by a switch drive circuit 30 (see Patent Document 1).
  • There is also a method of arranging a test pad on each of the source signal lines 9 and testing the output by applying a probe to each pad see Patent Document 2.
  • Patent Document 1 JP 2002-6423 A
  • the present invention has been made in view of the above problems, and provides an inspection circuit and an inspection method capable of determining a circuit operation, the presence or absence of a line defect, and the like by an extremely simple method and using a small-scale inspection circuit. is there.
  • the following measures have been taken in the present invention.
  • the method of inspecting the signals output to the signal lines of which the number has increased with the increase in the definition by using a probe is not practical in view of the inspection throughput and the like as described above. Therefore, in the present invention, the outputs of all the signal lines are input to the inspection circuit, and a specific pattern obtained for all the inputs is obtained as a determination result. Then, a pattern of the test output when all are normal is prepared in advance as a reference pattern, and is compared with the obtained judgment result.
  • pass / fail is determined by measuring one or several outputs and comparing them with the output form that should be obtained under normal conditions. As a result, it is not necessary to check every pulse output, and it is possible to quickly determine the presence or absence of a defective portion.
  • the present invention it is possible to judge the quality of the TFT substrate without performing an inspection by visually checking the actual test pattern display. Make it possible.
  • a digital signal is used as a video signal, and it is possible to determine whether circuit operation is good or not in various types of display devices such as a CD, EL display, and plasma display.
  • a circuit for driving the inspection circuit itself is not required, and the inspection can be performed by an extremely simple procedure in which the driver is operated in the same procedure as in the normal display.
  • FIG. 1A and 1B are diagrams showing an embodiment of the present invention.
  • FIG. 2 is a diagram showing a timing chart of the source driver and the inspection circuit.
  • 3A and 3B are diagrams showing the test circuit operation and test output during normal operation.
  • 4A and 4B are diagrams showing a test circuit operation and a test output in the malfunction mode A.
  • FIG. 5A and 5B show the test circuit operation and test output in malfunction mode B.
  • 6A and 6B are diagrams showing the test circuit operation and the test output in the operation failure mode C.
  • FIG. 7A and 7B are diagrams showing a test circuit operation and a test output in the malfunction mode D.
  • FIG. 7A and 7B are diagrams showing a test circuit operation and a test output in the malfunction mode D.
  • FIG. 8A and 8B are diagrams showing a test circuit operation and a test output in the malfunction mode E.
  • FIG. 8A and 8B are diagrams showing a test circuit operation and a test output in the malfunction mode E.
  • FIG. 9A and 9B are diagrams showing a test circuit operation and a test output in the malfunction mode F.
  • FIG. 9A and 9B are diagrams showing a test circuit operation and a test output in the malfunction mode F.
  • FIGS 10A and 10B are diagrams showing another embodiment of the present invention.
  • FIG. 11 is a diagram showing a configuration of a display device having a conventional inspection circuit.
  • FIGS. 12A and 12B are diagrams showing the form of the module and an outline of quality inspection using a probe.
  • FIG. 13 is a diagram showing an embodiment of the present invention.
  • FIG. 14 is a diagram showing an embodiment of the present invention.
  • FIG. 15 is a diagram showing a timing chart of the gate driver and the inspection circuit.
  • FIG. 16 is a diagram showing a timing chart of the gate driver and the inspection circuit.
  • FIG. 17 is a diagram illustrating an example of division of the inspection circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1A shows an embodiment of the present invention.
  • a source driver 101 On the substrate, a source driver 101, a gate driver 102, a pixel area 106, a test circuit 108, and a test output terminal 107 are formed.
  • a pixel region 106 In the pixel region 106, a plurality of pixels 105 are arranged in a matrix. Each pixel is controlled by a source signal line 103 and a gate signal line 104.
  • the source driver 01 has a shift register and NAND 151, a data latch 152, a level shifter and a buffer 153, and the gate driver 102 has a shift register and NAND 154, a level shifter and a buffer 155.
  • Figure 1B shows the configuration of the test circuit.
  • the inspection circuit 108 is composed of a plurality of NANDs 1 1 2 and a plurality of inverters 1 1 4 connected alternately in series, and a circuit connected to each of the source signal lines 103 and a plurality of NORs 1 1 3
  • a plurality of inverters 115 are alternately connected in series, and a circuit connected to each of the source signal lines 103 is provided in parallel. is retrieved to b.
  • a power supply (VDD) is connected to the first input terminal of the NAND of the first stage, and a source signal line (S 1) is connected to the second input terminal.
  • the output terminal is connected to the input terminal of the first stage inverter.
  • the output terminal of the first stage inverter is connected to the first input terminal of the second stage NAND. From the second stage onwards, at a certain m (2 ⁇ m ⁇ n) stage, the m-th stage inverter output terminal is connected to the first input terminal of the m-th stage NAND, and the second input terminal
  • the source terminal is connected to the source signal line (Sm), and the output terminal is connected to the input terminal of the mth stage inverter. Have been.
  • the output terminal of the m-th stage inverter is connected to the first input terminal of the m + 1-th stage NAND.
  • the final stage that is, the n-th stage inverse output is taken out to the inspection output terminal 107a.
  • the power supply (VSS) is connected to the first input terminal of the NOR 1 13 of the first stage, the source signal line (S 1) is connected to the second input terminal, and the output terminal is , Connected to the input terminal of the first stage inverter.
  • the output terminal of the first stage inverter is connected to the first input terminal of the second stage NOR.
  • the m-th stage NOR output terminal is connected to the first input terminal of the m-th stage NOR
  • the source signal is connected to the second input terminal
  • the line (Sm) is connected, and the output terminal is connected to the input terminal of the m-th stage inverter.
  • the output terminal of the m-th stage inverter is connected to the first input terminal of the m + 1-th stage NOR.
  • the final stage, ie, the n-th stage is output to the inspection output terminal 107 b.
  • the source driver 101 is operated.
  • the operation method may be the same as in the case of performing normal video display. However, at the time of inspection, a state where all source signal lines are set to H level output and a state where all source signal lines are set to L level output are sequentially input as video signals.
  • FIG. 2 shows a simple timing chart of the source driver 101, and its operation will be sequentially described below.
  • Figure 2 shows clock signals (S CK), start pulses (SSP), latch pulses (SLAT), digital video signals (Data) as input signals, and first to fourth stages as output signals.
  • the first line period (Peri 0 d 1) will be described.
  • Clock signal and The shift register operates according to the start pulse 201, and the sampling pulse
  • Each of the sampling pulses 205 samples a digital video signal and holds data in a latch circuit.
  • all the digital video signals 207 are at H level.
  • the latch pulse 203 When the latch pulse 203 is inputted after the sampling of the digital video signal in the final stage is completed, the data held in the latch circuit is output to the source signal line all at once. The source signal line output at this time is also held by the latch circuit until the next latch pulse 204 is input.
  • the output of the source signal line becomes H level in all stages (210).
  • the process moves to the second line period (Period2).
  • sampling pulses 206 are sequentially output according to the clock signal and the start pulse 202, and the digital video signal is sampled.
  • all of the digital video signals 208 are at L level.
  • the latch pulse 204 when the latch pulse 204 is input, the data held in the latch circuit is simultaneously output to the source signal line. At this time, the output of the source signal line is at the L level in all stages (2 1 1).
  • the inspection circuit is in a state as shown in FIG. 3A.
  • Power supply (VDD) is input to the first input terminal of the NAND 301, and H level is input to the second input terminal. Therefore, the output of NAND 301 becomes L level. Furthermore, this output is inverted via the inverter and input to the next stage NAND. Thereafter, this is repeated, and finally, the H level is output to the inspection output terminal 107a.
  • the power supply (VSS) is input to the first input terminal of the NOR 302, and the H level is input to the second input terminal. Therefore, the output of NOR 302 is at the L level. Further, this output is inverted through the inverter and input to the next-stage NOR. Thereafter, this is repeated, and finally, the H level is output to the inspection output terminal 107b.
  • the inspection circuit is in a state as shown in FIG. 3B.
  • NAND and NOR connected to all the source signal lines operate, and in this case, the level is output to the inspection output terminals 107a and 107b.
  • the state of the test output terminals that is, when the source signal line output is at H level over all stages, the H level is output at all test output terminals, and when the source signal line is at L level over all stages.
  • the state where the L level is output to the test output terminals is a normal test output. In other words, this indicates that the H-level video signal and the L-level video signal are normally captured in all stages, and the source signal line is being charged and discharged.
  • the output waveforms of the test output terminals 10, 7 a and 107 b are shown in the lower part of the timing chart of FIG. 2 at 107 a and 107 b.
  • E When the output of the source signal line (S2) is fixed at H level and the output of the source signal line (Sn) is fixed at L level.
  • F When the output of the source signal line (S2) is fixed at L level and the output of the source signal line (Sn) is inverted from normal.
  • These operational failures can be caused by, for example, a short circuit between a source signal line and a power supply line due to patterning failure, or a circuit operation failure due to device breakdown due to electrostatic breakdown during a process. .
  • the operation of the inspection circuit for each of the malfunctions A to F is described below.
  • FIG. 4A and 4B show the test circuit operation and the test output in the malfunction mode A.
  • the source signal line (S4) is fixed at the H level regardless of the digital video signal. Defective parts are indicated by an “X” mark 400.
  • the state in which the H level is output to the source signal line in all stages, that is, in FIG. 4A, the logic is the same as that of the normal operation, so the inspection output terminals 107a and 107b are In both cases, the H level is output, and normal judgment is made.
  • the source signal lines are output at the L level over all stages, as shown in FIG.
  • 6A and 6B show the test circuit operation and the test output in the malfunction mode C.
  • the source signal line (S4) is , The output is inverted.
  • Defective parts are indicated by an “X” mark 600.
  • the logic is inverted in NAND 601 and NOR 602, respectively, regardless of whether the ⁇ level is output to the source signal line over all stages or the L level is output.
  • An L level is output at 07a, and in the latter case, an H level is output at the inspection output terminal 107b, so that a failure judgment can be obtained.
  • the examples so far have described the case where there is one defective portion for all the source signal lines.
  • the operation failure modes D to F are examples in which a plurality of failure points exist.
  • FIG. 7A and 7B show the test circuit operation and the test output in the malfunction mode D.
  • the H level is fixed at two locations on the source signal lines (S2, S4) regardless of the digital video signal.
  • Defective parts are indicated by “X” 700 and 710.
  • the logic is the same as that of the normal operation, so that the normal judgment is made.
  • FIG. 7A shows that the logic is the same as that of the normal operation, so that the normal judgment is made.
  • the logic when there are a plurality of defective portions, the logic is inverted at the first defective portion, that is, NOR 701 connected to the resource signal line (S2), and then, Since the logical inversion state is preserved without change in the appearing defective part, that is, in the NOR 702 connected to the resource signal line (S4), the H level is output to the inspection output terminal 107b, and the defective state is output. Judgment is obtained.
  • FIGS 8A and 8B show the test circuit operation and the test output in the malfunction mode E.
  • the source signal line (S2) is fixed at the H level regardless of the digital video signal
  • the source signal line (Sn) is fixed at the L level regardless of the digital video signal.
  • Defective points are indicated by “” and “800”.
  • the former is defective.
  • the logic is inverted in NOR 802, and the H level is output to the test output terminal 107b.
  • the logic is inverted in the NAND 801 and the L level is output to the test output terminal 107a. The output is output, and a defect judgment is obtained. In this way, even when failures in different modes occur at a plurality of locations, accurate determinations can be made without obstructing each other's inspection output.
  • FIGS. 9A and 9B show the test circuit operation and the test output in the malfunction mode F.
  • the L level is fixed at the source signal line (S 2) regardless of the digital video signal, and the output is inverted with respect to the digital video signal at the source signal line (S n).
  • Defective parts are indicated by “X” marks 900 and 910.
  • the logic is inverted in the NAND 901 and an L level is output to the inspection output terminal 107a.
  • N 0 The logic is inverted at R902, and the H level is output to the inspection output terminal 107b, and a failure judgment is obtained.
  • the determination is accurately performed without the defect of the source signal line (Sn) affecting the logical inversion appearing in the NAND 901.
  • the inspection circuit of the present invention is capable of performing extremely accurate failure determination for various failure modes, and is provided with a driver that inputs a digital video signal and outputs a digital signal to a source signal line.
  • a driver that inputs a digital video signal and outputs a digital signal to a source signal line.
  • the display device it is possible to determine whether circuit operation is good or not in various types of display devices such as an LCD, an EL display, and a plasma display.
  • the output (signal) of the inspection output terminal is Regardless of the L level, the case where the same output is obtained is normal, and if any failure judgment appears, the outputs of the two test output terminals are different. Therefore, by providing a comparison circuit that determines the equivalence of the outputs of the two test output terminals, it is easier to obtain the test output.
  • Ex NOR Ex c I usive-NOR R
  • Pass / fail judgment may be made based on whether the output of the output terminal 107 is at the H level or the L level. According to the configuration shown in Fig. 1 OA, if the ExNOR output is at H level, it is judged as good, and if it is at L level, it is judged as defective.
  • Fig. 1A when the video signal (Data) input format is analog, a digital signal similar to the maximum amplitude of the actual video signal is tested only during testing.
  • the present invention is characterized in that, by inputting the output signals of many signal lines to the inspection circuit at a time, the inspection is completed with one or two patterns of judgment waveforms without observing the waveform over time. I have.
  • the configuration of the inspection circuit is not limited to FIGS. 1B and 10 but includes a configuration that can provide an equivalent function even with a different circuit configuration.
  • the inspection circuit and the inspection method of the present invention can be easily applied to an operation inspection of a gate driver.
  • an example will be described in which the five test circuits described in the first embodiment are used for an operation test of a gate driver.
  • Figures 13 and 13 show examples of the configuration.
  • a source driver 1301, a gate driver 1302, a pixel area 1306, an inspection circuit 1310, and an output terminal 1313 are formed on the substrate.
  • the pixel area 1306 includes a plurality of pixels 1305 arranged in a matrix. Each pixel is controlled by a source signal line 1303 and a gate signal line 1304.
  • the source driver 1301 sequentially outputs sampling pulses in the shift register and the NAND circuit 1351 in response to the input of the clock signal (SCK) and the start pulse (SSP). Then, the video signal (Data) is sampled in the data latch 1352, subjected to amplitude conversion or amplification in the level shifter and buffer 1353, and sequentially output to the source signal line.
  • the gate driver 1302 sequentially outputs a row selection pulse in the shift register and the NAND circuit 1354 in response to the input of the clock signal (GCK) and the start pulse (GSP). Thereafter, the level shifter and the buffer 1355 undergo amplitude conversion or amplification, and sequentially select gate signal lines (G1 to Gm) of each row.
  • GCK clock signal
  • GSP start pulse
  • the configuration of the inspection circuit 1310 is shown in FIG. Here, an inspection circuit 13 ⁇ 0 provided for inspection of the gate driver 1302 will be described.
  • the inspection circuit 1310 includes a latch circuit 1311 comprising a first latch circuit 1401 and a second latch circuit 1402, and a judgment circuit 1312.
  • the judgment circuit 1312 has the same configuration as the inspection circuit of the source driver.
  • a plurality of NANDs 112 and a plurality of inverters 114 are alternately connected in series, and a gate signal line (G1 Gm), multiple NORs 113 and multiple inverters 114 were connected alternately in series, and further connected to each of the gate signal lines (G1 to Gm).
  • a circuit and a circuit are provided in parallel, and outputs of both final stages are taken out to test output terminals 107a and 107b.
  • the gate driver 1302 is operated.
  • the operation method may be the same as in the case of performing normal video display.
  • FIG. 15 shows a simple timing chart of the gate driver 1302 and the inspection circuit 1310, and the operation thereof will be sequentially described below.
  • Figure 15 shows a clock signal (GCK) and start pulse (GSP) as driver-side input signals, test signals (CCK 1 and CCK 2) and test data latch signals as test circuit-side input signals.
  • CLAT clock signal
  • 1st to 4th rows m-th row selection pulse
  • GLine 1 to 4, GL in em m-th row selection pulse
  • C1 to Cm check circuit latch output
  • the shift register operates according to a clock signal (GCK) and a start pulse (GSP) 1501, and sequentially outputs a row selection pulse 1502.
  • the row selection pulse 1 502 then undergoes amplitude conversion or amplification, respectively, to select the gate signal line of each row.
  • the row selection pulse 1502 sequentially output is input to the first latch circuit 1401 in the inspection circuit, and captures the inspection signal (CCK1, CCK2) 1503 or 1504. In this period (Peri0d1), the H level is taken in all the first latch circuits 1401.
  • a row selection pulse 1502 is output from the first row to the last row, and after the first latch circuit 1401 in the test circuit has completed capturing at all stages, the test data latch signal (CLAT) 1505 is output. The data input and held in the first latch circuit 1401 is transferred to the second latch circuit 1402 all at once.
  • the process proceeds to the second frame period (Peri 0 d 2). Same as the first frame period Then, according to the clock signal and the start pulse 1511, the row selection pulse 1512 is sequentially output to select the gate signal line of each row.
  • the row selection pulse 1512 sequentially output is input to the first latch circuit 1401 in the inspection circuit, and captures the inspection signal (CCK K CCK2) 1503 or 1504.
  • the L level is taken in all the first latch circuits 1401.
  • the row selection pulse 1 5 1 2 is output from the first row to the last row, and after all stages of the first latch circuit 1 401 in the test circuit have been fetched, the test data latch signal (C LAT) ⁇ 5 15 is input, and the data held in the first latch circuit 1401 is simultaneously transferred to the second latch circuit 1402.
  • the validity of the gate signal line selection timing and the like is determined by the same procedure as the source driver inspection described in the first embodiment. Since the operation of the decision circuit 1312 is the same, the description is omitted here.
  • test signals CCK1 and CCK2
  • a row can be selected in a certain row. Even if the pulse output timing is incorrect, it is possible to judge the defect with the inspection output. In this case, odd-numbered rows of the gate signal lines take in CCK1, and even-numbered rows take in CCK2.
  • a failure such as an increase in the pulse width of a row selection pulse to be sequentially output at a certain point may occur.
  • an operation trigger may occur at the rising edge or the falling edge of the clock signal.
  • the irregular pulse width often spreads for about half a clock cycle. If the timing of the latch operation in the test circuit is determined by the illegal pulse described here, the test signal as shown in Fig. 15 will determine that it is normal, but as shown in Fig. 16, If such a test signal in the form of a clock signal is used, if the first latch circuit 1401 operates at an improper timing, the logic of the data at the time of capture is inverted, so that a failure determination can be made with high accuracy. .
  • the inspection circuit of the present invention described in the first and second embodiments is a circuit that is not necessary for the operation of the display device according to actual specifications. Therefore, as shown in FIG. 17A, after forming the first module 1700 in which the inspection circuits 1701 and 1702 are formed on the substrate, the above-described inspection process is performed. However, when finally dividing into a desired size, it is preferable to remove the inspection circuits 1701 and 1702 as shown in FIG. 17B and obtain a module 17 ⁇ 0.
  • the present invention can be used not only for the display device but also for output determination of an address decoder used for a memory or the like, and can be widely applied to inspection of a semiconductor device having a large number of signal output pins.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Liquid Crystal (AREA)

Abstract

複数のＮＡＮＤ回路を、複数のインバータを介して直列した構成と、複数のＮＯＲ回路を、前記複数のインバータを介して直列接続した構成を有し、画素部に設けられた複数のソース信号線のそれぞれを、ＮＡＮＤ回路およびＮＯＲ回路の１入力端に接続し、直列接続されたＮＡＮＤ回路およびＮＯＲ回路の最終段から検査出力を得る。こうして、小規模な回路を用いて、簡単かつ正確な不良判定の可能な検査回路およびその方法を提供する。

Description

明細書
半導体装置の検査回路、 および検査方法 技術分野
本発明は、画素がマトリクス状に配置された画素領域を有する表示装置に設ける 検査回路、および表示装置の検査方法に関する。また本発明は、画素がマトリクス 状に配置された画素領域を有する半導体装置の検査回路、及び検査方法に関す る。 背景技術
液晶ディスプレイ（L C D)や、エレクトロルミネッセンス（E L)ディスプレ ィ等をはじめとする表示装置においては、 近年大画面化、 高精細化が進み、 さ らに、 画素部と、 画素部を制御するための周辺回路を基板上に一体形成するこ とによる回路の高集積化が進んでいる。
製造工程において、パターニング不良、 静電破壊（E S D)等による素子破壊 が生じた場合、 表示装置自体の正常動作が見込めなくなるため、 品質検査によ つて除外されなければならない。 一般的に、 表示装置の品質検査は、 図 1 2 A に示すような、 ソースドライバ 1 2 0 3、 ゲー卜ドライバ 1 2 0 4、 画素領域 1 2 0 5、信号入力端子 1 2 0 6等が形成された T F T基板 1 2 0 1と、対向 基板 1 2 0 2とを貼り合わせ、完成品であるモジュール 1 2 0 0となった段階 で、 図 Ί 2 Bに示すように、 実際にジグ 1 2 1 1等を用いて信号を入力、 画像 もしくは映像 (テス卜パターン 1 2 1 2等)の表示を行い、画面の視認によって 表示不良の有無を観察することによつて行われる。
しかし、 この方法によると、表示装置自体がモジュール 1 2 0 0としてほぼ 完成した段階での検査となるため、不良判定されたモジュールに費やされたコ ス卜が大きいといった欠点がある。 つまり、 回路不良による欠陥は、 T F T基 板 1 2 0 1のみに起因するものであり、対向基板 1 2 0 2等の貼り合わせに伴 う工程が無駄となる。 また、画素部や周辺回路が T F T等によって形成されて いる基板（T F T基板)のみを製造し、半完成品として出荷するなどといった形 態も考えられるが、 このような場合、実際の表示で品質検査を行うことは事実 上不可能である。 つまり、 T F T基板の状態で、 回路動作が正常かどうかを判 断する手段が必要となる。
図 1 1は、 そのような検査を実現した構成の一例である。基板上に、 シフト レジスタ（S R )及び N A N D回路 1 9、データラッチ 2 0、 D_/Aコンバータ (D A C) 2 1、 ビデオデータ線 2 3、 信号、 電源等の入力端子 2 2、 1 6等で なるデジタルソースドライバ 1 8、ゲートドライバ 5、 画素 3がマトリクス状 に配置された画素領域、 保持容量線 1 5および、 スィッチ駆動回路 3 0、 アナ ログスィッチ 2 5、検査ライン 2 7、検査端子 2 8等でなる検査回路が形成さ れている。
図 1 1に示した表示装置は、各ゲート信号線 6により当該行に接続された画 素を制御し、 映像信号はデジタルソースドライバ 1 8に入力され、 ソース信号 線 9へと出力され、 各画素に書き込まれる。
検査回路においては、それぞれの画素 T F T 1を介して画素に映像信号が書 き込まれることによって、保持容量 2に保持された電荷を順次検査ライン 2 7 を介して検査端子 2 8に取り出し、画素への書込みの良否の判定を行うもので ある。.また、 アナログスィッチ 2 5はスィッチ駆動回路 3 0によって制御され る（特許文献 1参照)。 また、 ソース信号線 9のそれぞれに検査用のパッドを配 し、各パッドに探針 (プローブ)を当てることによって出力を検査する方法もあ る (特許文献 2参照)。
(特許文献 1 ) 特開 2002— " 6423号公報
(特許文献 2)
特許第 2618042号明細書 発明の開示
(発明が解決しょうとする課題）
しかし、 上記の特許文献記載の方法によると、 高精細、 大画面の表示装置に おいては検査のスループットが著しく低下する点、 また、 スィッチ駆動回路 3 0等による制御が必須であリ、基板上における検査回路の実装面積の拡大等と いった問題がある。 特に、 前者のような方法によると、 高精細な表示装置にお いては現実的でない。
本発明は前述の課題に鑑み、極めて簡単な方法により、 かつ小規模な検査回 路を用いて、 回路動作、線欠陥の有無等の判定が可能な検査回路および検査方 法を提供するものである。
(課題を解決するための手段）
前述した課題を解決するため、本発明においては以下のような手段を講じた。 高精細化に伴って本数の増大した信号線に出力される信号を、それぞれ探針 によって検査する方法は、 前述のとおり、検査のスループット等の面からみて も現実的でない。そこで本発明においては、全段の信号線の出力を検査回路に 入力し、それら全ての入力に対して得られる、 ある特定のパターンを判定結果 として得るようにする。そして、 あらかじめ全てが正常である場合の検査出力 のパターンをリファレンスパターンとして用意しておき、得られた判定結果と の比較を行う。
ある信号線の出力が不正である場合には、前述のリファレンスパターンとは 異なる出力が得られるようにする。 したがって、 1つないしは数箇所の出力を 測定し、正常な状態で得られるべき出力の形態と比較することによって、 良否 の判定を行う。 これにより、パルス出力ごとの確認を行う必要がなく、 不良箇 所の有無を迅速に判断出来る。
(発明の効果）
本発明によって、実際のテス卜パターン表示の視認による検査を行わなくと も、 T F T基板の状態での良否が判定可能なため、小規模な検査回路によって、 極めて簡単に、 効率的な品質検査を可能とする。
具体的には、 映像信号にデジタル信号を用いるし C D、 E Lディスプレイ、 プラズマディスプレイ等、 多種の表示装置において、 回路動作の良否の判定を 行うことが出来る。 かつ、 検査回路自体を駆動する回路は必要なく、 通常表示 の場合と同様の手順でドライバを動作させるのみの、極めて簡単な手順によつ ての検査が可能である。 加えて、 ソース信号線の本数に関係なく、 検査出力端 子の出力の Hレベル/ Lレベル（出力信号） を確認するのみで、 全段にわたつ ての欠陥の有無が即座に判定可能なため、大画面、 高精細なパネルに用いられ る表示装置の検査にも有効である。 図面の簡単な説明
図 1 A、 1 Bは、 本発明の一実施形態を示す図である。
図 2は、ソースドライバおよび検査回路のタイミングチャートを示す図であ る。
図 3 A、 3 Bは、 正常動作時の検査回路動作と検査出力を示す図である。 図 4 A、 4 Bは、動作不良モード Aにおける検査回路動作と検査出力を示す 図である。
図 5 A、 5 Bは、動作不良モード Bにおける検査回路動作と検査出力を示す 図である。
図 6 A、 6 Bは、動作不良モード Cにおける検査回路動作と検査出力を示す 図である。
図 7 A、 7 Bは、動作不良モード Dにおける検査回路動作と検査出力を示す 図である。
図 8 A、 8 Bは、動作不良モード Eにおける検査回路動作と検査出力を示す 図である。
図 9 A、 9 Bは、動作不良モード Fにおける検査回路動作と検査出力を示す 図である。
図 1 0 A、 1 0 Bは、 本発明の他の一実施形態を示す図である。
図 1 1は、 従来の検査回路を有する表示装置の構成を示す図である。
図 1 2 A、 1 2 Bは、 モジュールの形態と、 探針を用いた品質検査の概略を 示す図である。
図 1 3は、 本発明の一実施形態を示す図である。
図 1 4は、 本発明の一実施形態を示す図である。
図 1 5は、ゲー卜ドライバおよび検査回路のタイミングチヤ一卜を示す図で ある。
図 1 6は、ゲー卜ドライバおよび検査回路のタイミングチヤ一卜を示す図で ある。
図 1 7は、 検査回路の分断例を示す図である。 発明を実施するための最良の形態
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は 以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなぐその 形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従つ て、本発明は以下に示す実施の形態の記載内容に限定して解釈されない。なお、 以下の説明において、同じものを指す符号は異なる図面間で共通して用いる。 (実施の形態 1)
図 1 Aに、 本発明の一実施形態を示す。 基板上に、 ソースドライバ 1 0 1、 ゲートドライバ 1 02、 画素領域 1 06、 検査回路 1 08、 検査出力端子 1 0 7が形成されている。画素領域 1 06は、複数の画素 1 05がマトリクス状に 配置されてなリ、 各画素は、 ソース信号線 1 03、 ゲート信号線 1 04によつ て制御される。
ソースドライノ \Ί 01は、 シフトレジスタ及び NAN D 1 51、データラッ チ 1 52、レベルシフタ及びバッファ 1 53を有し、ゲートドライバ 1 02は、 シフトレジスタ及び NAN D 1 54、 レベルシフタ及びバッファ 1 55を有す る。ただしここでは、特に表示装置の構成について限定を加えるものではない。 検査回路の構成を図 1 Bに示す。検査回路 1 08は、複数のNAND 1 1 2、 複数のインバー夕 1 1 4を、交互に直列に接続し、 さらにソース信号線 1 03 のそれぞれと接続した回路と、複数の NOR 1 1 3、複数のインバー夕 1 1 5 を交互に直列に接続し、さらにソース信号線 1 03のそれぞれと接続した回路 とが並列に設けられ、 双方の最終段出力は、 検査出力端子 1 07 a、 1 07 b に取り出される。
具体的には、検査回路 1 08において、 1段目の N ANDの第 1の入力端に は、 電源（VDD)が接続され、 第 2の入力端には、 ソース信号線（S 1 )が接続 され、 出力端は、 1段目のインバー夕の入力端に接続されている。 1段目のィ ンバー夕の出力端は、 2段目の NAN Dの第 1の入力端に接続されている。 2 段目以降、 ある m(2≤m≤n)段目において、 m段目の N A N Dの第 1の入力 端には、 m— 1段目のインバー夕出力端が接続され、 第 2の入力端には、 ソー ス信号線（Sm)が接続され、 出力端は、 m段目のインバー夕の入力端に接続さ れている。 m段目のインバー夕の出力端は、 m+ 1段目の NAN Dの第 1の入 力端に接続されている。 最終段、 すなわち n段目のインバー夕出力が、 検査出 力端子 1 07 aに取り出される。
一方、 1段目の NOR 1 1 3の第 1の入力端には、電源（VS S)が接続され、 第 2の入力端には、 ソース信号線（S 1 )が接続され、 出力端は、 1段目のイン バー夕の入力端に接続されている。 1段目のインバー夕の出力端は、 2段目の NORの第 1の入力端に接続されている。 2段目以降、 ある m段目において、 m段目の NORの第 1の入力端には、 m— 1段目のインバー夕出力端が接続さ れ、 第 2の入力端には、 ソース信号線（Sm)が接続され、 出力端は、 m段目の インバー夕の入力端に接続されている。 m段目のインバー夕の出力端は、 m + 1段目の NORの第 1の入力端に接続されている。最終段、 すなわち n段目の インバー夕出力が、 検査出力端子 1 07 bに取り出される。
続いて、実際の検査の手順について、図 1 A、 1 Bを用いて示す。ここでは、 線順次デジタル形式のソースドライバ対象とした例について説明する。
検査にあたり、 ソースドライバ 1 01を動作させる。 動作方法としては、 通 常の映像表示を行う場合と同様で構わない。 ただし、 検査時には、 映像信号と して、全てのソース信号線を Hレベル出力とする状態と、全てのソース信号線 を Lレベル出力とする状態とを順次入力する。
図 2に、 ソースドライバ 1 01の簡単なタイミングチヤ一卜を示し、以下に その動作について順次説明する。 図 2には、 入力信号としてクロック信号（S CK)、 スター卜パルス（S S P)、 ラッチパルス（S L AT)、 デジタル映像信 号（Da t a)、 出力信号として、 1段目〜 4段目、 最終段のサンプリングパル ス（S amp. 1〜4、 S amp. n)、 ソース信号線出力（S L i n e ：線順 次駆動のため、 S 1 ~S nは全て同時にデータが切り替わる）を示している。 まず、 第 1ライン期間（P e r i 0 d 1 )について説明する。 クロック信号と スター卜パルス 2 0 1に従ってシフトレジスタが動作し、サンプリングパルス
2 0 5を順次出力する。サンプリングパルス 2 0 5はそれぞれ、デジタル映像 信号のサンプリングを行い、 ラッチ回路にデータを保持する。
なお、 第 1ライン期間において、 デジタル映像信号 2 0 7は、 全て Hレベル を入力している。
最終段でのデジタル映像信号のサンプリングが完了した後、ラッチパルス 2 0 3が入力されると、ラッチ回路にて保持されていたデータが一斉にソース信 号線に出力される。このときのソース信号線出力もまた、ラッチ回路によって、 次にラッチパルス 2 0 4が入力されるまでの期間、 保持される。
ここで、 ソース信号線出力は、 全段において Hレベルとなる（2 1 0 )。 次に、 第 2ライン期間（P e r i o d 2 )に移る。 第 1ライン期間と同様に、 クロック信号とスタートパルス 2 0 2に従い、サンプリングパルス 2 0 6が順 次出力され、 デジタル映像信号のサンプリングが行われる。
なお、 第 2ライン期間において、 デジタル映像信号 2 0 8は、 全て Lレベル を入力している。
続いて、 ラッチパルス 2 0 4が入力されると、 ラッチ回路にて保持されてい たデータが一斉にソース信号線に出力される。このとき、ソース信号線出力は、 全段において Lレベルとなる（2 1 1 )。
次に、 検査回路の動作等について説明する。 今、 期間 2 1 0において、 ソー ス信号線には、 全段において Hレベルが出力されている。 よって検査回路は、 図 3 Aに示すような状態となる。 N A N D 3 0 1の第 1の入力端には、電源（V D D)が入力され、 第 2の入力端には、 Hレベルが入力されている。 よって N A N D 3 0 1の出力は Lレべノレとなる。 さらにこの出力は、 インバー夕を介し て反転し、 次段の N A N Dに入力される。 以後これを繰り返し、 最終的に、 検 査出力端子 1 0 7 aには、 Hレベルが出力される。 一方、 NOR 302の第 1の入力端には、 電源（VS S)が入力され、 第 2の 入力端には、 Hレベルが入力されている。 よって NOR 302の出力は Lレべ ルとなる。 さらにこの出力は、 インバー夕を介して反転し、 次段の NORに入 力される。 以後これを繰り返し、 最終的に、 検査出力端子 1 07 bには、 Hレ ベルが出力される。
次に、 21 1で示される期間においては、 ソース信号線には、 全段において Lレベルが出力されている。 よって検査回路は、 図 3 Bに示すような状態とな る。 前述と同様に、 全てのソース信号線に接続された NAN D、 NORが動作 し、 この場合、 検査出力端子 1 07 a、 1 07 bには、 いずれもしレベルが出 力される。
この場合の検査出力端子の状態、すなわちソース信号線出力が全段にわたつ て Hレベルの場合、検査出力端子にはいずれも Hレベルが出力され、 ソース信 号線が全段にわたって Lレベルの場合、検査出力端子にはいずれも Lレベルが 出力される状態が、 正常な検査出力である。 すなわち、 全段にわたって、 Hレ ベルの映像信号と Lレベルの映像信号の取り込みが正常に行われ、ソース信号 線の充放電が行われていることを示している。
図 2のタイミングチャート下段、 1 07 a、 1 07 bに、 検査出力端子 1 0 ,7 a、 1 07 bの出力波形を示した。
ここで、 以下の A〜Fに示される、 数種類の動作不良モードを仮定する。
A：ソース信号線（S 4)の出力が Hレベル固定となる場合。
B：ソース信号線（S 4)の出力が Lレベル固定となる場合。
C：ソース信号線（S 4)の出力が通常と反転する場合。
D：ソース信号線（S 2、 S 4)の出力が Hレベル固定となる場合
E：ソース信号線（S 2)の出力が Hレベル固定、 ソース信号線（S n)の出力 が Lレベル固定となる場合。 F：ソース信号線（S 2)の出力が Lレベル固定、 ソース信号線（S n)の出力 が通常と反転する場合。
これらの動作不良は、例えばパターニング不良による、 ソース信号線と電源 線等の短絡や、工程中の静電破壊による素子破壊が生じたことによる回路の動 作不良等によってもたらされうるものである。以下に、動作不良 A〜Fの各々 について、 検査回路の動作を示す。
図 4A、 4 Bは、動作不良モード Aにおける検査回路動作と検査出力を示し ている。 この動作不良モードでは、 ソース信号線（S 4)が、 デジタル映像信号 に関係なく Hレベル固定となっている。 不良箇所を 「X」 印 400で示した。 このとき、 ソース信号線に全段にわたって Hレベルが出力されている状態、 す なわち図 4 Aにおいては、正常動作と同様の論理となるため、検査出力端子 1 07 a、 1 07 bにはともに Hレベルが出力され、 正常判定となる。 しかし、 ソース信号線が全段にわたって Lレベル出力となると、 図 4 Bに示すように、 NOR401において論理反転が生じ、以後、 この反転した論理が保存された まま、検査出力端子 1 07 bに Hレベルが出力され、すなわち不良判定となる。 図 5A、 5 Bは、動作不良モード Bにおける検査回路動作と検査出力を示し ている。 この動作不良モードでは、 ソース信号線（S 4)が、 デジタル映像信号 に関係なく Lレベル固定となっている。 不良箇所を 「X」 印 500で示した。 ソース信号線全段にわたって Lレベルが出力されている状態、すなわち図 4 B においては、 正常動作と同様の論理となるため、 検査出力端子 1 07 a、 1 0 7 bに共に Lレベルが出力され、 正常判定となる。 しかし、 ソース信号線が全 段にわたって Hレベル出力のとき、 NAND501において論理反転が生じ、 検査出力端子 1 07 aに Lレベルが出力され、 すなわち不良判定となる。 図 6A、 6 Bは、動作不良モード Cにおける検査回路動作と検査出力を示し ている。 この動作不良モードでは、 ソース信号線（S 4)が、 デジタル映像信号 に対し、出力が反転している。不良箇所を「X」印 600で示した。この場合、 ソース信号線に全段にわたって Ηレベルが出力されている場合も、 Lレベルが 出力されている場合も、 それぞれ NAN D 601、 NOR 602において論理 が反転し、 前者においては検査出力端子 1 07 aに Lレベルが出力され、後者 においては検査出力端子 1 07 bに Hレベルが出力されることによって不良 判定が得られる。
ここまでの例は、全ソース信号線に対し、不良箇所が 1箇所である場合につ いて述べた。動作不良モード D〜Fは、複数の不良箇所が存在する場合の例で ある。
図 7A、 7 Bは、動作不良モード Dにおける検査回路動作と検査出力を示し ている。 この動作不良モードでは、 ソース信号線（S 2、 S4)の 2箇所におい て、 いずれもデジタル映像信号に関係なく Hレベル固定となっている。不良箇 所を 「X」 印 700、 71 0で示した。 ソース信号線全段にわたって Hレべソレ が出力されている状態、すなわち図 7 Aにおいては、正常動作と同様の論理と なるため、 正常判定となる。 しかし、 図 7 Bに示すように、 不良箇所が複数あ る場合には、 最初に現れた不良箇所、 つまリソース信号線（S 2)に接続された NOR 701で論理が反転した後、 次に現れる不良箇所、つまリソース信号線 (S 4)に接続された NOR 702において変化することなく、論理反転の状態 がそのまま保存されるので、検査出力端子 1 07 bに Hレベルが出力され、不 良判定が得られる。
図 8A、 8 Bは、動作不良モード Eにおける検査回路動作と検査出力を示し ている。 この動作不良モードでは、 ソース信号線（S 2)においては、 デジタル 映像信号に関係なく Hレベル固定となっており、 さらにソース信号線（S n) において、デジタル映像信号に関係なく Lレベル固定となっている。不良箇所 を 「 」 印800、 81 0で示した。 図 8A、 8 Bに示すとおリ、 前者の不良 箇所に関しては、 NOR 802において論理が反転し、検査出力端子 1 07 b に Hレベルが出力され、後者の不良箇所に関しては、 N A N D 801において 論理が反転し、検査出力端子 1 07 aに Lレベルが出力され、不良判定が得ら れる。 このように、 異なるモードの不良が複数の箇所で生じた場合にも、 互い の検査出力を阻害することなく、 正確に判定が行われている。
図 9A、 9 Bは、動作不良モード Fにおける検査回路動作と検査出力を示し ている。 この動作不良モードでは、 ソース信号線（S 2)においては、 デジタル 映像信号に関係なく Lレベル固定となっており、 さらにソース信号線（S n) において、 デジタル映像信号に対し、 出力が反転している。 不良箇所を 「X」 印 900、 91 0で示した。 図 9A、 9 Bに示すとおり、 前者の不良箇所に関 しては、 N A N D 901において論理が反転し、検査出力端子 1 07 aに Lレ ベルが出力され、 後者の不良箇所に関しては、 N 0 R 902において論理が反 転し、 検査出力端子 1 07 bに Hレベルが出力され、 不良判定が得られる。 こ のモードにおいても、 ソース信号線（S n)の不良が、 NAND901において 現れた論理反転に影響することなく、 正確に判定が行われている。
以上のように、本発明の検査回路は、 多種の不良モードに対して極めて正確 な不良判定が可能であり、 デジタル映像信号を入力し、 ソース信号線にデジ夕 ル出力を行う形式のドライバを用いた表示装置であれば、 LCD、 E Lデイス プレイ、 プラズマディスプレイ等、 多種の表示装置において、 回路動作の良否 の判定を行うことが出来る。 かつ、 検査回路自体を駆動する回路は必要なく、 通常と同様にドライバを動作させるのみの極めて簡単な手順によっての検査 が可能である。
なお、 図 3〜図 9に示したように、 NAN Dを用いて構成された回路の側に 接続された検査出力端子の出力 （信号） と、 NORを用いて構成された回路の 側に接続された検査出力端子の出力（信号）が、デジタル映像信号が Hレベル、 Lレベルいずれの場合においても、 同じ出力が得られる場合が正常であり、何 らかの不良判定が現れる場合には、 2つの検査出力端子の出力が異なっている。 よって、この 2つの検査出力端子の出力の同等性を判定する比較回路を設ける ことにより、 検査出力の取得がより容易になる。
5 具体的には、 図 1 0A、 1 0 Bに示すように、 2つの検査出力端子に現れる 信号を入力とする Ex NOR(Ex c I u s i v e - NO R) 1 001をさら に接続し、検査出力端子 1 07の出力が Hレベルであるか、 Lレベルであるか によって、 良否の判定を行っても良い。 図 1 OAに示す構成によると、 ExN OR出力が Hレベルであれば良品判定、 Lレベルであれは不良判定となる。 図
10 1 0 Bに E X N 0 R回路の真偽値表を示す。 また、 Ex NORの代わりに、 E xOR(Ex c l u s i v e— 0 R)を用いても同様である。 この場合、 ExO R出力が Lレベルであれば良品判定、 Hレベルであれば不良判定となる。
また、 図 1 Aにおいて、 映像信号（Da t a)入力形式がアナログ形式である 場合、 検査時のみ、実際の映像信号の最大振幅と同程度のデジタル信号を検査
15 信号として入力することで、 デジタル形式、 アナログ形式に制限なく、 検査が 可能である。
また、本発明は、 多数の信号線の出力信号を一度に検査回路に入力すること により、経時的に波形を観察することなく、 1ないしは 2パターンの判定波形 をもって検査が完了する点を特徴としている。
20 すなわち、検査回路の構成は図 1 Bや図 1 0に限定されるものではなく、異 なる回路構成でも等価の機能をもたらしうる構成を含むものとする。
(実施の形態 2)
本発明の検査回路および検査方法は、ゲー卜ドライバの動作検査への適用も 容易に実現出来る。本実施形態においては、実施の形態 1で説明してきた検査 5 回路をゲー卜ドライバの動作検査に用いる例について示す。 図 1 3、 に構成例を示す。 基板上に、 ソースドライバ 1 301、 ゲートドラ ィバ 1 302、 画素領域 1 306、 検査回路 1 3 1 0、 出力端子 1 3 1 3が形 成されている。画素領域 1 306は、複数の画素 1 305がマトリクス状に配 置されてなリ、 各画素は、 ソース信号線 1 303、 ゲート信号線 1 304によ つて制御される。
ソースドライバ 1 301は、 クロック信号（SCK)、 スタートパルス（S S P)の入力により、 シフトレジスタ及び NAN D回路 1 351において順次サ ンプリングパルスを出力する。その後、データラッチ 1 352において映像信 号（Da t a)のサンプリングを行い、 レベルシフタ及びバッファ 1 353にお いて、 振幅変換あるいは増幅を受け、 順次ソース信号線へと出力する。
ゲートドライバ 1 302は、 クロック信号（GCK)、 スタートパルス（GS P)の入力により、 シフトレジスタ及び NAN D回路 1 354において順次行 選択パルスを出力する。その後、レベルシフタ及びバッファ 1 355において、 振幅変換あるいは増幅を受け、順次、各行のゲート信号線（G 1〜Gm)を選択 する。
検査回路 1 3 1 0の構成を図 1 4に示す。 ここでは、ゲートドライバ 1 30 2の検査用に設けられた検査回路 1 3〗 0について説明する。検査回路 1 3 1 0は、 第 1ラッチ回路 1 401、第 2ラッチ回路 1 402によるラッチ回路 1 3 1 1と、 判定回路 1 31 2でなる。 判定回路 1 3 1 2は、 ソースドライバの 検査回路と同様の構成であり、複数の NAN D 1 1 2、複数のインバー夕 1 1 4を交互に直列に接続し、さらにゲート信号線（G 1〜Gm)のそれぞれと接続 した回路と、複数の NOR 1 1 3、複数のインバー夕 1 1 4を交互に直列に接 続し、さらにゲー卜信号線（G 1〜Gm)のそれぞれと接続した回路とが並列に 設けられ、 双方の最終段出力は、 検査出力端子 1 07 a. 1 07 bに取り出さ れる。 続いて、 実際の検査の手順について、 図 1 3、 図 1 4を用いて示す。 検査に あたり、 ゲー卜ドライバ 1 302を動作させる。 動作方法としては、 通常の映 像表示を行う場合と同様で構わない。
図 1 5に、ゲートドライバ 1 302および検査回路 1 3 1 0の簡単なタイミ ングチャートを示し、 以下にその動作について順次説明する。 図 1 5には、 ド ライバ側入力信号として、 クロック信号（GCK)、 スター卜パルス（GS P)、 検査回路側入力信号として、 検査用信号（CCK 1、 CCK 2)、 検査用データ ラッチ信号（CLAT)、 出力信号として、 1行目〜 4行目、 m行目の行選択パ ルス（G L i n e 1〜4、 G L i n em)、 検査回路ラッチ出力（C 1〜Cm) を示している。
まず、第 1フレーム期間（P e r i 0 d 1 )について説明する。 クロック信号 (GCK)とスター卜パルス（G S P) 1 50 1に従ってシフトレジスタが動作 し、 行選択パルス 1 502を順次出力する。 行選択パルス 1 502はその後、 それぞれ振幅変換、 あるいは増幅を受け、 各行のゲート信号線を選択する。 一方、順次出力される行選択パルス 1 502は、検査回路内の第 1ラッチ回 路 1 401に入力され、検査用信号（CCK 1、 CCK 2) 1 503もしくは 1 504の取り込みを行う。 この期間（P e r i 0 d 1 )においては、全ての第 1 ラッチ回路 1 401において、 Hレベルが取り込まれる。行選択パルス 1 50 2が 1行目から最終行まで出力され、検査回路内の第 1ラッチ回路 1 401の 全段での取り込みが完了した後、検査用データラッチ信号（CL AT) 1 505 が入力され、第 1ラッチ回路 1 401に保持されていたデータは一斉に第 2ラ ツチ回路 1 402に転送される。
このとき、検査回路ラッチ出力（C 1〜C4、 Cm)は、図 1 5に示すとおり、 全て Hレベルとなる（1 506)。
次に、 第 2フレーム期間（P e r i 0 d 2)に移る。 第 1フレーム期間と同様 に、 クロック信号とスター卜パルス 1 5 1 1に従い、 行選択パルス 1 51 2が 順次出力され、 各行のゲー卜信号線を選択する。
その後も同様に、順次出力される行選択パルス 1 51 2は、検査回路内の第 1ラッチ回路 1 401に入力され、検査用信号（CCK K CCK2) 1 503 もしくは 1 504の取り込みを行う。 この期間（P e r i o d 2)においては、 全ての第 1ラッチ回路 1 401において、 Lレベルが取り込まれるようにして おく。行選択パルス 1 5 1 2が 1行目から最終行まで出力され、検査回路内の 第 1ラッチ回路 1 401の全段での取り込みが完了した後、検査用データラッ チ信号（C LAT) Ί 5 1 5が入力され、第 1ラッチ回路 1 401に保持されて いたデータは一斉に第 2ラッチ回路 1 402に転送される。
このとき、 検査回路ラッチ出力（C 1〜C4、 Cm)は、 全て Lレベルとなる (1 51 6)。
その後は、実施の形態 1で示したソースドライバの検査と同様の手順により、 ゲート信号線の選択タイミング等の正当性を判定する。判定回路 1 31 2の動 作は同様であるので、 ここでは説明を省略する。
また、 図 1 6に示すように、 検査用信号（CCK 1、 CCK2)を、 例えばゲ 一卜ドライバ側クロック信号（GCK)と同じ周波数のクロック信号として入 力することで、ある行で行選択パルスの出力タイミング不正が生じた場合にお いても、 検査出力をもって不良判定が可能である。 この場合、 ゲート信号線の 奇数行によって CCK 1が取り込まれ、偶数行によって CCK 2が取り込まれ る。
具体的には、 シフトレジスタ部の T FT不良等により、順次出力されるべき 行選択パルスが、 ある点でパルス幅が広がる等の不良が生ずることがある。通 常、 クロック信号を用いて制御するシフトレジスタにおいては、 クロック信号 のアップエッジもしくはダウンエッジにおいて動作卜リガとしている場合が 多いため、パルス幅不正等は、 クロック半周期分程度の広がりとなる場合が多 い。検査回路内のラッチ動作のタイミングが、 ここで述べたような不正パルス によって決定された場合、 図 1 5に示したような検査用信号では、正常と判定 されてしまうが、図 1 6に示したようなクロック信号状の検査用信号を用いる と、不正なタイミングで第 1ラッチ回路 1 4 0 1が動作した場合、取り込み時 のデータの論理が反転するため、 精度良く不良判定が可能である。
実施形態 1、実施形態 2で示した本発明の検査回路は、表示装置の実仕様上 の動作に関しては必要のない回路である。 よって、 図 1 7 Aに示すように、 基 板上に検査回路 1 7 0 1 、 1 7 0 2がー体形成された第 1モジュール 1 7 0 0 を形成した後、 上述の検査工程を経て、 最終的に所望のサイズに分断する際、 図 1 7 Bに示すように検査回路 1 7 0 1 、 1 7 0 2を除去し、 モジュール 1 7 Ί 0を得ると良い。
また、表示装置に限らず、 メモリ等に使用されているアドレスデコーダの出 力判定等に用いることも可能であリ、多数の信号出力ピンを有する半導体装置 の検査への広い適用が期待出来る。

Claims

請求の範囲
1. 複数の信号線からの信号がそれぞれ入力される複数の入力端子と、検査出力 を得られる 2つの出力端子を有し、
前記 2つの出力端子に得られる 2つの信号から、半導体装置の動作可否の判定 を行うことを特徴とする半導体装置の検査回路。
2. 請求項 1において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータを有し、 前記複数の NANDにおいて、 i段目（ίは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 ί段目 (iは 2以上の整数)の NORの出力端子は、前記 インバータを介して i + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、第 1の検査出力を 得る出力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、第 2の検査出力を得 る出力端子と電気的に接続されたことを特徴とする半導体装置の検査回路。
3. 請求項 1において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバ一タと、比較回 路を有し、
前記複数の NANDにおいて、 i段目（ίは 2以上の整数)の NANDの出力端子は、 前記インバータを介して ί + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 i段目 Gは 2以上の整数)の NORの出力端子は、前記 インバータを介して ί + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、前記比較回路の 第 1の入力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、前記比較回路の第 2 の入力端子と電気的に接続され、
前記比較回路の出力端子は、前記検査出力を得る出力端子と電気的に接続さ れたことを特徴とする半導体装置の検査回路。
4. 請求項 3において、
前記比較回路に ExNORを用いたことを特徴とする半導体装置の検査回路。
5. 複数の信号出力線を含む検査回路を有し、
前記検査回路は、前記複数の信号出力線からの信号をそれぞれ入力する複数 の入力端子と、検査出力を得る出力端子を有し、
前記複数の入力端子に信号が入力されることによって、前記出力端子に得られ る出力パターンと、リファレンスパターンとの比較によって半導体装置の動作可否の 判定を行うことを特徴とする半導体装置の検査回路。
6. 請求項 5において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータを有し、 前記複数の NANDにおいて、 ί段目 (iは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 ί段目 (iは 2以上の整数)の NORの出力端子は、前記 インゾくータを介して ί + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、第 1の検査出力を 得る出力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、第 2の検査出力を得 る出力端子と電気的に接続されたことを特徴とする半導体装置の検査回路。
7. 請求項 5において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータと、比較回 路を有し、
前記複数の NANDにおいて、 i段目（ίは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 i段目 (iは 2以上の整数)の NORの出力端子は、前記 インバータを介して ί + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、前記比較回路の 第 1の入力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、前記比較回路の第 2 の入力端子と電気的に接続され、
前記比較回路の出力端子は、前記検査出力を得る出力端子と電気的に接続さ れたことを特徴とする半導体装置の検査回路。
8. 請求項 7において、
前記比較回路に ExNORを用いたことを特徴とする半導体装置の検査回路。
9. クロック信号、スタートパルス及び映像信号を入力し、前記クロック信号、前記 スター卜パルス及び前記映像信号にしたがって、複数のソース信号線に信号を出力 するソースドライバを含む検査回路を有し、
前記検査回路は、前記複数のソース信号線に出力された信号をそれぞれ入力す る複数の入力端子と、検査出力を得る出力端子を有し、 前記複数の入力端子に信号が入力されることによって得られる出力パターンと、 リファレンスパターンとの比較によって前記ソースドライバの動作可否の判定を行う ことを特徴とする半導体装置の検査回路。
1 0. 請求項 9において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータを有し、 前記複数の NANDにおいて、 i段目（iは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 i段目 (iは 2以上の整数)の NORの出力端子は、前記 インバ一タを介して i + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、第 1の検査出力を 得る出力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、第 2の検査出力を得 る出力端子と電気的に接続されたことを特徴とする半導体装置の検査回路。
1 1 . 請求項 9において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータと、比較回 路を有し、
前記複数の NANDにおいて、 ί段目（ίは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 ί段目 Gは 2以上の整数)の NORの出力端子は、前記 インバータを介して i + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、前記比較回路の 第 1の入力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、前記比較回路の第 2 の入力端子と電気的に接続され、
前記比較回路の出力端子は、前記検査出力を得る出力端子と電気的に接続さ れたことを特徴とする半導体装置の検査回路。
1 2. 請求項 1 1において、
前記比較回路に ExNORを用いたことを特徴とする半導体装置の検査回路。
1 3. クロック信号及びスタートパルスを入力し、前記クロック信号及び前記スター トパルスにしたがって複数のゲート信号線に選択パルスを順次出力するゲートドラ ィバを含む検査回路を有し、
前記検査回路は、前記複数のゲート信号線に順次出力される選択パルスにした がって、検査用信号の取り込みを行う複数のラッチ回路と、
前記複数のラッチ回路からの出力信号をそれぞれ入力する複数の入力端子と、検 査出力を得る出力端子を有し、
前記複数の入力端子の全てに信号が入力されることによって得られる出力バタ —ンと、リファレンスパターンとの比較によって前記ゲートドライバの動作可否の判 定を行うことを特徴とする半導体装置の検査回路。
1 4. 請求項 1 3において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータを有し、 前記複数の NANDにおいて、 i段目（ίは 2以上の整数)の NANDの出力端子は、 前記インパータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 ί段目 (ίは 2以上の整数)の NORの出力端子は、前記 インバータを介して ί + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、 前記複数の NANDにおいて、最終段の NANDの出力端子は、第 1の検査出力を 得る出力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、第 2の検査出力を得 る出力端子と電気的に接続されたことを特徴とする半導体装置の検査回路。
1 5. 請求項 1 3において、
前記検査回路は、複数の NANDと、複数の NORと、複数のインバータと、比較回 路を有し、
前記複数の NANDにおいて、 ί段目 (iは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 ί段目 (iは 2以上の整数)の NORの出力端子は、前記 インバータを介して ί + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、前記比較回路の 第 1の入力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、前記比較回路の第 2 の入力端子と電気的に接続され、
前記比較回路の出力端子は、前記検査出力を得る出力端子と電気的に接続さ れたことを特徴とする半導体装置の検査回路。
1 6. 請求項 1 5において、
前記比較回路に ExNORを用いたことを特徴とする半導体装置の検査回路。
1 7. 複数の NANDと、複数の NORと、複数のインバータを有し、
前記複数の NANDにおいて、 i段目（iは 2以上の整数)の NANDの出力端子は、 前記インバータを介して i + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 i段目 Gは 2以上の整数)の NORの出力端子は、前記 インバータを介して i + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、第 1の検査出力を 得る出力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、第 2の検査出力を得 る出力端子と電気的に接続されたことを特徴とする半導体装置の検査回路。
1 8. 複数の NANDと、複数の NORと、複数のインバ一タと、比較回路を有し、 前記複数の NANDにおいて、 i段目（iは 2以上の整数)の NANDの出力端子は、 前記インバータを介して ί + 1段目の NANDの第 1の入力端子と電気的に接続され、 前記複数の NORにおいて、 i段目 (ίは 2以上の整数)の NORの出力端子は、前記 インバータを介して i + 1段目の NORの第 1の入力端子と電気的に接続され、 前記複数の入力端子はそれぞれ、前記複数の NANDの第 2の入力端子および、 前記複数の NORの第 2の入力端子と電気的に接続され、
前記複数の NANDにおいて、最終段の NANDの出力端子は、前記比較回路の 第 1の入力端子と電気的に接続され、
前記複数の NORにおいて、最終段の NORの出力端子は、前記比較回路の第 2 の入力端子と電気的に接続され、
前記比較回路の出力端子は、前記検査出力を得る出力端子と電気的に接続さ れたことを特徴とする半導体装置の検査回路。
1 9. 請求項 1 8において、
前記比較回路に ExNORを用いたことを特徴とする半導体装置の検査回路。
20. 複数の出力信号線の全てに出力された信号を同時に検査回路に入力する ステップと、
前記検査回路から出力パターンを得るステップと、 前記出力パターンとリファレンスパターンとの比較によって前記半導体装置の動 作可否の判定を行うステップとを有することを特徴とする半導体装置の検査方法。
21. 複数の出力信号線から順次出力される信号にしたがって、順次検査用信号 の取り込みを行うステップと、
前記取り込まれた検査用信号の全てを同時に検査回路に入力するステップと、 前記検査回路から出力 / ターンを得るステップと、
前記出力パターンとリファレンスパターンとの比較によって前記半導体装置の動 作可否の判定を行うステップとを有することを特徴とする半導体装置の検査方法。
PCT/JP2004/003549 2003-03-25 2004-03-17 半導体装置の検査回路、および検査方法 WO2004086070A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004564055A JP4624109B2 (ja) 2003-03-25 2004-03-17 半導体装置の検査回路

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2003-081666 2003-03-25
JP2003081666 2003-03-25
JP2003137822 2003-05-15
JP2003-137822 2003-05-15

Publications (1)

Publication Number Publication Date
WO2004086070A1 true WO2004086070A1 (ja) 2004-10-07

Family

ID=33100356

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/003549 WO2004086070A1 (ja) 2003-03-25 2004-03-17 半導体装置の検査回路、および検査方法

Country Status (4)

Country Link
US (2) US7187204B2 (ja)
JP (1) JP4624109B2 (ja)
TW (1) TWI390271B (ja)
WO (1) WO2004086070A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006189809A (ja) * 2004-12-06 2006-07-20 Semiconductor Energy Lab Co Ltd 検査回路及び検査回路を有する表示装置
US7205986B2 (en) 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
US7518602B2 (en) 2004-12-06 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Test circuit and display device having the same

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3901151B2 (ja) * 2003-12-25 2007-04-04 セイコーエプソン株式会社 ドライバｉｃ並びにドライバｉｃ及び出力装置の検査方法
US7342579B2 (en) * 2004-10-11 2008-03-11 Chunghwa Picture Tubes, Ltd. Thin film transistor array plate, liquid crystal display panel and method of preventing electrostatic discharge
JP2006309110A (ja) * 2005-03-31 2006-11-09 Toshiba Matsushita Display Technology Co Ltd 表示装置、アレイ基板、及び表示装置の製造方法
JP4600147B2 (ja) * 2005-05-20 2010-12-15 エプソンイメージングデバイス株式会社 検査回路、電気光学装置および電子機器
TW200719310A (en) * 2005-08-05 2007-05-16 Sony Corp Display device
EP1818860B1 (en) 2006-02-08 2011-03-30 Semiconductor Energy Laboratory Co., Ltd. RFID device
DE102017201101A1 (de) * 2017-01-24 2018-07-26 Zf Friedrichshafen Ag Verfahren und Vorrichtung zum Betreiben eines Displays

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05256914A (ja) * 1992-03-12 1993-10-08 Toshiba Corp テスト回路
JP2000047255A (ja) * 1998-07-27 2000-02-18 Matsushita Electric Ind Co Ltd 液晶表示パネル

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4775891A (en) * 1984-08-31 1988-10-04 Casio Computer Co., Ltd. Image display using liquid crystal display panel
JP2618042B2 (ja) 1989-06-15 1997-06-11 松下電子工業株式会社 画像表示装置の検査方法
JP2906073B2 (ja) * 1990-04-26 1999-06-14 キヤノン株式会社 Ｄｃテスト用回路を含むｌｓｉ
US5068547A (en) * 1990-09-05 1991-11-26 Lsi Logic Corporation Process monitor circuit
JPH0511027A (ja) * 1991-07-04 1993-01-19 Sharp Corp スキヤン回路を内蔵した集積回路
US5825204A (en) * 1996-03-21 1998-10-20 Hashimoto; Masashi Apparatus and method for a party check logic circuit in a dynamic random access memory
JPH10232642A (ja) * 1997-02-21 1998-09-02 Rohm Co Ltd 表示装置および検査回路
JPH10240194A (ja) * 1997-02-27 1998-09-11 Citizen Watch Co Ltd 液晶駆動回路
JP3763673B2 (ja) * 1998-06-11 2006-04-05 富士通株式会社 Ｄｌｌ回路
US6651196B1 (en) * 1999-02-16 2003-11-18 Fujitsu Limited Semiconductor device having test mode entry circuit
US6542391B2 (en) * 2000-06-08 2003-04-01 Netlogic Microsystems, Inc. Content addressable memory with configurable class-based storage partition
JP2001215463A (ja) 2000-02-02 2001-08-10 Seiko Epson Corp Ｌｃｄドライバのコモン出力設定回路及び設定方法並びにｌｃｄドライバ用半導体装置
US6747289B2 (en) * 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP5057613B2 (ja) 2000-04-27 2012-10-24 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US6762735B2 (en) * 2000-05-12 2004-07-13 Semiconductor Energy Laboratory Co., Ltd. Electro luminescence display device and method of testing the same
JP5041627B2 (ja) 2000-05-12 2012-10-03 株式会社半導体エネルギー研究所 Ｅｌ表示装置、電子機器
JP2002116423A (ja) 2000-10-10 2002-04-19 Sharp Corp 液晶表示装置とその検査方法
US6850080B2 (en) * 2001-03-19 2005-02-01 Semiconductor Energy Laboratory Co., Ltd. Inspection method and inspection apparatus
SG117406A1 (en) 2001-03-19 2005-12-29 Miconductor Energy Lab Co Ltd Method of manufacturing a semiconductor device
JP4255645B2 (ja) 2001-03-19 2009-04-15 株式会社半導体エネルギー研究所 検査方法及び検査装置
US6455336B1 (en) * 2001-08-27 2002-09-24 International Business Machines Corporation Power reduction method and design technique for burn-in
JP3955449B2 (ja) * 2001-09-10 2007-08-08 本田技研工業株式会社 燃料電池のセル電圧検出装置
US6573774B1 (en) * 2002-03-25 2003-06-03 Aeroflex Utmc Microelectronic Systems, Inc. Error correcting latch
US7205986B2 (en) * 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
US7518602B2 (en) * 2004-12-06 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Test circuit and display device having the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05256914A (ja) * 1992-03-12 1993-10-08 Toshiba Corp テスト回路
JP2000047255A (ja) * 1998-07-27 2000-02-18 Matsushita Electric Ind Co Ltd 液晶表示パネル

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7205986B2 (en) 2002-12-18 2007-04-17 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
US7528817B2 (en) 2002-12-18 2009-05-05 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
US7834838B2 (en) 2002-12-18 2010-11-16 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
US8203519B2 (en) 2002-12-18 2012-06-19 Semiconductor Energy Laboratory Co., Ltd. Image display device and testing method of the same
JP2006189809A (ja) * 2004-12-06 2006-07-20 Semiconductor Energy Lab Co Ltd 検査回路及び検査回路を有する表示装置
US7518602B2 (en) 2004-12-06 2009-04-14 Semiconductor Energy Laboratory Co., Ltd. Test circuit and display device having the same

Also Published As

Publication number Publication date
US7554359B2 (en) 2009-06-30
US7187204B2 (en) 2007-03-06
JP4624109B2 (ja) 2011-02-02
TW200420959A (en) 2004-10-16
TWI390271B (zh) 2013-03-21
US20050035805A1 (en) 2005-02-17
JPWO2004086070A1 (ja) 2006-06-29
US20070159211A1 (en) 2007-07-12

Similar Documents

Publication Publication Date Title
JP4959974B2 (ja) アレイ基板及びこれを有する表示装置
JP4953948B2 (ja) 表示装置のデータドライバ、そのテスト方法及びプローブカード
US6191770B1 (en) Apparatus and method for testing driving circuit in liquid crystal display
US7554359B2 (en) Circuit for inspecting semiconductor device and inspecting method
KR100951357B1 (ko) 액정 표시 장치
KR101109645B1 (ko) 검사회로 및 이 검사회로를 가진 표시장치
JP2002296620A (ja) 液晶表示装置
KR20070010567A (ko) 액정 표시 패널 및 이의 검사 방법과 이의 제조방법
US20080180592A1 (en) Liquid crystal display panel and testing system and method thereof
JP2008102344A (ja) 表示装置の駆動回路およびそのテスト方法
KR20080109138A (ko) 액정 표시 장치 및 그 검사 방법
JP3879668B2 (ja) 液晶表示装置とその検査方法
JP4790292B2 (ja) アレイ基板及びこれを有する表示装置
JP4974517B2 (ja) 検査回路
KR20060082128A (ko) 표시 패널용 기판
JP2014062943A (ja) 検査回路、表示装置、電子機器、電子時計および表示装置の検査方法
CN100526902C (zh) 半导体装置的检查电路及检查方法
US6363508B1 (en) Method for testing reflection LCD projector and display panel pixel area thereof
KR101073041B1 (ko) 어레이 기판
JP2558845B2 (ja) 液晶パネル駆動用集積回路
JPH04288588A (ja) アクティブマトリクス型液晶表示装置
KR100430096B1 (ko) 구동회로검사방법및그장치
JP2009025426A (ja) 表示装置、表示パネルの検査装置および検査方法
KR20060070196A (ko) 어레이 기판 및 이를 갖는 표시장치
KR20060062605A (ko) 표시 패널 및 이의 검사 방법

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2004564055

Country of ref document: JP

AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS JP KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): BW GH GM KE LS MW MZ SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 20048079643

Country of ref document: CN

122 Ep: pct application non-entry in european phase