JP3763673B2

JP3763673B2 - Ｄｌｌ回路

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Publication number: JP3763673B2
Application number: JP16337998A
Authority: JP
Inventors: 康郎松崎; 正夫中野; 康宏藤井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-06-11
Filing date: 1998-06-11
Publication date: 2006-04-05
Anticipated expiration: 2018-06-11
Also published as: JPH11355131A; KR100532814B1; US6194930B1; KR20000006072A

Description

【０００１】
【発明の属する技術分野】
本発明は、供給されるクロックを遅延させ、そのクロックの位相と所定の関係の位相を有するクロックを自動的に生成するディレー・ロックド・ループ（Delay Locked Loop,以下単にＤＬＬ）回路に関し、特に、通常動作開始時においてロック状態に達するまでの時間を短くすることができるＤＬＬ回路に関する。
【０００２】
【従来の技術】
図１は、従来のＤＬＬ回路の例を示す図である。図１のＤＬＬ回路は、外部から供給される外部クロックＣＬＫの位相に同期したタイミングでデータ出力Ｄout を出力する為の、制御クロックｃ−ｃｌｋ１を生成する。そのために、第１のクロックｃ−ｃｌｋとそれを所定量だけ遅延させたディレー・ロックド・ループによる回路を形成し、そのループ回路でタイミングを調整し、それにより生成される遅延制御信号φ_Eにより、可変遅延回路１１の遅延量を調整する。
【０００３】
図１のＤＬＬ回路において、外部から供給されるクロック信号ＣＬＫは、入力バッファ１０を介して内部の第１のクロック信号ｃ−ｃｌｋとなる。その第１のクロック信号ｃ−ｃｌｋは、可変遅延回路１１および可変遅延回路１３にそれぞれ供給されると共に、位相比較回路１７にも第１のクロック入力として供給される。可変遅延回路１３に入力されたクロック信号は、ダミーデータ出力バッファ１４およびダミー入力バッファ１５を介して、位相比較回路１６に第２のクロック入力として供給される。即ち、ダミー入力バッファ１５の出力が第２のクロック信号ｄ−ｉ−ｃｌｋである。位相比較回路１６は、第１及び第２のクロック信号の位相を比較し、比較結果を遅延制御回路１７に出力する。遅延制御回路１７は、可変遅延回路１１および可変遅延回路１３の遅延量を位相比較結果に基づいて調整する。そして、可変遅延回路１１に入力されたクロック信号ｃ−ｃｌｋは、遅延制御回路１７によって調整された遅延量を与えられた後、制御クロックｃ−ｃｌｋ１としてデータ出力バッファ１２に供給される。データ出力バッファ１２は、供給された制御クロック信号ｃ−ｃｌｋ１に同期して、データＤＡＴＡをとりこみ、データ出力Ｄout を外部に出力する。
【０００４】
【発明が解決しようとする課題】
従来技術では、外部クロック信号ＣＬＫから生成された内部クロック信号ｃ−ｃｌｋとダミー内部クロック信号ｄ−ｉ−ｃｌｋの位相差が、例えば３６０度（クロックの位相一致状態）になってロックオンするまで、可変遅延回路１１，１３の遅延量を一段ずつシフトする。かかる遅延量のシングルシフト方式は、通常のアクティブ動作状態では電源電圧や周囲温度の変化によるクロック周期の変動は小さいので、最小遅延単位づつシフトさせる方式でも問題はない。むしろ、クロック周期の変動が小さいので、最小遅延単位づつシフトさせるシングルシフト方式のほうが、より安定的に位相の調整を行うことができる。
【０００５】
しかしながら、電源投入時の動作開始時やスタンバイモードから復帰した動作再開時の場合には、可変遅延回路１１，１３を、ＤＬＬ回路がロックオンするために必要な遅延量に設定するまで時間がかかり、このＤＬＬ回路を内蔵するメモリデバイスにおいては、書き込みや読み出し等の実際の動作を開始するまでの時間の増大につながる。
【０００６】
例えば、ＤＬＬ回路を内蔵するデバイスへの電源投入時には、可変遅延回路１１，１３の遅延量を初期状態にリセットしてから、その遅延量の調整を行う。そのため、ＤＬＬ回路がロックオンするまでの時間が長くなる可能性がある。特に、ロックオンするための遅延量が、上記リセット時の遅延量より大きく離れていると、上記のロックオンするまでの時間は長くなる。
【０００７】
また、ＤＬＬ回路を内蔵するデバイスがスタンバイモードから復帰して再開する時については、スタンバイモードでは、消費電力を削減するためにクロック周波数を低くしたり電源電圧を下げたりするので、可変遅延回路１１，１３の遅延量は、通常のアクティブ状態で設定される遅延量から大きくはずれている。そのため、スタンバイモードからの復帰時における通常動作開始期間において、ＤＬＬ回路がロックオンするまでの時間が長くなる。
【０００８】
そこで、本発明の目的は、ＤＬＬ回路の通常動作開始時またはスタンバイモードから復帰して通常動作再開時において、ロックオンするまでの時間を短くすることができるＤＬＬ回路を提供することにある。
【０００９】
更に、本発明の目的は、ＤＬＬ回路がロックはずれした状態からロックオン状態までの時間を短くすることができるＤＬＬ回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、第１のクロックを遅延させて、該第１のクロックと所定の位相関係を有する制御クロックを生成するＤＬＬ回路において、
前記第１のクロックを可変遅延する可変遅延回路と、
前記可変遅延回路の出力を所定時間遅延して生成される第２のクロックと、前記第１のクロックとの位相を比較し、前記第１及び第２のクロックの位相関係に応じた位相比較結果信号を生成する位相比較回路と、
前記位相比較結果信号に応答して、前記可変遅延回路にその遅延量を制御する遅延制御信号を供給する遅延制御回路とを有し、
前記遅延制御回路は、前記ＤＬＬ回路の第１の動作期間に、前記可変遅延回路の遅延量を最小遅延量単位で変更するシングル遅延制御信号を生成し、前記ＤＬＬ回路の前記第１の動作期間と異なる第２の動作期間に、前記可変遅延回路の遅延量をバイナリ単位で変更するバイナリ遅延制御信号を生成することを特徴とする。
【００１１】
上記の発明によれば、第２の動作期間は、バイナリシフト方式で遅延量を制御することで位相調整を行うので、短時間でロックオン状態またはそれに近い状態にすることができ、第１の動作期間は、シングルシフト方式で遅延量を制御することで位相調整を行うので、安定した動作を可能にする。
【００１２】
上記の本発明において、前記遅延制御回路は、
前記第１の動作期間において活性化され、前記シングル遅延制御信号を生成する第１の遅延制御回路と、
前記第２の動作期間において活性化され、前記バイナリ遅延制御信号を生成する第２の遅延制御回路とを有することを特徴とする。
【００１３】
上記の発明によれば、遅延制御回路の第１及び第２の遅延制御回路をそれぞれの動作期間において活性化することで、バイナリシフト方式とシングルシフト方式とを簡単に切り換えることが可能になる。
【００１４】
更に、上記の発明において、前記可変遅延回路は、シリアルに接続された複数のゲートを有し、前記遅延制御信号により、前記第１のクロックが通過するゲート数が可変設定され、
前記シングル遅延制御信号により生成される遅延制御信号により、前記可変遅延回路内のゲート数が前記最小遅延量単位で変更され、前記バイナリ遅延制御信号より生成される遅延制御信号により、前記可変遅延回路内のゲート数が、全体の１／２に、その後１／４または３／４に、....、その後（２¹ー１）／２ⁿ〜（２ⁿー１）／２ⁿ（但し分子は奇数）のいずれかに次々に変更されることを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１７】
第１の実施の形態例
図２は、本発明の第１の実施の形態例のＤＬＬ回路を示す概略図である。図１の従来例に対応する部分には同じ引用番号を与えている。図２のＤＬＬ回路では、供給されるクロックＣＬＫが入力バッファ１０で取り込まれ、第１のクロックｃ−ｃｌｋが出力され、可変遅延回路１１，１３と位相比較回路１６に供給される。そして、可変遅延回路１３から出力されるクロックｃ−ｃｌｋ２が、ダミーデータ出力バッファ１４とダミー入力バッファ１５を通過して、第２のクロックｄ−ｉ−ｃｌｋとして、位相比較回路１６に供給される。
【００１８】
これらの第１及び第２のクロックの位相差が、位相比較回路で検出され、位相比較結果信号φ_SO〜φ_RE及びφ_SS、φ_RRを出力する。これらの位相比較結果信号に応じて、第１及び第２の遅延制御回路１７，１８が、可変遅延回路１１，１３にその遅延量を制御する遅延制御信号φ_E-1〜φ_E-32を供給する。第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が進んでいる場合は、位相比較結果信号φ_SO、φ_SE及びφ_SSが出力され、それに応じて遅延制御回路１７，１８が、遅延量を増加する様な遅延制御信号φ_E-1〜φ_E-32を供給する。また、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れている場合は、位相比較結果信号φ_RO、φ_RE及びφ_RRが出力され、それに応じて遅延制御回路１７，１８が、遅延量を減少する様な遅延制御信号φ_E-1〜φ_E-32を供給する。その結果、第１及び第２のクロックの位相が一致する様に、可変遅延回路１１，１３の遅延量が制御される。
【００１９】
その結果、ダミーデータ出力バッファ１４の出力クロックｃ−ｃｌｋ３の位相は、供給されるクロックＣＬＫの位相と一致するように制御される。一方、図示しないメモリセルからの読み出しデータＤＡＴＡが、制御クロックｃ−ｃｌｋ１に同期してデータ出力バッファ１２に取り込まれ、データ出力Ｄ_outとして出力される。そして、可変遅延回路１１は、可変遅延回路１３と同様に遅延量が制御されるので、データ出力Ｄ_outの出力のタイミングが、供給クロックＣＬＫの位相と一致することになる。
【００２０】
また、必ずしも第１、第２のクロックの位相が一致する様に制御される必要はなく、所定の位相関係になるように制御されてもよい。
【００２１】
第１の実施の形態例は、第１及び第２の遅延制御回路１７，１８が設けられる。そして、位相比較回路１６からのゲート信号ＧＡＴＥに応じて、通常動作時の第１の動作期間では、第１の遅延制御回路１７を活性化する。また、電源投入時やスタンバイモードからの復帰時の第２の動作期間期間では、第２の遅延制御回路１８を活性化する。そして、上記第１の動作期間（通常動作時）では、第１の遅延制御回路１７が、位相比較されるたびに、可変遅延回路１１，１３の遅延量を最小遅延単位でシフトする様に遅延制御信号φ_E-1〜φ_E-32を出力する。また、上記の第２の動作期間（通常動作開始時）では、第２の遅延制御回路１８が、位相比較されるたびに、可変遅延回路１１，１３の遅延量を、全体の遅延量の１／２に、その後１／４または３／４に、....、その後（２¹ー１）／２ⁿ〜（２ⁿー１）／２ⁿ（但し分子は奇数）のいずれかにそれぞれなる様に、バイナリ遅延制御信号Ｎ１〜Ｎ３０を生成する。後述する通り、このバイナリ遅延制御信号Ｎ１〜Ｎ３０により、上記のバイナリシフトを可能にする遅延制御信号φ_E-1〜φ_E-32が出力される。
【００２２】
後述する詳細回路から明らかな通り、電源を投入した時やスタンバイモードから復帰した場合は、ＤＬＬ回路のループ回路は、ロックオン状態からかなりかけ離れた状態である。従って、そのような第２の動作期間では、従来例と同様に可変遅延回路１１，１３の遅延量を、位相比較されるたびに、最小遅延単位でシフトする制御方法では、ロックオンするのに長時間を要する。そこで、かかる第２の動作期間では、リセット信号φＲの供給に応答して、ゲート信号ＧＡＴＥがＨレベルとなり、第２の遅延制御回路１８が活性化される。この第２の遅延制御回路１８により、可変遅延回路１１，１３の遅延制御が行われる。第２の遅延制御回路１８により、ここでの例では、３回、位相比較結果に応じて遅延量の制御が行われると、インバータ１９を介してＨレベルの反転ゲート信号が第１の遅延制御回路１７に供給され、第２の遅延制御回路１８から第１の遅延制御回路１７に切り換わる。通常動作期間である第１の動作期間に移行する。その第１の動作期間では、従来例と同様にして、第１の遅延制御回路１７によるシングルシフト方式の遅延量の制御が行われる。
【００２３】
尚、ここで通常動作とは、通常の周期のクロックＣＬＫが供給され、それに応じた頻度で位相比較を行って遅延量を設定するアクティブな動作状態をいう。したがって、通常動作開始には、電源投入時やパワーダウンモードで位相比較の頻度が低い状態から通常状態に戻されて通常動作を開始した時などが含まれる。
【００２４】
図３は、位相比較回路１６を示す図である。位相比較回路１６は、図３に示すように、第１のクロックc-clk とそれを遅延させた第２のクロックd-i-clk の位相を比較する位相比較部２０、比較結果を第１の遅延制御回路１７に供給する第１の位相比較出力部２１、および比較結果を第２の遅延制御回路１８に供給する第２の位相比較出力部２２を有する。電源投入時やスタンバイモードからの復帰時に生成されるリセット信号φＲは、第２の位相比較出力部２２に供給され、それに応じて、ゲート信号ＧＡＴＥが、第２の遅延制御回路１８に供給され、更に、その反転信号がインバータ１９を介して第１の遅延制御回路１７に供給される。また、位相比較部２０は、両クロックc-clk 及びd-i-clk の位相が一致したとき、位相一致信号ＪＳＴを生成し、第２の位相比較出力部２２に供給する。第２の位相結果出力部２２は、この位相一致信号ＪＳＴに応答して、第２の動作期間中であっても強制的にゲート信号ＧＡＴＥをＬレベルにし、第１の遅延制御回路１７を活性化し、第１の動作期間に移行させる。
【００２５】
図４は、可変遅延回路１１，１３の例を示す図である。この可変遅延回路は、入力クロックｉ−ｃｌｋを遅延させて、出力クロックｄｌｌ−ｃｌｋを出力する。可変遅延回路１１，１３は、複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、図示される通り構成される。ＮＡＮＤゲート１１３〜１２０の一方の入力には、入力クロックｉ−ｃｌｋを遅延させたクロックが供給され、他方の入力には遅延制御信号φ_E-1〜φ_E-32が供給される。遅延制御信号φ_E-1〜φ_E-32は、いずれか１つの信号がＨレベルとなり、残りの信号がＬレベルとなる。
【００２６】
仮に、遅延制御信号φ_E-1がＨレベルとすると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲート１１３〜１１９の出力は全てＨレベルとなる。その結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、インバータ１０２〜１０８は全てＨレベルとなる。そこで、入力クロックｉ−ｃｌｋは、４つのインバータ９８〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つのインバータ１０９〜１１２との合計１０段のゲートの遅延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力される。この状態が、遅延量が最小の状態である。
【００２７】
そして、Ｈレベルの遅延制御信号φ_E-1〜φ_E-32が図中右側にシフトするたびに、ＮＡＮＤゲート１２７及びインバータ１０８の２段のゲートの遅延量が追加される。そして、遅延制御信号φ_E-32がＨレベルになると、最大の遅延量となる。即ち、遅延制御信号φ_E-1〜φ_E-32の内、Ｈレベルの遅延制御信号が右側に１つずれると、ＮＡＮＤゲートとインバータの２段分の遅延量が増加され、左側に１つずれると、同様の２段分の遅延量が減少される。この２段分の遅延量が、シングルシフト方式での最小遅延単位である。
【００２８】
図５は、位相比較回路１６内の位相比較部２０の回路図である。また、図６は、位相比較部の動作を示す波形図である。この位相比較部は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１５からなる部分において、第１のクロックｃ−ｃｌｋと第２のクロックｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ４にその検出結果を生成する。両クロックの位相関係は、図６の（Ａ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が進んでいる状態と、図６の（Ｂ）に示される通り、両クロックの位相がほぼ一致している状態と、図６の（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れている状態とに分類される。
【００２９】
図６の（Ａ）の状態の場合は、両クロックがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ
となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。ＮＡＮＤゲート１９８は、両クロックが共にＨレベルになると出力をＬレベルにし、その立ち下がりエッジから所定の幅のＨレベルパルスが、ＮＯＲゲート２１６から出力される。このＨレベルパルスが、取り込みパルスとしてＮＡＮＤゲート２０４〜２０７に供給され、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１０，２１１からなるラッチ回路とにそれぞれ取り込まれる。従って、信号φｂ、φｃ、φｄ、φｅは、図５の表に示される通り、
φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ
となる。
【００３０】
図６（Ｂ）の状態は、第１のクロックｃ−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時間以内の範囲で遅れる場合である。その場合は、第１のクロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ
となり、更に、インバータ２１５の出力が第２のクロックｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、
ｎ３＝Ｌ、ｎ４＝Ｈ
となる。
【００３１】
従って、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図５の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ
となる。この場合は、位相が一致したことを意味するので、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴもＨレベルを出力する。
【００３２】
図６（Ｃ）の状態では、第１のクロックｃ−ｃｌｋが先にＨレベルとなり、
ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ
となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨレベルになっても、上記のノードｎ１〜ｎ４の状態は変化しない。この状態が、両クロックがＨレベルになるタイミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、図５の表に示される通り、
φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ
となる。
【００３３】
図７は、位相比較回路１６の第１の位相比較出力部２１の回路図である。また、図８は、その位相比較出力部２１の動作を示す波形図である。波形図の（Ａ），（Ｂ），（Ｃ）は、図５及び図６の（Ａ），（Ｂ），（Ｃ）にそれぞれ対応する。
【００３４】
位相比較出力部２１は、両クロックの位相比較のタイミングで生成されるタイミング信号φａの周波数を２分の１に分周する分周回路２１Ａと、その分周回路２１Ａからの出力のタイミングに応答して、両クロックの位相関係に応じて生成された信号φｂ、φｃ、φｄ、φｅに基づいて、位相比較結果信号φ_SO〜φ_REを出力する出力回路２１Ｂとから構成される。
【００３５】
２分の１分周回路２１Ａは、ＪＫフリップフロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８（図５）で検出し、その検出パルスφa を２分の１分周して、逆相のパルス信号ｎ１１とｎ１２とを生成する。検出パルスφ_aがゲート２２６，２２７に供給され、反転検出パルス／φ_aがゲート２２２，２２３に供給され、ゲート２２８，２２９からなるラッチ回路と、ゲート２２４，２２５からなるラッチ回路間で、反転信号を転送する。その結果、２分の１分周された逆相のパルス信号ｎ１１，ｎ１２が生成される。
【００３６】
出力回路２１Ｂは、サンプリングラッチされた信号φｂ、φｃ、φｄ、φｅをデコードして、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状態（Ａ））は、インバータ２３６の出力をＨレベルにし、両クロックの位相が一致している時（状態（Ｂ））は、インバータ２３６と２３７の出力を共にＬレベルにし、更に、第１のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））は、インバータ２３７の出力をＨレベルにする。
【００３７】
従って、出力回路２１Ｂは、ＮＡＮＤゲート２３２〜２３５のデコード機能により、上記の状態（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１３の遅延量を増加させる位相比較結果信号φ_SO、φ_SEを、交互にＨレベルにする。即ち、図８（Ａ）に示される通りである。また、上記の状態（Ｂ）の時は、出力回路２１Ｂは、図８（Ｂ）の如く、位相比較結果信号φ_SO〜φ_REを生成しない。更に、上記の状態（Ｃ）の時は、図８（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５が、タイミング信号ｎ１１，ｎ１２に応答して、第２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延回路１３の遅延量を減少させる位相比較結果信号φ_RO、φ_REを、交互にＨレベルにする。
【００３８】
図９は、第１の遅延制御回路１７の一部の構成を示す回路図である。第１の遅延制御回路１７は、図３に示された通り、第１の位相比較出力部２１からの位相比較結果信号φ_SO〜φ_REに応答して、可変遅延回路１１，１３の遅延量を最小遅延単位でシフトするシングル遅延制御信号（ノード５ａ−１〜ノード５ａ−６）を生成し、ＮＯＲゲート４３１−１〜４３１−３から遅延制御信号φ_E-1〜φ_E-3を出力する。図４に示した通り、遅延制御信号φ_E-1〜φ_E-32は、３２ビットで構成されるが、図９にはその最初の３ビット分だけが示される。
【００３９】
第１の遅延制御回路１７は、位相比較結果信号φ_SO、φ_SEによりＨレベルの遅延制御信号φ_Eを右側にシフトし、可変遅延回路の遅延量を増加させ、位相比較結果信号φ_RO、φ_REによりＨレベルの遅延制御信号φ_Eを左側にシフトし可変遅延回路の遅延量を減少させる。
【００４０】
遅延制御回路の各段は、例えば１段目では、ＮＡＮＤゲート４３２−１とインバータ４３３−１からなるラッチ回路をそれぞれ有する。また、位相比較結果信号φ_SO〜φ_REによりラッチ回路４３２−１と４３３−１の状態を強制的に反転させるトランジスタ４３４−１，４３６−１を有する。トランジスタ４３８−１，４３９−１は、反転の対象外の場合にトランジスタ４３４−１，４３６−１によってはラッチ回路が反転されないようにする為に設けられる。２段目〜３段目の回路も同様の構成である。これらのトランジスタは全てＮチャネル型である。
【００４１】
ゲート信号ＧＡＴＥがＨレベルの時に、インバータ１９によりＮチャネルトランジスタ４４０−１〜３，４４１−１〜３が全てオフとなり、第１の遅延制御回路は非活性状態となる。また、ゲート信号ＧＡＴＥがＬレベルの時に、Ｎチャネルトランジスタ４４０−１〜３，４４１−１〜３が全てオンとなり、第１の遅延制御回路は活性状態となる。
【００４２】
今仮に、Ｌレベルパルスのリセット信号φ_Rが印加されると、ＮＡＮＤゲート４３１−１〜３の出力は全てＨレベルとなり、インバータ４３３−１〜３の出力は全てＬレベルとなる。従って、ノード５ａ−２がＬレベルとなり、ＮＯＲゲート４３１−１の出力の遅延制御信号φ_E-1はＨレベルとなる。また、ノード５ａ−１，５ａ−３が共にＨレベルであるので、それ以外の遅延制御信号φ_E-2、φ_E-3は全てＬレベルとなる。即ち、リセット信号φ_Rに応答して、遅延制御信号φ_E-1がＨレベルとなり、可変遅延回路１１，１３は最小遅延時間に制御される。
【００４３】
次に、位相比較が実行されると、両クロックの位相関係に応じて、位相比較結果信号φ_SO〜φ_REのいずれかがＨレベルとなる。今仮に、位相比較結果信号φ_SEがＨレベルとなると、トランジスタ４３４−１が導通し、ノード５ａ−１を強制的にＬレベルに引き下げて、インバータ４３３−１の出力のノード５ａ−２を強制的にＨレベルに引き上げる。その結果、ＮＯＲゲート４３１−１の出力φ_E-1はＬレベルとなる。また、ノード５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯＲゲート４３１−２の出力φ_E-2はＨレベルとなる。そして、１段目と２段目のラッチ回路は、その状態を保持する。更に、その後の位相比較により位相比較結果信号φ_SOがＨレベルになると、同様の動作により、ノード５ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号φ_E-3がＨレベルとなる。この様に、位相比較結果信号φ_SEとφ_SOにより、遅延時間が長くなる様に遅延制御信号φ_Eが右側にシフトする。
【００４４】
逆に、位相比較結果信号φ_REとφ_ROにより、上記と逆の動作により、遅延時間が短くなる様に遅延制御信号φ_Eが左側にシフトする。尚、上記の位相比較回路の出力部の動作から明らかな通り、位相比較結果信号φ_SEとφ_SOは、第２のクロックｄ−ｉ−ｃｌｋが進んでいる時に位相比較毎に交互に生成され、また、位相比較結果信号φ_REとφ_ROは、第２のクロックｄ−ｉ−ｃｌｋが遅れている時に位相比較毎に交互に生成される。
【００４５】
図１０は、位相比較回路の第２の位相比較出力部２２の回路図である。また、図１１は、位相比較出力部２２の動作を示す波形図である。第２の位相比較出力２２は、図１０に示される通り、ＮＡＮＤゲート、ＮＯＲゲートまたはインバータ４５０〜４８９で構成される。この第２の位相比較出力部２２の基本的な動作では、リセット信号φ_Rに応答して、ゲート信号ＧＡＴＥをＨレベルにして第２の遅延制御回路を活性化し且つイニシャライズ信号ＩＮＩをＨにし、その後の位相比較結果信号φ_SO〜φ_REに応答して信号φ_SSとφ_RRを生成し、更に、位相比較結果信号φ_SO〜φ_REを３回受信すると、カウンタ４５８によりゲート信号ＧＡＴＥをＬレベルにする。また、リセット信号φ_Rに応答して、Ｈレベルパルスの制御信号Ｒ１，Ｒ２を同時に生成し、その後の位相比較結果信号φ_SO〜φ_RE毎に、Ｈレベルパルスの制御信号Ｒ１，Ｒ２を交互に生成する。
【００４６】
図１１を参照して更に動作を説明する。先ず、第１の位相比較出力部２１からの位相比較結果信号φSO, φSEのいずれかが入力されると、ＮＯＲゲート４５０及びインバータ４５２により、第２の遅延制御回路用の位相比較結果信号であるカウントアップ信号φSSが発生し、第２の遅延制御回路１８へ供給される。同様に、第１の位相比較出力部２１からの位相比較結果信号φRO, φREのいずれかが入力されると、ＮＯＲゲート４５１とインバータ４５６により、第２の遅延制御回路用の位相比較結果信号であるカウントダウン信号φRRが発生し、第２の遅延制御回路１８へ供給される。
【００４７】
信号φSSまたはφRRが発生すると、ノードＮ５５にＨパルスが発生し、インバータ５４５，ゲート４５５によりノードＮ５５の立ち下がりエッジでノードＮ５６にＨパルス信号が発生し、その信号Ｎ５６が後述するゲート信号ＧＡＴＥとともにNANDゲート４５７を介してカウンタ４５８に供給される。ノードＮ５７の信号は、第２の遅延制御回路１８へのリセット信号Ｒ１，Ｒ２を生成する部分(ゲート４７３〜４８９で構成される回路) にも供給される。
【００４８】
電源投入時またはスタンバイモードからの復帰時には、Ｌレベルパルスのリセット信号φ_Rが発生し、カウンタ４５８がリセットされて、その出力Ｎ５８がＬレベルになる。それに応答して、ゲート４６２〜４６６及び４６８，４６９によって、ゲート信号ＧＡＴＥがＨレベルとなり、第１の遅延制御回路１７および第２の遅延制御回路１８に供給される。この時、可変遅延回路１１，１３の遅延量を制御する回路が、第１の遅延制御回路１７から第２の遅延制御回路１８へ切り換わる。またゲート信号ＧＡＴＥの立ち上がりタイミングでイニシャルパルス信号ＩＮＩが発生して第２の遅延制御回路１８に供給される。この状態が、ＮＡＮＤゲート４６２，４６３によるラッチ回路で保持される。
【００４９】
ゲート信号GATEがＨレベルになると、図１１に示すように、信号φSS, φRRのいずれかが発生するたびにカウンタ４５８の入力ノードＮ５７にＬレベルのパルス信号が発生する。位相結果信号φSSまたはφRRが３回発生すると、カウンタ４５８がノードＮ５７のパルス信号の立ち上がりエッジを３回カウントし、カウンタ４５８の出力Ｎ５８はＨレベルとなる。それに伴いゲート信号GATEはＬレベルとなり、可変遅延回路１１，１３の遅延量を制御する回路が第２の遅延制御回路１８から第１の遅延制御回路１７へ切り換わる。
【００５０】
第２の遅延制御回路１８の動作中に位相比較部からロックオン信号ＪＳＴが供給される場合も、ＮＡＮＤゲート４６８によりゲート信号GATEはＬレベルとなり、可変遅延回路１１，１３の遅延量を制御する回路が第２の遅延制御回路１８から第１の遅延制御回路１７へ切り換わる。
【００５１】
また、ノードＮ５７のパルス信号は、第２の遅延制御回路１８へのリセット信号Ｒ１，Ｒ２を生成する部分( ゲート４３３〜４８９で構成される回路) にも供給される。上記した通り、リセット信号φR が供給されたときに、インバータ４９０とＮＯＲゲート４８５，４８８により、リセット信号Ｒ１，Ｒ２が同時に発生する。その後は、図１１に示すように、信号φSS, φRRのいずれかが発生するたびに、ノードＮ５７のパルス信号から生成されるノードＮ５９のパルス信号に同期して、ラッチ回路４７５，５７６，５７７とその間のゲート４７８，４７９，４８０からなる回路により、ノードＮ６０，Ｎ６１，Ｎ６２が、（Ｈ、Ｌ、Ｈ）と（Ｌ、Ｈ、Ｌ）の状態を交互に繰り返し、リセット信号Ｒ１，Ｒ２が交互に発生し第２の遅延制御回路１８に供給される。即ち、ノードＮ６０とＮ６１の状態が、ＮＯＲゲート４８４，４８７を介してノードＮ５７の立ち上がりエッジに同期して取り出されて、リセット信号Ｒ１，Ｒ２が生成される。
【００５２】
図１１に示した動作例では、３回の位相比較結果は、順番に、遅延を増加する位相比較結果信号φ_SE、φ_SOの発生、遅延を減少する結果信号φ_RE、φ_ROの発生、及び遅延を増加する位相比較結果信号φ_SE、φ_SOの発生となっている。
【００５３】
図１２は、第２の遅延制御回路１８の回路図である。また、図１３は、第２の遅延制御回路１８の動作を示す波形図である。
【００５４】
第２の制御回路１８は、位相比較回路から供給される信号(INI, φSS, φRR,R1,R2) をもとに、電源投入時またはスタンバイモードからの復帰時における可変遅延回路１１，１３の遅延量制御の為のバイナリ遅延制御信号Ｎ１〜Ｎ２０を生成する。供給される上記信号はシフト用ユニットＤ１〜Ｄ１５に入力される。各シフト用ユニットＤｎは、その構成が図１２中の破線内に示される通り、トランジスタゲート４９０，４９１と、リセットトランジスタ４９３と、ラッチ回路４９４，４９５とインバータ４９６で構成される。これらのシフト用ユニットＤｎは、信号INI,φSS, φRRのいずれかがＨレベルになってトランスファーゲート４９０，４９１が導通したとき、端子Ａに入力された信号を端子Ｄから出力する。
【００５５】
図１２に示すように、シフト用ユニットＤ１は可変遅延回路の遅延段数をほぼ二等分する位置に配置され、端子Ａには外部電源Ｖ_CCが供給される。シフト用ユニットＤ２，Ｄ３は、ユニットＤ１で二等分された遅延段数をさらに二等分する位置にそれぞれ配置され、各端子Ａにはシフト用ユニットＤ１の端子Ｄの信号がそれぞれ入力される。シフト用ユニットＤ４〜Ｄ７およびＤ８〜Ｄ１５も同様に配置され、各端子Ａには前段に設置されたシフト用ユニットの端子Ｄの信号がそれぞれ入力される。シフト用ユニットＤ１〜Ｄ１５の端子Ｄの出力信号は、後段にそれぞれ設置されたＮＯＲゲート５０１〜５２９にも同時に供給される。また、そのＮＯＲゲートの出力は、インバータ５０２〜５３０を介して、それぞれ隣接するＮＯＲゲートの入力に供給される。
【００５６】
ゲート信号ＧＡＴＥがＨレベルの時に、ゲート５３２が導通し、各インバータ５０２〜５３０の出力がバイナリ遅延制御信号Ｎ１〜Ｎ３０として、第１の遅延制御回路１７に供給され、図９に示した通り、可変遅延信号φ_E-1〜φ_E-32が生成される。
【００５７】
第２の遅延制御回路１８の動作を図１３を用いて説明する。本実施の形態例では、ロックオンに必要な遅延量を設定するポイントを遅延制御信号φE-24の位置としている。
【００５８】
初期値設定（時刻ｔ１，ｔ２）
電源投入時またはスタンバイモードからの復帰時には、リセット信号φ_Rの立ち下がりエッジに同期して、前述したように位相比較回路から信号Ｒ１，Ｒ２が同時に供給され、すべてのシフト用ユニットD1〜D15 の出力ＤがリセットされてＬレベルとなる。その直後、リセット信号φ_Rの立ち上がりエッジに同期して、Ｈレベルになったゲート信号GATEおよびイニシャライズ信号ＩＮＩが位相比較回路から供給される。ゲート信号GATEがＨレベルになると第１の遅延制御回路１７での遅延制御動作が停止し、第２の遅延制御回路１８から第１の遅延制御回路１７へバイナリ遅延制御信号Ｎ１〜Ｎ３０を出力するためのスイッチ５３２がすべてオンになる。
【００５９】
イニシャライズ信号ＩＮＩが供給されると、シフト用ユニットD1のトランスファゲートがオンになり、出力端子ＤからＨレベルの信号が出力される。シフト用ユニットD1以外のシフト用ユニットの出力端子ＤはＬレベルのままである。その結果、バイナリ遅延制御信号のうちＮ１〜Ｎ１６はＨレベル、Ｎ１７〜Ｎ３０はＬレベルとなり、第１の遅延制御回路１７へ供給される。この場合、第１の遅延制御回路１７のNOR 回路431-17の出力側の遅延制御信号φ_E-17がＨレベルとなり（図９には記載されていない) 、遅延制御信号φ_E-17に対応する遅延量が可変遅延回路１１，１３に設定される。
【００６０】
位相比較１回目（時刻ｔ３）
遅延制御信号φ_E-17が選択された後、この例では、位相比較回路での比較結果としてカウントアップ信号φSSが入力される。このとき、信号φSSが入力端子Ｂに入力され且つ入力端子ＡにＨレベル信号が入力されているシフト用ユニットＤ３の出力端子Ｄが、Ｈレベルとなる。その直後にパルス信号Ｒ１が供給されてシフト用ユニットＤ１の出力端子ＤがリセットされＬレベルとなる。
【００６１】
この時点で、出力端子ＤがＨレベルになるのはシフト用ユニットＤ３だけなので、バイナリ遅延制御信号のうちN1〜N24 はＨレベル、N25 〜N30 はＬレベルとなり、第１の遅延制御回路１７へ供給される。この場合、第１の遅延制御回路１７のNOR 回路431-25の出力の遅延制御信号φ_E-25がＨレベルとなり（図９には記載されていない) 、遅延制御信号φ_E-25に対応する遅延量が、可変遅延回路１１，１３に設定される。
【００６２】
位相比較２回目（時刻ｔ４）
遅延制御信号φ_E-25が選択された後、この例では、位相比較回路での比較結果としてカウントダウン信号φRRが入力される。このとき、信号φRRが入力端子Ｂに入力され且つ入力端子ＡにＨレベル信号が入力されているシフト用ユニットＤ６の出力端子ＤがＨレベルとなる。その直後にパルス信号Ｒ２が供給されてシフト用ユニットＤ３の出力端子ＤがリセットされＬレベルとなる。
【００６３】
この時点で、出力端子ＤがＨレベルになるのはシフト用ユニットＤ６だけなので、バイナリ遅延制御信号のうちN1〜N20 はＨレベル、N21 〜N30 はＬレベルとなり、第１の遅延制御回路１７へ供給される。この場合、第１の遅延制御回路１７のNOR 回路431-21の出力の遅延制御信号φ_E-21がＨレベルとなり（図９には記載されていない) 、遅延制御信号φ_E-21に対応する遅延量が可変遅延回路１１，１３に設定される。
【００６４】
位相比較３回目（時刻ｔ５）
遅延制御信号φ_E-21が選択された後、この例では、位相比較回路での比較結果としてカウントアップ信号φSSが入力される。このとき、信号φSSが入力端子Ｂに入力され且つ入力端子ＡにＨレベル信号が入力されているシフト用ユニットＤ１３の出力端子ＤがＨレベルとなる。その直後にパルス信号Ｒ１が供給されてシフト用ユニットＤ６の出力端子ＤがリセットされＬレベルとなる。
【００６５】
この時点で出力端子ＤがＨレベルになるのはシフト用ユニットＤ１３だけなので、バイナリ遅延制御信号のうちN1〜N22 はＨレベル、N23 〜N30 はＬレベルとなり、第１の遅延制御回路１７へ供給される。この場合、第１の遅延制御回路１７のNOR 回路431-23の出力の遅延制御信号φ_E-23がＨレベルとなり（図９には記載されていない) 、遅延制御信号φ_E-23に対応する遅延量が可変遅延回路１１，１３に設定される。
【００６６】
遅延制御回路の切り換えとその後（時刻ｔ６）
電源投入またはスタンバイモードからの復帰後に、位相比較結果信号φSS, φRRが位相比較回路から供給されバイナリシフト方式の遅延量調整が３回行われると、ゲート信号GATEはＬレベルになり、第２の遅延制御回路１８から第１の遅延制御回路１７へバイナリ遅延制御信号Ｎ１〜Ｎ３０を出力するためのスイッチ５３２がオフになる。また、第１の遅延制御回路１７に供給されるゲート信号GATEの反転信号はＨレベルとなる。このため、可変遅延回路１１，１３の遅延量を制御する回路が、第２の遅延制御回路１８から第１の遅延制御回路１７へ切り換わる。その後の遅延量制御は、第１の遅延制御回路１７（図９）のシングルシフト方式となる。
【００６７】
電源投入またはスタンバイモードからの復帰後にバイナリシフト方式の遅延量制御を３回行った時点で、遅延制御信号φ_E-23が既に選択されているので、ロックオンに必要な遅延量のポイントである遅延制御信号φ_E-24に設定するためには、シングルシフト方式の遅延量制御をあと１回行えばよいことになる。したがって、図１３に示される通り、時刻ｔ６において、シングルシフト方式で遅延制御信号がφ_E-23からφ_E-24にシフトして、ロックオン状態となる。つまり、電源投入またはスタンバイモードからの復帰後からロックオンするまでに行う位相比較の回数は、従来例のシングルシフト方式のみでは２３回であるのに対し、本実施の形態例では４回で済み、ロックオン時間を大幅に短縮することができる。
【００６８】
第２の実施の形態例
図１４は、第２の実施の形態例のＤＬＬ回路を示す概略図である。図２の第１の実施の形態例に対応する部分には同じ引用番号を与えた。第１の実施の形態例と異なる部分を説明すると、第２の実施の形態例では、通常動作時（第１の動作期間）は、位相比較回路１６が位相比較結果信号ＵＰ１，ＤＯＷＮ１を第１の遅延制御回路２６に供給し、第１の遅延制御回路３６は、シングルシフト方式の遅延制御信号Ｑ０〜Ｑ４を生成する。また、電源投入時やスタンバイモードからの復帰時の所定期間（第２の動作期間）は、位相比較回路１６が位相比較結果信号ＵＰ２，ＤＯＷＮ２を第２の遅延制御回路２７に供給し、第２の遅延制御回路２７は、バイナリシフト方式の遅延制御信号Ｓ０，Ｒ０〜Ｓ４，Ｒ４を生成し、それに対応する遅延制御信号Ｑ０〜Ｑ４が可変遅延回路１１，１３に供給される。
【００６９】
第２の実施の形態例では、電源投入時やスタンバイモードからの復帰時に生成されるリセット信号φ_Rは、位相比較回路１６に供給され、第２の動作期間中のバイナリシフト方式による遅延設定が終了すると、第２の遅延制御回路１８からシフトエンド信号ＱＥが生成され、位相比較回路１６に供給され、第１の動作期間に移行される。
【００７０】
図１５は、第２の実施の形態例の位相比較回路１６の概略図である。図１５の例では、第１のクロックｃ−ｃｌｋとそれを遅延させた第２のクロックｄ−ｉ−ｃｌｋとを比較する位相比較部２０と、それから生成される信号φ_a〜φ_eを供給され、位相比較結果信号φ_SO〜φ_REを生成する位相比較結果出力部２１と、位相比較結果信号φ_SO〜φ_REを供給され、それらから位相比較結果信号ＵＰ１，ＤＯＷＮ１及びＵＰ２，ＤＯＷＮ２をそれぞれ第１の遅延制御回路２６と第２の遅延制御回路２７に適宜供給する遅延制御回路切り換え部２５とを有する。
【００７１】
位相比較部２０は、第１の実施の形態例と同様に図５に示された回路構成である。また、位相比較出力部２１は、第１の実施の形態例と同様に図７に示された回路構成である。遅延制御切り換え部２５と、第１の遅延制御回路２６と、第２の遅延制御回路２７については、以下に詳述する。
【００７２】
図１５の位相比較回路１６では、通常動作開始時にリセット信号φ_Rが遅延制御回路切り換え部２５に供給され、第２の遅延制御回路２７に位相比較結果信号ＵＰ２，ＤＯＷＮ２が供給される。第２の遅延制御回路２７が遅延量設定動作を終了してシフトエンド信号ＱＥを生成するか、位相比較部２０がロックオンしたことを示すロックオン信号ＪＳＴを生成するかすると、遅延制御回路切り換え部２５は、位相比較結果信号ＵＰ１，ＤＯＷＮ１を第１の遅延制御回路２６に供給する。尚、第２の実施の形態例では、リセット信号φ_Rは、第１の実施の形態例と異なり、Ｈレベルのパルス信号である。
【００７３】
図１６は、遅延制御回路切り換え部２５の回路図である。この回路では、位相比較出力部２１からカウントアップ信号φSO, φSEが入力された時は、ＮＯＲゲート５４０とインバータ５４１により、信号ＵＰが生成され、カウントダウン信号φRO, φREが入力された時は、信号ＤＯＷＮが生成される。これらの信号は、ＮＡＮＤゲート５５２〜５５５及びインバータ５５６〜５５９を介して、第１の遅延制御回路２６または第２の遅延制御制御回路２７に供給される。
【００７４】
電源投入時またはスタンバイモードからの復帰時にＨレベルパルスのリセット信号φR が供給されると、インバータ５４４によりＰチャネルトランジスタ５４５が導通する。その時、シフトエンド信号ＱＥはＬレベルである。このときロックオン信号ＪＳＴはＬレベルなので、Ｎチャネルトランジスタ５４８はオフになり、ノードＮ３１はＨレベルとなる。この状態が、インバータ５４９，５５０によりラッチされる。それに伴いノードＮ３２がＬレベルになるため、第１の遅延制御回路２６に供給されるUP1 信号およびDOWN1 信号は常にＬレベルとなる。また、ノードＮ３３はＨレベルになるため、第２の遅延制御回路２７には、位相比較結果信号として有効な信号ＵＰ２または信号ＤＯＷＮ２が供給され、バイナリシフト方式による位相調整が行われる。
【００７５】
バイナリシフト方式による位相調整が終了すると、シフトエンド信号ＱＥがＨレベルとなり、Ｎチャネルトランジスタ５４８が導通する。この時リセット信号φR はＬレベルなので、Ｐチャネルトランジスタ５４５はオフとなり、ノードＮ３１がＬレベルになり、インバータ５４９，５５０のラッチ状態を反転する。それに伴いノードＮ３３がＬレベルになるため、第２の遅延制御回路２７に供給される信号UP2 および信号DOWN2 は常にＬレベルとなる。また、ノードＮ３２はＨレベルになるため、第１の遅延制御回路２６には位相比較結果信号として有効な信号ＵＰ１または信号ＤＯＷＮ１が供給され、シングルシフト方式による位相調整に切り換わる。
【００７６】
バイナリシフト方式による位相調整が終了する前にロックオン信号ＪＳＴが発生した場合も、Ｐチャネルトランジスタ５４８がオンとなり、ノードＮ３１がＬレベルになる。そして、バイナリシフト方式による位相調整が終了した場合と同様に、シングルシフト方式による位相調整に切り換わる。
【００７７】
図１７は、第２の実施の形態例における可変遅延回路１１，１３と第１の遅延制御回路２６を示す回路図である。
【００７８】
可変遅延回路１１，１３は、５つの遅延ユニット５７０〜５７４と、その間に設けられたスイッチユニット５７５〜５７９で構成される。遅延ユニットは、図中の破線内に示される通り、インバータ５８０、５８１、抵抗ＲおよびコンデンサＣから構成される。各遅延ユニットの遅延量は、ユニット内の抵抗値Ｒまたはコンデンサの容量Ｃを変えることにより、遅延ユニット５７０から５７４に向かって、その遅延量がτ、２τ、…、１６τのように２の累乗に設定される。
【００７９】
各遅延ユニット間のスイッチユニット５７５〜５７９には、第１の遅延制御回路２６からの制御信号Ｑ０〜Ｑ４が供給される。各スイッチユニットは、図中破線内に示される通り、インバータ５８４とＣＭＯＳトランスファーゲート５８２，５８３で構成され、制御信号Ｑ０〜Ｑ４の設定により、スイッチユニットに対応する遅延ユニットを介してクロック信号c-clk が伝播するかどうかが決まる。例えば、制御信号Ｑ４がＨレベルのときは、クロック信号c-clk は１６τ遅延ユニット５７０を介して伝播し、Ｌレベルのときは１６τ遅延ユニット５７０を介さずに伝播する。
【００８０】
Ｈレベルの制御信号Ｑ０〜Ｑ４に対応する遅延ユニットの遅延量の合計が、可変遅延回路１１，１３の遅延量となる。この遅延量は、制御信号Ｑ０〜Ｑ４の信号レベルの配列を、バイナリ・カウンタとみなした時のカウンタ値に相当する。例えば、制御信号Ｑ１，Ｑ０がＨレベルのとき、カウンタ値は00011 で可変遅延回路１１，１３の遅延量は３τ(=２¹τ＋２⁰τ) となり、Ｑ４，Ｑ２，Ｑ０がＨレベルのとき、カウンタ値は10101 で可変遅延回路１１，１３の遅延量は２１τ(=２⁴τ＋２²τ＋２⁰τ) となる。
【００８１】
第１の遅延制御回路２６は、５ビットのUp/Down カウンタ５９０で構成される。このカウンタ５９０には、位相比較回路からのカウントアップ信号ＵＰ１とカウントダウン信号ＤＯＷＮ１、または第２の遅延制御回路２７からの遅延セット信号S0〜S4と遅延リセット信号R0〜R4に基づいて、遅延制御信号Ｑ０〜Ｑ４を生成し、可変遅延回路１１，１３のスイッチユニット５７５〜５７０に供給する。
【００８２】
図１８は、カウンタ５９０の動作を示す図である。通常動作時（第１の動作期間）には、カウントアップ信号UP1 とカウントダウン信号DOWN1 が位相比較回路から供給される。信号UP1 が供給される場合は、図１８中に示されるように遅延制御信号Ｑ０〜Ｑ４から成るカウンタ値がカウントアップし、可変遅延回路１１，１３の遅延量を１τずつ増加させる。信号DOWN1 が供給される場合は、同様に遅延制御信号Ｑ０〜Ｑ４から成るカウンタ値がカウントダウンし、可変遅延回路１１，１３の遅延量を１τずつ減少させる。このように、信号UP1 と信号DOWN1 により、可変遅延回路１１，１３の遅延量はシングルシフト方式で調整される。
【００８３】
電源投入時またはスタンバイモードからの復帰時には、前述の通り、信号UP1 と信号DOUN1 の供給が停止し、第２の遅延制御回路２７から遅延セット信号Ｓ０〜Ｓ４と遅延リセット信号Ｒ０〜Ｒ４が供給される。遅延セット信号が発生すると、対応する遅延制御信号Ｑ０〜Ｑ４がＨレベルに設定され、遅延リセット信号が発生すると、対応する遅延制御信号Ｑ０〜Ｑ４がＬレベルに設定される。この場合、後述するように、可変遅延回路１１，１３の遅延量はバイナリシフト方式で調整される。即ち、遅延セット、リセット信号が、バイナリ遅延制御信号に該当し、それにより遅延制御信号Ｑ０〜Ｑ４が設定される。
【００８４】
図１９は、第２の遅延制御回路２７の回路図である。また、図２０は、第２の遅延制御回路２７の動作波形図である。第２の遅延制御回路２７は、５ビットのシフトレジスタ６００と、その５ビット出力Ｑ１０〜Ｑ１４が供給されるＮＡＮＤゲート６１０〜６１８及びその出力が供給されるインバータあるいはＮＡＮＤゲート６２０〜６２８の遅延セット信号Ｓｎ、遅延リセット信号Ｒｎを生成する回路とで構成される。これらの信号Ｓｎ，Ｒｎは、図１７に示した通り、第１の遅延制御回路２６内のバイナリ・カウンタ５９０のそれぞれのビットに供給される。電源投入時またはスタンバイモードからの復帰時には、可変遅延回路１１，１３の遅延量は、これらの信号Ｓｎ，Ｒｎ（バイナリ遅延制御信号）に基づいて制御される。
【００８５】
図２０にしたがって、第２の遅延制御回路２７の第２の動作期間での動作を説明する。
【００８６】
初期値設定（タイミングＴ１）
電源投入時またはスタンバイモードからの復帰時（第２の動作期間）には、Ｈレベルパルスのリセット信号φ_Rが供給され、シフトレジスタ６００がリセットされて、その出力Ｑ１０〜Ｑ１３およびシフトエンド信号ＱＥはＬレベル、最上位の出力Ｑ１４はＨレベルにそれぞれ設定される。また、インバータ６１９とＮＡＮＤゲート６２０，６２２，６２４，６２６により、リセット信号φ_Rに同期して、遅延リセット信号Ｒ０〜Ｒ３および遅延セット信号Ｓ４がＨレベルのパルス信号となる。
【００８７】
リセット信号φR の供給直後（図２０中タイミングＴ１) は、位相比較回路２０から供給される位相比較結果信号であるカウントアップ信号UP2 およびカウントダウン信号DOWN2 はともにＬレベルであるため、ＮＡＮＤゲート６１８とインバータ６２８により、遅延リセット信号R4はＬレベルに設定される。またノードＮ１００もＬレベルとなるため、ＮＡＮＤゲート６１１，６１３，６１５，６１７により、遅延セット信号S0〜S3はＬレベルに設定される。
【００８８】
以上のように設定された遅延セット信号S0〜S4および遅延リセット信号R0〜R4が第１の遅延制御回路２６に供給される。このとき第１の遅延制御回路２６からの制御信号でＨレベルに設定されるのは遅延制御信号Ｑ４で、カウンタ５９０のカウンタ値は10000 となる。したがって、タイミングＴ１において可変遅延回路１１，１３に設定される遅延量は、16τ（＝２⁴τ) となる。この値は、可変遅延回路１１，１３の最大遅延量の３１τ（＝２⁴τ＋２³τ＋２²τ＋２¹τ＋２⁰τ) の約１／２に相当する。
【００８９】
位相比較動作（位相比較１、タイミングＴ２）
以後の位相比較動作において、信号ＵＰ２，ＤＯＷＮ２に応答して、逐次下位の桁に対応する遅延セット信号ＳｎがＨレベルパルスとなり、信号ＤＯＷＮ２に応答して、その上位桁に対応する遅延リセット信号Ｒｎ＋１がＬレベルに戻される。
【００９０】
先ず、最初の位相比較１の結果が、カウントアップ信号UP2 として入力される。これに伴い、ノードＮ１００にパルス信号が発生し、遅延セット信号S0〜S3を生成するＮＡＮＤゲート６１１，６１３，６１５，６１７およびシフトレジスタ６００に供給される。パルス信号Ｎ１００が発生した時点で、Ｈレベルに設定されているシフトレジスタ出力はＱ１４であるため、ＮＡＮＤゲート６１７とインバータ６２７により、その次の桁に対応する遅延セット信号Ｓ３にＨレベルのパルス信号が発生する。また、ノードＮ１００のパルス信号の立ち下がりエッジに同期して、シフトレジスタ出力Ｑ１４がＬレベルに、出力Ｑ１３がＨレベルに設定される。
【００９１】
以上のように設定された遅延セット信号S0〜S4および遅延リセット信号R0〜R4が第１の遅延制御回路２６に供給される。このとき第１の遅延制御回路２６からの遅延制御信号でＨレベルに設定されているのは信号Ｑ４，Ｑ３で、カウンタ値は11000 となる。したがって、タイミングＴ２において、可変遅延回路１１，１３に設定される遅延量は、２４τ（＝２⁴τ＋２³τ) となる。この値は、可変遅延回路の最大遅延量の約３／４（=1/2+1/4) に相当する。
【００９２】
位相比較動作（位相比較２、タイミングＴ３)
次の位相比較２の結果が、カウントダウン信号DOWN2 として入力される。これに伴い、ノードＮ１００にパルス信号が発生し、遅延セット信号S0〜S3を生成するＮＡＮＤゲート６１１，６１３，６１５，６１７およびシフトレジスタ６００に供給される。パルス信号Ｎ１００が発生した時点で、Ｈレベルに設定されているシフトレジスタ出力はＱ１３であるため、ＮＡＮＤゲート６１５とインバータ６２５により、その次の桁に対応する遅延セット信号Ｓ２にＨレベルのパルス信号が発生する。また、ノードＮ１００のパルス信号の立ち下がりエッジに同期して、シフトレジスタ出力Ｑ１３がＬレベルに、Ｑ１２がＨレベルに設定される。
【００９３】
カウントダウン信号DOWN2 は遅延リセット信号R0〜R4を生成するＮＡＮＤゲート６１０，６１２，６１４，６１６，６１８にも入力される。カウントダウン信号DOWN2 が入力された時点で、Ｈレベルに設定されているシフトレジスタ出力はＱ１３であるため、ＮＡＮＤゲート６１６，６２６により、遅延リセット信号Ｒ３にＨレベルのパルス信号が発生する。その結果、カウンタ５９０の出力Ｑ３がＬレベル（０値）に戻される。
【００９４】
以上のように、設定された信号S0〜S4および信号R0〜R4が第１の遅延制御回路２６に供給される。このとき第１の遅延制御回路２６からの制御信号でＨレベルに設定されているのはＱ４，Ｑ２で、カウンタ値は10100 となる。したがって、タイミングＴ３において、可変遅延回路１１，１３に設定される遅延量は、２０τ（＝２⁴τ＋２²τ) となる。この値は、可変遅延回路１１，１３の最大遅延量の約５／８(=3/4-1/8)に相当する。
【００９５】
以降の位相比較動作（位相比較３，４，５、タイミングＴ４，Ｔ５，Ｔ６）
位相比較１と２と同様に、カウントアップ信号UP2 またはカウントダウン信号DOWN2 の供給に伴いノードＮ１００にパルス信号が発生する。そのパルス信号の立ち下がりエッジに同期して、Ｈレベルに設定されるシフトレジスタ出力がＱ１２からＱ１０へ順次移動し、最後に出力ＱＥからシフトエンド信号ＱＥが発生して位相比較回路内の遅延制御回路切り換え部２５に供給される。
【００９６】
Ｈレベルに設定されたシフトレジスタ６００の出力が、Ｑ１２からＱ１０へ移動することにより、遅延セット信号S1〜S0から順次パルス信号が発生する。また、カウントダウン信号が供給された場合は、Ｈレベルに設定されたシフトレジスタ出力に対応する遅延リセット信号Ｒ０が発生する。それに基づいて第１の遅延制御回路２６からの遅延制御信号Ｑ４〜Ｑ０のレベルが設定され、可変遅延回路１１，１３の遅延量がバイナリシフト方式により制御される。
【００９７】
５ビット分の遅延制御信号Ｑ４〜Ｑ０の設定が終了すると、シフトエンド信号ＱＥが生成され、後述するように、信号UP2 ・DOWN2 の第２の遅延制御回路２７への供給が停止して、可変遅延回路１１，１３の遅延量を制御する回路が、第２の遅延制御回路２７から第１の遅延制御回路２６に切り換わる。位相比較回路にてロックオン信号ＪＳＴが発生した場合も同様に、第１の遅延制御回路２６に切り替わる。
【００９８】
【発明の効果】
以上説明した通り、本発明によれば、電源が投入された時やパワーダウンモード状態から復帰した時などの、ＤＬＬ回路が通常動作を開始した時の第２の動作期間は、クロックの位相比較結果による遅延量の設定をバイナリ単位で変更設定し、その後の通常動作時（第１の動作期間）は、クロックの位相比較結果による遅延量の設定を可変遅延回路の最小遅延単位で変更設定する。したがって、通常動作を開始してからの所定期間（第２の動作期間）の間に、ロックオンされる遅延量にあるいはそれに近い遅延量に設定することができ、ロックオンまでの時間を短くすることができる。そして、通常動作時（第１の動作期間）には、遅延量を最小遅延単位でシフトするので、ＤＬＬ回路の動作を安定させることができる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の例を示す図である。
【図２】本発明の第１の実施の形態例のＤＬＬ回路を示す概略図である。
【図３】位相比較回路１６を示す図である。
【図４】可変遅延回路１１，１３の例を示す図である。
【図５】位相比較回路１６内の位相比較部２０の回路図である。
【図６】位相比較部の動作を示す波形図である。
【図７】位相比較回路１６の第１の位相比較出力部２１の回路図である。
【図８】位相比較出力部２１の動作を示す波形図である。
【図９】第１の遅延制御回路１７の一部の構成を示す回路図である。
【図１０】位相比較回路の第２の位相比較出力部２２の回路図である。
【図１１】位相比較出力部２２の動作を示す波形図である。
【図１２】第２の遅延制御回路１８の回路図である。
【図１３】第２の遅延制御回路１８の動作を示す波形図である。
【図１４】第２の実施の形態例のＤＬＬ回路を示す概略図である。
【図１５】第２の実施の形態例の位相比較回路１６の概略図である。
【図１６】遅延制御回路切り換え部２５の回路図である。
【図１７】第２の実施の形態例における可変遅延回路１１，１３と第１の遅延制御回路２６を示す回路図である。
【図１８】カウンタ５９０の動作を示す図である。
【図１９】第２の遅延制御回路２７の回路図である。
【図２０】第２の遅延制御回路２７の動作波形図である。
【符号の説明】
１１，１３可変遅延回路
１６位相比較回路
１７第１の遅延制御回路
１８第２の遅延制御回路
ｃ−ｃｌｋ第１のクロック
ｄ−ｉーｃｌｋ第２のクロック
φ_SO〜φ_RE 位相比較結果信号
φ_SS、φ_RR 位相比較結果信号
φ_E-1〜φ_E-32 遅延制御信号
ＧＡＴＥゲート信号

Claims

第１のクロックを遅延させて、該第１のクロックと所定の位相関係を有する制御クロックを生成するＤＬＬ回路において、
複数の最小遅延単位ゲートをシリアルに接続し、前記第１のクロックを可変遅延する可変遅延回路と、
前記可変遅延回路の出力を所定時間遅延して生成される第２のクロックと、前記第１のクロックとの位相を比較し、前記第１及び第２のクロックの位相関係に応じた位相比較結果信号を生成する位相比較回路と、
前記位相比較結果信号に応答して、前記可変遅延回路にその遅延量を制御する遅延制御信号を供給する遅延制御回路とを有し、
前記遅延制御回路は、前記ＤＬＬ回路の第１の動作期間に、前記最小遅延単位ゲートの接続個数を１の単位で増減させて前記可変遅延回路の遅延量を最小遅延量単位で変更するシングル遅延制御信号を生成し、前記ＤＬＬ回路の前記第１の動作期間と異なる第２の動作期間に、前記最小遅延単位ゲートの接続個数をバイナリ単位で増減させて前記可変遅延回路の遅延量をバイナリ単位で変更するバイナリ遅延制御信号を生成することを特徴とするＤＬＬ回路。
請求項１において、
前記遅延制御回路は、
前記第１の動作期間において活性化され、前記シングル遅延制御信号を生成する第１の遅延制御回路と、
前記第２の動作期間において活性化され、前記バイナリ遅延制御信号を生成する第２の遅延制御回路とを有することを特徴とするＤＬＬ回路。
請求項１において、
前記可変遅延回路は、前記遅延制御信号により、前記第１のクロックが通過する前記最小遅延単位ゲート数が可変設定され、
前記シングル遅延制御信号により生成される遅延制御信号により、前記可変遅延回路内の前記最小遅延単位ゲート数が１の単位で変更され、前記バイナリ遅延制御信号より生成される遅延制御信号により、前記可変遅延回路内の前記最小遅延単位ゲート数が、全体の１／２に、その後１／４または３／４に、....、その後（２¹ー１）／２ⁿ〜（２ⁿー１）／２ⁿ（但し分子は奇数）のいずれかに次々に変更されることを特徴とするＤＬＬ回路。
請求項１〜３のいずれかにおいて、前記第２の動作期間は、前記ＤＬＬ回路の通常動作開始時の期間であり、前記第１の動作期間は、前記第２の動作期間後の通常動作時の期間であることを特徴とするＤＬＬ回路。
請求項４において、前記第２の動作期間において、前記位相比較回路は所定回数の位相比較動作を行い、前記所定回数の位相比較動作後に前記第１の動作期間に移行することを特徴とするＤＬＬ回路。
請求項５において、更に、前記第２の動作期間中に、前記位相比較回路が前記第１及び第２のクロックの位相が一致したことを検出した後に前記第１の動作期間に移行することを特徴とするＤＬＬ回路。
第１のクロックを遅延させて、該第１のクロックと所定の位相関係を有する制御クロックを生成するＤＬＬ回路において、
複数の最小遅延単位ゲートをシリアルに接続し、前記第１のクロックを可変遅延する可変遅延回路と、
前記可変遅延回路から出力されるクロックを所定時間遅延して生成される第２のクロックと、前記第１のクロックとの位相を比較し、前記第１及び第２のクロックの位相関係に応じた位相比較結果信号を生成する位相比較回路と、
前記位相比較結果信号に応答して、前記第１及び第２のクロックの位相が一致する様に、前記可変遅延回路にその遅延量を制御する遅延制御信号を供給する遅延制御回路とを有し、
前記遅延制御回路は、前記ＤＬＬ回路の通常動作開始期間または通常動作再開期間以外の通常動作期間に活性化され、前記最小遅延単位ゲートの接続個数を１の単位で増減させて前記可変遅延回路の遅延量を最小遅延量単位で変更するシングル遅延制御信号を生成する第１の遅延制御回路と、前記ＤＬＬ回路の前記通常動作開始期間または通常動作再開期間に活性化され、前記最小遅延単位ゲートの接続個数をバイナリ単位で増減させて前記可変遅延回路の遅延量をバイナリ単位で変更するバイナリ遅延制御信号を生成する第２の遅延制御回路とを有し、
前記第２の遅延制御回路は、前記通常動作開始または通常動作再開後に前記位相比較回路が生成する所定回数の位相比較結果信号に応答して、前記バイナリ遅延制御信号を生成し、前記第１の遅延制御回路は、前記通常動作期間に前記位相比較回路が生成する位相比較結果信号に応答して、前記シングル遅延制御信号を生成することを特徴とするＤＬＬ回路。
請求項７において、前記位相比較回路は、前記通常動作開始または通常動作再開後に前記第２の遅延制御回路を活性化し、前記通常動作期間に前記第１の遅延制御回路を活性化する活性化信号を、前記第１及び第２の遅延制御回路に供給することを特徴とするＤＬＬ回路。
請求項７または８において、
前記可変遅延回路は、前記遅延制御信号により、前記第１のクロックが通過する前記最小遅延単位ゲート数が可変設定され、
前記第１の遅延制御回路は、前記位相比較結果信号に応答して、前記通過する前記最小遅延単位ゲート数を、前記最小遅延量単位で変更する前記シングル遅延制御信号を生成し、
前記第２の遅延制御回路は、前記位相比較結果信号に応答して、前記通過する前記最小遅延単位ゲートの遅延量が、全体の遅延量の１／２に、その後１／４または３／４に、....、その後（２¹ー１）／２ⁿ〜（２ⁿー１）／２ⁿ（但し分子は奇数）のいずれかにそれぞれなる様に、前記通過する前記最小遅延単位ゲート数を次々に変更する前記バイナリ遅延制御信号を生成することを特徴とするＤＬＬ回路。
請求項７または８において、
前記遅延制御信号は、前記可変遅延回路の小さい遅延量から大きい遅延量に対応した複数の制御信号を有し、
前記第２の遅延制御回路は、活性化レベルの制御信号を出力する第１層のユニット回路と、前記第１層のユニット回路が出力する活性化レベルの制御信号をそれぞれ出力する２個の第２層のユニット回路と、第（Ｎ−１）層のユニット回路が出力する活性化レベルの制御信号をそれぞれ出力する２^N-1個の第Ｎ層のユニット回路（Ｎは３以上の整数）とを有し、前記位相比較結果信号に応答して、順次、前記各層のユニット回路内のいずれかのユニット回路の出力を活性化し、前記活性化レベルの制御信号に従って前記バイナリ遅延制御信号を生成することを特徴とするＤＬＬ回路。
請求項７において、前記位相比較回路は、前記通常動作開始または通常動作再開後に前記第２の遅延制御回路に有効な前記位相比較結果信号を供給し、前記通常動作期間に前記第１の遅延制御回路に有効な前記位相比較結果信号を供給することを特徴とするＤＬＬ回路。