JPH11355131A - Ｄｌｌ回路 - Google Patents

Ｄｌｌ回路

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JPH11355131A
JPH11355131A JP10163379A JP16337998A JPH11355131A JP H11355131 A JPH11355131 A JP H11355131A JP 10163379 A JP10163379 A JP 10163379A JP 16337998 A JP16337998 A JP 16337998A JP H11355131 A JPH11355131 A JP H11355131A
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康郎 松崎
Masao Nakano
正夫 中野
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康宏 藤井
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Abstract

(57)【要約】 （修正有） 【課題】ＤＬＬ回路の通常動作開始前の、ロックオン状
態になるまでの位相比較回数を少なくする。 【解決手段】クロックＣＬＫが入力バッファ１０で取り
込まれ、第１のクロックｃ−ｃｌｋが出力され、可変遅
延回路１１，１３と位相比較回路１６に供給される。そ
して、可変遅延回路１３から出力されるクロックｃ−ｃ
ｌｋ２が、ダミーデータ出力バッファ１４とダミー入力
バッファ１５を通過して、第２のクロックｄ−ｉ−ｃｌ
ｋとして、位相比較回路１６に供給される。これらの第
１及び第２のクロックの位相差が、位相比較回路１６で
検出され、位相比較信号φSO〜φRE及びφSS，φRRが出
力される。これらの位相比較結果信号に応じて、第１及
び第２の遅延制御回路１７，１８が、可変遅延回路１
１，１３に遅延制御信号φE-1〜φE-32を供給する。そ
の結果、第１及び第２のクロックの位相が一致する様
に、可変遅延回路１１，１３の遅延量が制御される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、供給されるクロッ
クを遅延させ、そのクロックの位相と所定の関係の位相
を有するクロックを自動的に生成するディレー・ロック
ド・ループ（Delay Locked Loop,以下単にＤＬＬ）回路
に関し、特に、通常動作開始時においてロック状態に達
するまでの時間を短くすることができるＤＬＬ回路に関
する。
【０００２】
【従来の技術】図１は、従来のＤＬＬ回路の例を示す図
である。図１のＤＬＬ回路は、外部から供給される外部
クロックＣＬＫの位相に同期したタイミングでデータ出
力Ｄout を出力する為の、制御クロックｃ−ｃｌｋ１を
生成する。そのために、第１のクロックｃ−ｃｌｋとそ
れを所定量だけ遅延させたディレー・ロックド・ループ
による回路を形成し、そのループ回路でタイミングを調
整し、それにより生成される遅延制御信号φE により、
可変遅延回路１１の遅延量を調整する。
【０００３】図１のＤＬＬ回路において、外部から供給
されるクロック信号ＣＬＫは、入力バッファ１０を介し
て内部の第１のクロック信号ｃ−ｃｌｋとなる。その第
１のクロック信号ｃ−ｃｌｋは、可変遅延回路１１およ
び可変遅延回路１３にそれぞれ供給されると共に、位相
比較回路１７にも第１のクロック入力として供給され
る。可変遅延回路１３に入力されたクロック信号は、ダ
ミーデータ出力バッファ１４およびダミー入力バッファ
１５を介して、位相比較回路１６に第２のクロック入力
として供給される。即ち、ダミー入力バッファ１５の出
力が第２のクロック信号ｄ−ｉ−ｃｌｋである。位相比
較回路１６は、第１及び第２のクロック信号の位相を比
較し、比較結果を遅延制御回路１７に出力する。遅延制
御回路１７は、可変遅延回路１１および可変遅延回路１
３の遅延量を位相比較結果に基づいて調整する。そし
て、可変遅延回路１１に入力されたクロック信号ｃ−ｃ
ｌｋは、遅延制御回路１７によって調整された遅延量を
与えられた後、制御クロックｃ−ｃｌｋ１としてデータ
出力バッファ１２に供給される。データ出力バッファ１
２は、供給された制御クロック信号ｃ−ｃｌｋ１に同期
して、データＤＡＴＡをとりこみ、データ出力Ｄout を
外部に出力する。
【０００４】
【発明が解決しようとする課題】従来技術では、外部ク
ロック信号ＣＬＫから生成された内部クロック信号ｃ−
ｃｌｋとダミー内部クロック信号ｄ−ｉ−ｃｌｋの位相
差が、例えば３６０度（クロックの位相一致状態）にな
ってロックオンするまで、可変遅延回路１１，１３の遅
延量を一段ずつシフトする。かかる遅延量のシングルシ
フト方式は、通常のアクティブ動作状態では電源電圧や
周囲温度の変化によるクロック周期の変動は小さいの
で、最小遅延単位づつシフトさせる方式でも問題はな
い。むしろ、クロック周期の変動が小さいので、最小遅
延単位づつシフトさせるシングルシフト方式のほうが、
より安定的に位相の調整を行うことができる。
【０００５】しかしながら、電源投入時の動作開始時や
スタンバイモードから復帰した動作再開時の場合には、
可変遅延回路１１，１３を、ＤＬＬ回路がロックオンす
るために必要な遅延量に設定するまで時間がかかり、こ
のＤＬＬ回路を内蔵するメモリデバイスにおいては、書
き込みや読み出し等の実際の動作を開始するまでの時間
の増大につながる。
【０００６】例えば、ＤＬＬ回路を内蔵するデバイスへ
の電源投入時には、可変遅延回路１１，１３の遅延量を
初期状態にリセットしてから、その遅延量の調整を行
う。そのため、ＤＬＬ回路がロックオンするまでの時間
が長くなる可能性がある。特に、ロックオンするための
遅延量が、上記リセット時の遅延量より大きく離れてい
ると、上記のロックオンするまでの時間は長くなる。
【０００７】また、ＤＬＬ回路を内蔵するデバイスがス
タンバイモードから復帰して再開する時については、ス
タンバイモードでは、消費電力を削減するためにクロッ
ク周波数を低くしたり電源電圧を下げたりするので、可
変遅延回路１１，１３の遅延量は、通常のアクティブ状
態で設定される遅延量から大きくはずれている。そのた
め、スタンバイモードからの復帰時における通常動作開
始期間において、ＤＬＬ回路がロックオンするまでの時
間が長くなる。
【０００８】そこで、本発明の目的は、ＤＬＬ回路の通
常動作開始時またはスタンバイモードから復帰して通常
動作再開時において、ロックオンするまでの時間を短く
することができるＤＬＬ回路を提供することにある。
【０００９】更に、本発明の目的は、ＤＬＬ回路がロッ
クはずれした状態からロックオン状態までの時間を短く
することができるＤＬＬ回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、第１のクロックを遅延させて、該第１の
クロックと所定の位相関係を有する制御クロックを生成
するＤＬＬ回路において、前記第１のクロックを可変遅
延する可変遅延回路と、前記可変遅延回路の出力を所定
時間遅延して生成される第２のクロックと、前記第１の
クロックとの位相を比較し、前記第１及び第２のクロッ
クの位相関係に応じた位相比較結果信号を生成する位相
比較回路と、前記位相比較結果信号に応答して、前記可
変遅延回路にその遅延量を制御する遅延制御信号を供給
する遅延制御回路とを有し、前記遅延制御回路は、前記
ＤＬＬ回路の第１の動作期間に、前記可変遅延回路の遅
延量を最小遅延量単位で変更するシングル遅延制御信号
を生成し、前記ＤＬＬ回路の前記第１の動作期間と異な
る第２の動作期間に、前記可変遅延回路の遅延量をバイ
ナリ単位で変更するバイナリ遅延制御信号を生成するこ
とを特徴とする。
【００１１】上記の発明によれば、第２の動作期間は、
バイナリシフト方式で遅延量を制御することで位相調整
を行うので、短時間でロックオン状態またはそれに近い
状態にすることができ、第１の動作期間は、シングルシ
フト方式で遅延量を制御することで位相調整を行うの
で、安定した動作を可能にする。
【００１２】上記の本発明において、前記遅延制御回路
は、前記第１の動作期間において活性化され、前記シン
グル遅延制御信号を生成する第１の遅延制御回路と、前
記第２の動作期間において活性化され、前記バイナリ遅
延制御信号を生成する第２の遅延制御回路とを有するこ
とを特徴とする。
【００１３】上記の発明によれば、遅延制御回路の第１
及び第２の遅延制御回路をそれぞれの動作期間において
活性化することで、バイナリシフト方式とシングルシフ
ト方式とを簡単に切り換えることが可能になる。
【００１４】更に、上記の発明において、前記可変遅延
回路は、シリアルに接続された複数のゲートを有し、前
記遅延制御信号により、前記第１のクロックが通過する
ゲート数が可変設定され、前記シングル遅延制御信号に
より生成される遅延制御信号により、前記可変遅延回路
内のゲート数が前記最小遅延量単位で変更され、前記バ
イナリ遅延制御信号より生成される遅延制御信号によ
り、前記可変遅延回路内のゲート数が、全体の１／２
に、その後１／４または３／４に、....、その後（２1
ー１）／２n 〜（２n ー１）／２n （但し分子は奇数）
のいずれかに次々に変更されることを特徴とする。
【００１５】更に、上記の発明において、前記可変遅延
回路は、遅延量がバイナリに重み付けされた遅延ユニッ
トを複数有し、前記遅延制御信号により、前記第１のク
ロックが通過する遅延ユニットが可変選択され、前記シ
ングル遅延制御信号により生成される遅延制御信号によ
り、前記可変遅延回路内の遅延ユニットが前記最小遅延
量を有する遅延ユニットの単位で変更され、前記バイナ
リ遅延制御信号より生成される遅延制御信号により、前
記可遅延回路内の遅延ユニットが、全体の遅延量の１／
２に、その後１／４または３／４に、....、その後（２
1 ー１）／２n 〜（２n ー１）／２n （但し分子は奇
数）のいずれかになる様に、次々に変更されることを特
徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１７】第１の実施の形態例図２は、本発明の第１
の実施の形態例のＤＬＬ回路を示す概略図である。図１
の従来例に対応する部分には同じ引用番号を与えてい
る。図２のＤＬＬ回路では、供給されるクロックＣＬＫ
が入力バッファ１０で取り込まれ、第１のクロックｃ−
ｃｌｋが出力され、可変遅延回路１１，１３と位相比較
回路１６に供給される。そして、可変遅延回路１３から
出力されるクロックｃ−ｃｌｋ２が、ダミーデータ出力
バッファ１４とダミー入力バッファ１５を通過して、第
２のクロックｄ−ｉ−ｃｌｋとして、位相比較回路１６
に供給される。
【００１８】これらの第１及び第２のクロックの位相差
が、位相比較回路で検出され、位相比較結果信号φSO〜
φRE及びφSS、φRRを出力する。これらの位相比較結果
信号に応じて、第１及び第２の遅延制御回路１７，１８
が、可変遅延回路１１，１３にその遅延量を制御する遅
延制御信号φE-1 〜φE-32を供給する。第１のクロック
ｃ−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの
位相が進んでいる場合は、位相比較結果信号φSO、φSE
及びφSSが出力され、それに応じて遅延制御回路１７，
１８が、遅延量を増加する様な遅延制御信号φE-1 〜φ
E-32を供給する。また、第１のクロックｃ−ｃｌｋに比
較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れてい
る場合は、位相比較結果信号φRO、φRE及びφRRが出力
され、それに応じて遅延制御回路１７，１８が、遅延量
を減少する様な遅延制御信号φE- 1 〜φE-32を供給す
る。その結果、第１及び第２のクロックの位相が一致す
る様に、可変遅延回路１１，１３の遅延量が制御され
る。
【００１９】その結果、ダミーデータ出力バッファ１４
の出力クロックｃ−ｃｌｋ３の位相は、供給されるクロ
ックＣＬＫの位相と一致するように制御される。一方、
図示しないメモリセルからの読み出しデータＤＡＴＡ
が、制御クロックｃ−ｃｌｋ１に同期してデータ出力バ
ッファ１２に取り込まれ、データ出力Ｄout として出力
される。そして、可変遅延回路１１は、可変遅延回路１
３と同様に遅延量が制御されるので、データ出力Ｄout
の出力のタイミングが、供給クロックＣＬＫの位相と一
致することになる。
【００２０】また、必ずしも第１、第２のクロックの位
相が一致する様に制御される必要はなく、所定の位相関
係になるように制御されてもよい。
【００２１】第１の実施の形態例は、第１及び第２の遅
延制御回路１７，１８が設けられる。そして、位相比較
回路１６からのゲート信号ＧＡＴＥに応じて、通常動作
時の第１の動作期間では、第１の遅延制御回路１７を活
性化する。また、電源投入時やスタンバイモードからの
復帰時の第２の動作期間期間では、第２の遅延制御回路
１８を活性化する。そして、上記第１の動作期間（通常
動作時）では、第１の遅延制御回路１７が、位相比較さ
れるたびに、可変遅延回路１１，１３の遅延量を最小遅
延単位でシフトする様に遅延制御信号φE-1 〜φE-32を
出力する。また、上記の第２の動作期間（通常動作開始
時）では、第２の遅延制御回路１８が、位相比較される
たびに、可変遅延回路１１，１３の遅延量を、全体の遅
延量の１／２に、その後１／４または３／４に、....、
その後（２1 ー１）／２n 〜（２ n ー１）／２n （但し
分子は奇数）のいずれかにそれぞれなる様に、バイナリ
遅延制御信号Ｎ１〜Ｎ３０を生成する。後述する通り、
このバイナリ遅延制御信号Ｎ１〜Ｎ３０により、上記の
バイナリシフトを可能にする遅延制御信号φE-1 〜φ
E-32が出力される。
【００２２】後述する詳細回路から明らかな通り、電源
を投入した時やスタンバイモードから復帰した場合は、
ＤＬＬ回路のループ回路は、ロックオン状態からかなり
かけ離れた状態である。従って、そのような第２の動作
期間では、従来例と同様に可変遅延回路１１，１３の遅
延量を、位相比較されるたびに、最小遅延単位でシフト
する制御方法では、ロックオンするのに長時間を要す
る。そこで、かかる第２の動作期間では、リセット信号
φＲの供給に応答して、ゲート信号ＧＡＴＥがＨレベル
となり、第２の遅延制御回路１８が活性化される。この
第２の遅延制御回路１８により、可変遅延回路１１，１
３の遅延制御が行われる。第２の遅延制御回路１８によ
り、ここでの例では、３回、位相比較結果に応じて遅延
量の制御が行われると、インバータ１９を介してＨレベ
ルの反転ゲート信号が第１の遅延制御回路１７に供給さ
れ、第２の遅延制御回路１８から第１の遅延制御回路１
７に切り換わる。通常動作期間である第１の動作期間に
移行する。その第１の動作期間では、従来例と同様にし
て、第１の遅延制御回路１７によるシングルシフト方式
の遅延量の制御が行われる。
【００２３】尚、ここで通常動作とは、通常の周期のク
ロックＣＬＫが供給され、それに応じた頻度で位相比較
を行って遅延量を設定するアクティブな動作状態をい
う。したがって、通常動作開始には、電源投入時やパワ
ーダウンモードで位相比較の頻度が低い状態から通常状
態に戻されて通常動作を開始した時などが含まれる。
【００２４】図３は、位相比較回路１６を示す図であ
る。位相比較回路１６は、図３に示すように、第１のク
ロックc-clk とそれを遅延させた第２のクロックd-i-cl
k の位相を比較する位相比較部２０、比較結果を第１の
遅延制御回路１７に供給する第１の位相比較出力部２
１、および比較結果を第２の遅延制御回路１８に供給す
る第２の位相比較出力部２２を有する。電源投入時やス
タンバイモードからの復帰時に生成されるリセット信号
φＲは、第２の位相比較出力部２２に供給され、それに
応じて、ゲート信号ＧＡＴＥが、第２の遅延制御回路１
８に供給され、更に、その反転信号がインバータ１９を
介して第１の遅延制御回路１７に供給される。また、位
相比較部２０は、両クロックc-clk 及びd-i-clk の位相
が一致したとき、位相一致信号ＪＳＴを生成し、第２の
位相比較出力部２２に供給する。第２の位相結果出力部
２２は、この位相一致信号ＪＳＴに応答して、第２の動
作期間中であっても強制的にゲート信号ＧＡＴＥをＬレ
ベルにし、第１の遅延制御回路１７を活性化し、第１の
動作期間に移行させる。
【００２５】図４は、可変遅延回路１１，１３の例を示
す図である。この可変遅延回路は、入力クロックｉ−ｃ
ｌｋを遅延させて、出力クロックｄｌｌ−ｃｌｋを出力
する。可変遅延回路１１，１３は、複数のインバータ９
８〜１１２と、ＮＡＮＤゲート１１３〜１２８により、
図示される通り構成される。ＮＡＮＤゲート１１３〜１
２０の一方の入力には、入力クロックｉ−ｃｌｋを遅延
させたクロックが供給され、他方の入力には遅延制御信
号φE-1 〜φE-32が供給される。遅延制御信号φE-1 〜
φE-32は、いずれか１つの信号がＨレベルとなり、残り
の信号がＬレベルとなる。
【００２６】仮に、遅延制御信号φE-1 がＨレベルとす
ると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲ
ート１１３〜１１９の出力は全てＨレベルとなる。その
結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、
インバータ１０２〜１０８は全てＨレベルとなる。そこ
で、入力クロックｉ−ｃｌｋは、４つのインバータ９８
〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つの
インバータ１０９〜１１２との合計１０段のゲートの遅
延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力
される。この状態が、遅延量が最小の状態である。
【００２７】そして、Ｈレベルの遅延制御信号φE-1 〜
φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート
１２７及びインバータ１０８の２段のゲートの遅延量が
追加される。そして、遅延制御信号φE-32がＨレベルに
なると、最大の遅延量となる。即ち、遅延制御信号φ
E-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１
つずれると、ＮＡＮＤゲートとインバータの２段分の遅
延量が増加され、左側に１つずれると、同様の２段分の
遅延量が減少される。この２段分の遅延量が、シングル
シフト方式での最小遅延単位である。
【００２８】図５は、位相比較回路１６内の位相比較部
２０の回路図である。また、図６は、位相比較部の動作
を示す波形図である。この位相比較部は、ＮＡＮＤゲー
ト１９９〜２０３及びインバータ２１５からなる部分に
おいて、第１のクロックｃ−ｃｌｋと第２のクロックｄ
−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜ｎ
４にその検出結果を生成する。両クロックの位相関係
は、図６の（Ａ）に示される通り、第１のクロックｃ−
ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位相
が進んでいる状態と、図６の（Ｂ）に示される通り、両
クロックの位相がほぼ一致している状態と、図６の
（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋに比
較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れてい
る状態とに分類される。
【００２９】図６の（Ａ）の状態の場合は、両クロック
がＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレベ
ルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが先
にＨレベルとなり、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、取り込
みパルスとしてＮＡＮＤゲート２０４〜２０７に供給さ
れ、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０
８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１
０，２１１からなるラッチ回路とにそれぞれ取り込まれ
る。従って、信号φｂ、φｃ、φｄ、φｅは、図５の表
に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ となる。
【００３０】図６（Ｂ）の状態は、第１のクロックｃ−
ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。その場合は、第１の
クロックｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ となり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、 ｎ３＝Ｌ、ｎ４＝Ｈ となる。
【００３１】従って、両クロックがＨレベルになるタイ
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図５の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ となる。この場合は、位相が一致したことを意味するの
で、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴも
Ｈレベルを出力する。
【００３２】図６（Ｃ）の状態では、第１のクロックｃ
−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。この状態が、両クロックがＨレベルになるタ
イミングでラッチされ、信号φｂ、φｃ、φｄ、φｅ
は、図５の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ となる。
【００３３】図７は、位相比較回路１６の第１の位相比
較出力部２１の回路図である。また、図８は、その位相
比較出力部２１の動作を示す波形図である。波形図の
（Ａ），（Ｂ），（Ｃ）は、図５及び図６の（Ａ），
（Ｂ），（Ｃ）にそれぞれ対応する。
【００３４】位相比較出力部２１は、両クロックの位相
比較のタイミングで生成されるタイミング信号φａの周
波数を２分の１に分周する分周回路２１Ａと、その分周
回路２１Ａからの出力のタイミングに応答して、両クロ
ックの位相関係に応じて生成された信号φｂ、φｃ、φ
ｄ、φｅに基づいて、位相比較結果信号φSO〜φREを出
力する出力回路２１Ｂとから構成される。
【００３５】２分の１分周回路２１Ａは、ＪＫフリップ
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１８９
（図５）で検出し、その検出パルスφa を２分の１分周
して、逆相のパルス信号ｎ１１とｎ１２とを生成する。
検出パルスφa がゲート２２６，２２７に供給され、反
転検出パルス／φa がゲート２２２，２２３に供給さ
れ、ゲート２２８，２２９からなるラッチ回路と、ゲー
ト２２４，２２５からなるラッチ回路間で、反転信号を
転送する。その結果、２分の１分周された逆相のパルス
信号ｎ１１，ｎ１２が生成される。
【００３６】出力回路２１Ｂは、サンプリングラッチさ
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋの位相が第２のクロックｄ−ｉ−
ｃｌｋより遅れている時（状態（Ａ））は、ダイオード
２３６の出力をＨレベルにし、両クロックの位相が一致
している時（状態（Ｂ））は、ダイオード２３６と２３
７の出力を共にＬレベルにし、更に、第１のクロックｃ
−ｃｌｋの位相が第２のクロックｄ−ｉ−ｃｌｋより進
んでいる時（状態（Ｃ））は、ダイオード２３７の出力
をＨレベルにする。
【００３７】従って、出力回路２１Ｂは、ＮＡＮＤゲー
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号φSO、φ
SEを、交互にＨレベルにする。即ち、図８（Ａ）に示さ
れる通りである。また、上記の状態（Ｂ）の時は、出力
回路２１Ｂは、図８（Ｂ）の如く、位相比較結果信号φ
SO〜φREを生成しない。更に、上記の状態（Ｃ）の時
は、図８（Ｃ）の如く、ＮＡＮＤゲート２３４，２３５
が、タイミング信号ｎ１１，ｎ１２に応答して、第２の
クロックｄ−ｉ−ｃｌｋの位相を進める様に、可変遅延
回路１３の遅延量を減少させる位相比較結果信号φRO、
φREを、交互にＨレベルにする。
【００３８】図９は、第１の遅延制御回路１７の一部の
構成を示す回路図である。第１の遅延制御回路１７は、
図３に示された通り、第１の位相比較出力部２１からの
位相比較結果信号φSO〜φREに応答して、可変遅延回路
１１，１３の遅延量を最小遅延単位でシフトするシング
ル遅延制御信号（ノード５ａ−１〜ノード５ａ−６）を
生成し、ＮＯＲゲート４３１−１〜４３１−３から遅延
制御信号φE-1 〜φE- 3 を出力する。図４に示した通
り、遅延制御信号φE-1 〜φE-32は、３２ビットで構成
されるが、図９にはその最初の３ビット分だけが示され
る。
【００３９】第１の遅延制御回路１７は、位相比較結果
信号φSO、φSEによりＨレベルの遅延制御信号φE を右
側にシフトし、可変遅延回路の遅延量を増加させ、位相
比較結果信号φRO、φREによりＨレベルの遅延制御信号
φE を左側にシフトし可変遅延回路の遅延量を減少させ
る。
【００４０】遅延制御回路の各段は、例えば１段目で
は、ＮＡＮＤゲート４３２−１とインバータ４３３−１
からなるラッチ回路をそれぞれ有する。また、位相比較
結果信号φSO〜φREによりラッチ回路４３２−１と４３
３−１の状態を強制的に反転させるトランジスタ４３４
−１，４３６−１を有する。トランジスタ４３８−１，
４３９−１は、反転の対象外の場合にトランジスタ４３
４−１，４３６−１によってはラッチ回路が反転されな
いようにする為に設けられる。２段目〜３段目の回路も
同様の構成である。これらのトランジスタは全てＮチャ
ネル型である。
【００４１】ゲート信号ＧＡＴＥがＨレベルの時に、イ
ンバータ１９によりＮチャネルトランジスタ４４０−１
〜３，４４１−１〜３が全てオフとなり、第１の遅延制
御回路は非活性状態となる。また、ゲート信号ＧＡＴＥ
がＬレベルの時に、Ｎチャネルトランジスタ４４０−１
〜３，４４１−１〜３が全てオンとなり、第１の遅延制
御回路は活性状態となる。
【００４２】今仮に、Ｌレベルパルスのリセット信号φ
R が印加されると、ＮＡＮＤゲート４３１−１〜３の出
力は全てＨレベルとなり、インバータ４３３−１〜３の
出力は全てＬレベルとなる。従って、ノード５ａ−２が
Ｌレベルとなり、ＮＯＲゲート４３１−１の出力の遅延
制御信号φE-1 はＨレベルとなる。また、ノード５ａ−
１，５ａ−３が共にＨレベルであるので、それ以外の遅
延制御信号φE-2 、φ E-3 は全てＬレベルとなる。即
ち、リセット信号φR に応答して、遅延制御信号φE-1
がＨレベルとなり、可変遅延回路１１，１３は最小遅延
時間に制御される。
【００４３】次に、位相比較が実行されると、両クロッ
クの位相関係に応じて、位相比較結果信号φSO〜φREの
いずれかがＨレベルとなる。今仮に、位相比較結果信号
φSEがＨレベルとなると、トランジスタ４３４−１が導
通し、ノード５ａ−１を強制的にＬレベルに引き下げ
て、インバータ４３３−１の出力のノード５ａ−２を強
制的にＨレベルに引き上げる。その結果、ＮＯＲゲート
４３１−１の出力φE-1はＬレベルとなる。また、ノー
ド５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯ
Ｒゲート４３１−２の出力φE-2 はＨレベルとなる。そ
して、１段目と２段目のラッチ回路は、その状態を保持
する。更に、その後の位相比較により位相比較結果信号
φSOがＨレベルになると、同様の動作により、ノード５
ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号
φE-3 がＨレベルとなる。この様に、位相比較結果信号
φSEとφSOにより、遅延時間が長くなる様に遅延制御信
号φ E が右側にシフトする。
【００４４】逆に、位相比較結果信号φREとφROによ
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記の位相比
較回路の出力部の動作から明らかな通り、位相比較結果
信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進
んでいる時に位相比較毎に交互に生成され、また、位相
比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃ
ｌｋが遅れている時に位相比較毎に交互に生成される。
【００４５】図１０は、位相比較回路の第２の位相比較
出力部２２の回路図である。また、図１１は、位相比較
出力部２２の動作を示す波形図である。第２の位相比較
出力２２は、図１０に示される通り、ＮＡＮＤゲート、
ＮＯＲゲートまたはインバータ４５０〜４８９で構成さ
れる。この第２の位相比較出力部２２の基本的な動作で
は、リセット信号φR に応答して、ゲート信号ＧＡＴＥ
をＨレベルにして第２の遅延制御回路を活性化し且つイ
ニシャライズ信号ＩＮＩをＨにし、その後の位相比較結
果信号φSO〜φREに応答して信号φSSとφRRを生成し、
更に、位相比較結果信号φSO〜φREを３回受信すると、
カウンタ４５８によりゲート信号ＧＡＴＥをＬレベルに
する。また、リセット信号φR に応答して、Ｈレベルパ
ルスの制御信号Ｒ１，Ｒ２を同時に生成し、その後の位
相比較結果信号φSO〜φRE毎に、Ｈレベルパルスの制御
信号Ｒ１，Ｒ２を交互に生成する。
【００４６】図１１を参照して更に動作を説明する。先
ず、第１の位相比較出力部２１からの位相比較結果信号
φSO, φSEのいずれかが入力されると、ＮＯＲゲート４
５０及びインバータ４５２により、第２の遅延制御回路
用の位相比較結果信号であるカウントアップ信号φSSが
発生し、第２の遅延制御回路１８へ供給される。同様
に、第１の位相比較出力部２１からの位相比較結果信号
φRO, φREのいずれかが入力されると、ＮＯＲゲート４
５１とインバータ４５６により、第２の遅延制御回路用
の位相比較結果信号であるカウントダウン信号φRRが発
生し、第２の遅延制御回路１８へ供給される。
【００４７】信号φSSまたはφRRが発生すると、ノード
Ｎ５５にＨパルスが発生し、インバータ５４５，ゲート
４５５によりノードＮ５５の立ち下がりエッジでノード
Ｎ５６にＨパルス信号が発生し、その信号Ｎ５６が後述
するゲート信号ＧＡＴＥとともにNANDゲート４５７を介
してカウンタ４５８に供給される。ノードＮ５７の信号
は、第２の遅延制御回路１８へのリセット信号Ｒ１，Ｒ
２を生成する部分( ゲート４３３〜４８９で構成される
回路) にも供給される。
【００４８】電源投入時またはスタンバイモードからの
復帰時には、Ｌレベルパルスのリセット信号φR が発生
し、カウンタ４５８がリセットされて、その出力Ｎ５８
がＬレベルになる。それに応答して、ゲート４６２〜４
６６及び４６８，４６９によって、ゲート信号ＧＡＴＥ
がＨレベルとなり、第１の遅延制御回路１７および第２
の遅延制御回路１８に供給される。この時、可変遅延回
路１，１３の遅延量を制御する回路が、第１の遅延制御
回路１７から第２の遅延制御回路１８へ切り換わる。ま
たゲート信号ＧＡＴＥの立ち上がりタイミングでイニシ
ャルパルス信号ＩＮＩが発生して第２の遅延制御回路１
８に供給される。この状態が、ＮＡＮＤゲート４６２，
４６３によるラッチ回路で保持される。
【００４９】ゲート信号GATEがＨレベルになると、図１
１に示すように、信号φSS, φRRのいずれかが発生する
たびにカウンタ４５８の入力ノードＮ５７にＬレベルの
パルス信号が発生する。位相結果信号φSSまたはφRRが
３回発生すると、カウンタ４５８がノードＮ５７のパル
ス信号の立ち上がりエッジを３回カウントし、カウンタ
４５８の出力Ｎ５８はＨレベルとなる。それに伴いゲー
ト信号GATEはＬレベルとなり、可変遅延回路１１，１３
の遅延量を制御する回路が第２の遅延制御回路１８から
第１の遅延制御回路１７へ切り換わる。
【００５０】第２の遅延制御回路１８の動作中に位相比
較部からロックオン信号ＪＳＴが供給される場合も、Ｎ
ＡＮＤゲート４６８によりゲート信号GATEはＬレベルと
なり、可変遅延回路１１，１３の遅延量を制御する回路
が第２の遅延制御回路１８から第１の遅延制御回路１７
へ切り換わる。
【００５１】また、ノードＮ５７のパルス信号は、第２
の遅延制御回路１８へのリセット信号Ｒ１，Ｒ２を生成
する部分( ゲート４３３〜４８９で構成される回路) に
も供給される。上記した通り、リセット信号φR が供給
されたときに、インバータ４９０とＮＯＲゲート４８
５，４８８により、リセット信号Ｒ１，Ｒ２が同時に発
生する。その後は、図１１に示すように、信号φSS, φ
RRのいずれかが発生するたびに、ノードＮ５７のパルス
信号から生成されるノードＮ５９のパルス信号に同期し
て、ラッチ回路４７５，５７６，５７７とその間のゲー
ト４７８，４７９，４８０からなる回路により、ノード
Ｎ６０，Ｎ６１，Ｎ６２が、（Ｈ、Ｌ、Ｈ）と（Ｌ、
Ｈ、Ｌ）の状態を交互に繰り返し、リセット信号Ｒ１，
Ｒ２が交互に発生し第２の遅延制御回路１８に供給され
る。即ち、ノードＮ６０とＮ６１の状態が、ＮＯＲゲー
ト４８４，４８７を介してノードＮ５７の立ち上がりエ
ッジに同期して取り出されて、リセット信号Ｒ１，Ｒ２
が生成される。
【００５２】図１１に示した動作例では、３回の位相比
較結果は、順番に、遅延を増加する位相比較結果信号φ
SE、φSOの発生、遅延を減少する結果信号φRE、φROの
発生、及び遅延を増加する位相比較結果信号φSE、φSO
の発生となっている。
【００５３】図１２は、第２の遅延制御回路１８の回路
図である。また、図１３は、第２の遅延制御回路１８の
動作を示す波形図である。
【００５４】第２の制御回路１８は、位相比較回路から
供給される信号(INI, φSS, φRR,R1,R2) をもとに、電
源投入時またはスタンバイモードからの復帰時における
可変遅延回路１１，１３の遅延量制御の為のバイナリ遅
延制御信号Ｎ１〜Ｎ２０を生成する。供給される上記信
号はシフト用ユニットＤ１〜Ｄ１５に入力される。各シ
フト用ユニットＤｎは、その構成が図１２中の破線内に
示される通り、トランジスタゲート４９０，４９１と、
リセットトランジスタ４９３と、ラッチ回路４９４，４
９５とインバータ４９６で構成される。これらのシフト
用ユニットＤｎは、信号INI,φSS, φRRのいずれかがＨ
レベルになってトランスファーゲート４９０，４９１が
導通したとき、端子Ａに入力された信号を端子Ｄから出
力する。
【００５５】図１２に示すように、シフト用ユニットＤ
１は可変遅延回路の遅延段数をほぼ二等分する位置に配
置され、端子Ａには外部電源ＶCCが供給される。シフト
用ユニットＤ２，Ｄ３は、ユニットＤ１で二等分された
遅延段数をさらに二等分する位置にそれぞれ配置され、
各端子Ａにはシフト用ユニットＤ１の端子Ｄの信号がそ
れぞれ入力される。シフト用ユニットＤ４〜Ｄ７および
Ｄ８〜Ｄ１５も同様に配置され、各端子Ａには前段に設
置されたシフト用ユニットの端子Ｄの信号がそれぞれ入
力される。シフト用ユニットＤ１〜Ｄ１５の端子Ｄの出
力信号は、後段にそれぞれ設置されたＮＯＲゲート５０
１〜５２９にも同時に供給される。また、そのＮＯＲゲ
ートの出力は、インバータ５０２〜５３０を介して、そ
れぞれ隣接するＮＯＲゲートの入力に供給される。
【００５６】ゲート信号ＧＡＴＥがＨレベルの時に、ゲ
ート５３２が導通し、各インバータ５０２〜５３０の出
力がバイナリ遅延制御信号Ｎ１〜Ｎ３０として、第１の
遅延制御回路１７に供給され、図９に示した通り、可変
遅延信号φE-1 〜φE-32が生成される。
【００５７】第２の遅延制御回路１８の動作を図１３を
用いて説明する。本実施の形態例では、ロックオンに必
要な遅延量を設定するポイントを遅延制御信号φE-24の
位置としている。
【００５８】初期値設定（時刻ｔ１，ｔ２） 電源投入時またはスタンバイモードからの復帰時には、
リセット信号φR の立ち下がりエッジに同期して、前述
したように位相比較回路から信号Ｒ１，Ｒ２が同時に供
給され、すべてのシフト用ユニットD1〜D15 の出力Ｄが
リセットされてＬレベルとなる。その直後、リセット信
号φR の立ち上がりエッジに同期して、Ｈレベルになっ
たゲート信号GATEおよびイニシャライズ信号ＩＮＩが位
相比較回路から供給される。ゲート信号GATEがＨレベル
になると第１の遅延制御回路１７での遅延制御動作が停
止し、第２の遅延制御回路１８から第１の遅延制御回路
１７へバイナリ遅延制御信号Ｎ１〜Ｎ３０を出力するた
めのスイッチ５３２がすべてオンになる。
【００５９】イニシャライズ信号ＩＮＩが供給される
と、シフト用ユニットD1のトランスファゲートがオンに
なり、出力端子ＤからＨレベルの信号が出力される。シ
フト用ユニットD1以外のシフト用ユニットの出力端子Ｄ
はＬレベルのままである。その結果、バイナリ遅延制御
信号のうちＮ１〜Ｎ１６はＨレベル、Ｎ１７〜Ｎ３０は
Ｌレベルとなり、第１の遅延制御回路１７へ供給され
る。この場合、第１の遅延制御回路１７のNOR 回路431-
17の出力側の遅延制御信号φE-17がＨレベルとなり（図
９には記載されていない) 、遅延制御信号φE-17に対応
する遅延量が可変遅延回路１１，１３に設定される。
【００６０】位相比較１回目（時刻ｔ３） 遅延制御信号φE-17が選択された後、この例では、位相
比較回路での比較結果としてカウントアップ信号φSSが
入力される。このとき、信号φSSが入力端子Ｂに入力さ
れ且つ入力端子ＡにＨレベル信号が入力されているシフ
ト用ユニットＤ３の出力端子Ｄが、Ｈレベルとなる。そ
の直後にパルス信号Ｒ１が供給されてシフト用ユニット
Ｄ１の出力端子ＤがリセットされＬレベルとなる。
【００６１】この時点で、出力端子ＤがＨレベルになる
のはシフト用ユニットＤ３だけなので、バイナリ遅延制
御信号のうちN1〜N24 はＨレベル、N25 〜N30 はＬレベ
ルとなり、第１の遅延制御回路１７へ供給される。この
場合、第１の遅延制御回路１７のNOR 回路431-25の出力
の遅延制御信号φE-25がＨレベルとなり（図９には記載
されていない) 、遅延制御信号φE-25に対応する遅延量
が、可変遅延回路１１，１３に設定される。
【００６２】位相比較２回目（時刻ｔ４） 遅延制御信号φE-25が選択された後、この例では、位相
比較回路での比較結果としてカウントダウン信号φRRが
入力される。このとき、信号φRRが入力端子Ｂに入力さ
れ且つ入力端子ＡにＨレベル信号が入力されているシフ
ト用ユニットＤ６の出力端子ＤがＨレベルとなる。その
直後にパルス信号Ｒ２が供給されてシフト用ユニットＤ
３の出力端子ＤがリセットされＬレベルとなる。
【００６３】この時点で、出力端子ＤがＨレベルになる
のはシフト用ユニットＤ６だけなので、バイナリ遅延制
御信号のうちN1〜N20 はＨレベル、N21 〜N30 はＬレベ
ルとなり、第１の遅延制御回路１７へ供給される。この
場合、第１の遅延制御回路１７のNOR 回路431-21の出力
の遅延制御信号φE-21がＨレベルとなり（図９には記載
されていない) 、遅延制御信号φE-21に対応する遅延量
が可変遅延回路１１，１３に設定される。
【００６４】位相比較３回目（時刻ｔ５） 遅延制御信号φE-21が選択された後、この例では、位相
比較回路での比較結果としてカウントアップ信号φSSが
入力される。このとき、信号φSSが入力端子Ｂに入力さ
れ且つ入力端子ＡにＨレベル信号が入力されているシフ
ト用ユニットＤ１３の出力端子ＤがＨレベルとなる。そ
の直後にパルス信号Ｒ１が供給されてシフト用ユニット
Ｄ６の出力端子ＤがリセットされＬレベルとなる。
【００６５】この時点で出力端子ＤがＨレベルになるの
はシフト用ユニットＤ１３だけなので、バイナリ遅延制
御信号のうちN1〜N22 はＨレベル、N23 〜N30 はＬレベ
ルとなり、第１の遅延制御回路１７へ供給される。この
場合、第１の遅延制御回路１７のNOR 回路431-23の出力
の遅延制御信号φE-23がＨレベルとなり（図９には記載
されていない) 、遅延制御信号φE-23に対応する遅延量
が可変遅延回路１１，１３に設定される。
【００６６】遅延制御回路の切り換えとその後（時刻ｔ
６） 電源投入またはスタンバイモードからの復帰後に、位相
比較結果信号φSS, φRRが位相比較回路から供給されバ
イナリシフト方式の遅延量調整が３回行われると、ゲー
ト信号GATEはＬレベルになり、第２の遅延制御回路１８
から第１の遅延制御回路１７へバイナリ遅延制御信号Ｎ
１〜Ｎ３０を出力するためのスイッチ５３２がオフにな
る。また、第１の遅延制御回路１７に供給されるゲート
信号GATEの反転信号はＨレベルとなる。このため、可変
遅延回路１１，１３の遅延量を制御する回路が、第２の
遅延制御回路１８から第１の遅延制御回路１７へ切り換
わる。その後の遅延量制御は、第１の遅延制御回路１７
（図９）のシングルシフト方式となる。
【００６７】電源投入またはスタンバイモードからの復
帰後にバイナリシフト方式の遅延量制御を３回行った時
点で、遅延制御信号φE-23が既に選択されているので、
ロックオンに必要な遅延量のポイントである遅延制御信
号φE-24に設定するためには、シングルシフト方式の遅
延量制御をあと１回行えばよいことになる。したがっ
て、図１３に示される通り、時刻ｔ６において、シング
ルシフト方式で遅延制御信号がφE-23からφE-24にシフ
トして、ロックオン状態となる。つまり、電源投入また
はスタンバイモードからの復帰後からロックオンするま
でに行う位相比較の回数は、従来例のシングルシフト方
式のみでは２３回であるのに対し、本実施の形態例では
４回で済み、ロックオン時間を大幅に短縮することがで
きる。
【００６８】第２の実施の形態例 図１４は、第２の実施の形態例のＤＬＬ回路を示す概略
図である。図２の第１の実施の形態例に対応する部分に
は同じ引用番号を与えた。第１の実施の形態例と異なる
部分を説明すると、第２の実施の形態例では、通常動作
時（第１の動作期間）は、位相比較回路１６が位相比較
結果信号ＵＰ１，ＤＯＷＮ１を第１の遅延制御回路２６
に供給し、第１の遅延制御回路３６は、シングルシフト
方式の遅延制御信号Ｑ０〜Ｑ４を生成する。また、電源
投入時やスタンバイモードからの復帰時の所定期間（第
２の動作期間）は、位相比較回路１６が位相比較結果信
号ＵＰ２，ＤＯＷＮ２を第２の遅延制御回路２７に供給
し、第２の遅延制御回路２７は、バイナリシフト方式の
遅延制御信号Ｓ０，Ｒ０〜Ｓ４，Ｒ４を生成し、それに
対応する遅延制御信号Ｑ０〜Ｑ４が可変遅延回路１１，
１３に供給される。
【００６９】第２の実施の形態例では、電源投入時やス
タンバイモードからの復帰時に生成されるリセット信号
φR は、位相比較回路１６に供給され、第２の動作期間
中のバイナリシフト方式による遅延設定が終了すると、
第２の遅延制御回路１８からシフトエンド信号ＱＥが生
成され、位相比較回路１６に供給され、第１の動作期間
に移行される。
【００７０】図１５は、第２の実施の形態例の位相比較
回路１６の概略図である。図１５の例では、第１のクロ
ックｃ−ｃｌｋとそれを遅延させた第２のクロックｄ−
ｉ−ｃｌｋとを比較する位相比較部２０と、それから生
成される信号φa 〜φe を供給され、位相比較結果信号
φSO〜φREを生成する位相比較結果出力部２１と、位相
比較結果信号φSO〜φREを供給され、それらから位相比
較結果信号ＵＰ１，ＤＯＷＮ１及びＵＰ２，ＤＯＷＮ２
をそれぞれ第１の遅延制御回路２６と第２の遅延制御回
路２７に適宜供給する遅延制御回路切り換え部２５とを
有する。
【００７１】位相比較部２０は、第１の実施の形態例と
同様に図５に示された回路構成である。また、位相比較
出力部２１は、第１の実施の形態例と同様に図７に示さ
れた回路構成である。遅延制御切り換え部２５と、第１
の遅延制御回路２６と、第２の遅延制御回路２７につい
ては、以下に詳述する。
【００７２】図１５の位相比較回路１６では、通常動作
開始時にリセット信号φR が遅延制御回路切り換え部２
５に供給され、第２の遅延制御回路２７に位相比較結果
信号ＵＰ２，ＤＯＷＮ２が供給される。第２の遅延制御
回路２７が遅延量設定動作を終了してシフトエンド信号
ＱＥを生成するか、位相比較部２０がロックオンしたこ
とを示すロックオン信号ＪＳＴを生成するかすると、遅
延制御回路切り換え部２５は、位相比較結果信号ＵＰ
１，ＤＯＷＮ１を第１の遅延制御回路２６に供給する。
尚、第２の実施の形態例では、リセット信号φR は、第
１の実施の形態例と異なり、Ｈレベルのパルス信号であ
る。
【００７３】図１６は、遅延制御回路切り換え部２５の
回路図である。この回路では、位相比較出力部２１から
カウントアップ信号φSO, φSEが入力された時は、ＮＯ
Ｒゲート５４０とインバータ５４１により、信号ＵＰが
生成され、カウントダウン信号φRO, φREが入力された
時は、信号ＤＯＷＮが生成される。これらの信号は、Ｎ
ＡＮＤゲート５５２〜５５５及びインバータ５５６〜５
５９を介して、第１の遅延制御回路２６または第２の遅
延制御制御回路２７に供給される。
【００７４】電源投入時またはスタンバイモードからの
復帰時にＨレベルパルスのリセット信号φR が供給され
ると、インバータ５４４によりＰチャネルトランジスタ
５４５が導通する。その時、シフトエンド信号ＱＥはＬ
レベルである。このときロックオン信号ＪＳＴはＬレベ
ルなので、Ｎチャネルトランジスタ５４８はオフにな
り、ノードＮ３１はＨレベルとなる。この状態が、イン
バータ５４９，５５０によりラッチされる。それに伴い
ノードＮ３２がＬレベルになるため、第１の遅延制御回
路２６に供給されるUP1 信号およびDOWN1 信号は常にＬ
レベルとなる。また、ノードＮ３３はＨレベルになるた
め、第２の遅延制御回路２７には、位相比較結果信号と
して有効な信号ＵＰ２または信号ＤＯＷＮ２が供給さ
れ、バイナリシフト方式による位相調整が行われる。
【００７５】バイナリシフト方式による位相調整が終了
すると、シフトエンド信号ＱＥがＨレベルとなり、Ｎチ
ャネルトランジスタ５４８が導通する。この時リセット
信号φR はＬレベルなので、Ｐチャネルトランジスタ５
４５はオフとなり、ノードＮ３１がＬレベルになり、イ
ンバータ５４９，５５０のラッチ状態を反転する。それ
に伴いノードＮ３３がＬレベルになるため、第２の遅延
制御回路２７に供給される信号UP2 および信号DOWN2 は
常にＬレベルとなる。また、ノードＮ３２はＨレベルに
なるため、第１の遅延制御回路２６には位相比較結果信
号として有効な信号ＵＰ１または信号ＤＯＷＮ１が供給
され、シングルシフト方式による位相調整に切り換わ
る。
【００７６】バイナリシフト方式による位相調整が終了
する前にロックオン信号ＪＳＴが発生した場合も、Ｐチ
ャネルトランジスタ５４８がオンとなり、ノードＮ３１
がＬレベルになる。そして、バイナリシフト方式による
位相調整が終了した場合と同様に、シングルシフト方式
による位相調整に切り換わる。
【００７７】図１７は、第２の実施の形態例における可
変遅延回路１１，１３と第１の遅延制御回路２６を示す
回路図である。
【００７８】可変遅延回路１１，１３は、５つの遅延ユ
ニット５７０〜５７４と、その間に設けられたスイッチ
ユニット５７５〜５７９で構成される。遅延ユニット
は、図中の破線内に示される通り、インバータ５８０、
５８１、抵抗ＲおよびコンデンサＣから構成される。各
遅延ユニットの遅延量は、ユニット内の抵抗値Ｒまたは
コンデンサの容量Ｃを変えることにより、遅延ユニット
５７０から５７４に向かって、その遅延量がτ、２τ、
…、１６τのように２の累乗に設定される。
【００７９】各遅延ユニット間のスイッチユニット５７
５〜５７９には、第１の遅延制御回路２６からの制御信
号Ｑ０〜Ｑ４が供給される。各スイッチユニットは、図
中破線内に示される通り、インバータ５８４とＣＭＯＳ
トランスファーゲート５８２，５８３で構成され、制御
信号Ｑ０〜Ｑ４の設定により、スイッチユニットに対応
する遅延ユニットを介してクロック信号c-clk が伝播す
るかどうかが決まる。例えば、制御信号Ｑ４がＨレベル
のときは、クロック信号c-clk は１６τ遅延ユニット５
７０を介して伝播し、Ｌレベルのときは１６τ遅延ユニ
ット５７０を介さずに伝播する。
【００８０】Ｈレベルの制御信号Ｑ０〜Ｑ４に対応する
遅延ユニットの遅延量の合計が、可変遅延回路１１，１
３の遅延量となる。この遅延量は、制御信号Ｑ０〜Ｑ４
の信号レベルの配列を、バイナリ・カウンタとみなした
時のカウンタ値に相当する。例えば、制御信号Ｑ１，Ｑ
０がＨレベルのとき、カウンタ値は00011 で可変遅延回
路１１，１３の遅延量は３τ(=２1 τ＋２0 τ) とな
り、Ｑ４，Ｑ２，Ｑ０がＨレベルのとき、カウンタ値は
10101 で可変遅延回路１１，１３の遅延量は２１τ(=２
4 τ＋２2 τ＋２0 τ) となる。
【００８１】第１の遅延制御回路２６は、５ビットのUp
/Down カウンタ５９０で構成される。このカウンタ５９
０には、位相比較回路からのカウントアップ信号ＵＰ１
とカウントダウン信号ＤＯＷＮ１、または第２の遅延制
御回路２７からの遅延セット信号S0〜S4と遅延リセット
信号R0〜R4に基づいて、遅延制御信号Ｑ０〜Ｑ４を生成
し、可変遅延回路１１，１３のスイッチユニット５７５
〜５７０に供給する。
【００８２】図１８は、カウンタ５９０の動作を示す図
である。通常動作時（第１の動作期間）には、カウント
アップ信号UP1 とカウントダウン信号DOWN1 が位相比較
回路から供給される。信号UP1 が供給される場合は、図
１８中に示されるように遅延制御信号Ｑ０〜Ｑ４から成
るカウンタ値がカウントアップし、可変遅延回路１１，
１３の遅延量を１τずつ増加させる。信号DOWN1 が供給
される場合は、同様に遅延制御信号Ｑ０〜Ｑ４から成る
カウンタ値がカウントダウンし、可変遅延回路１１，１
３の遅延量を１τずつ減少させる。このように、信号UP
1 と信号DOWN1により、可変遅延回路１１，１３の遅延
量はシングルシフト方式で調整される。
【００８３】電源投入時またはスタンバイモードからの
復帰時には、前述の通り、信号UP1と信号DOUN1 の供給
が停止し、第２の遅延制御回路２７から遅延セット信号
Ｓ０〜Ｓ４と遅延リセット信号Ｒ０〜Ｒ４が供給され
る。遅延セット信号が発生すると、対応する遅延制御信
号Ｑ０〜Ｑ４がＨレベルに設定され、遅延リセット信号
が発生すると、対応する遅延制御信号Ｑ０〜Ｑ４がＬレ
ベルに設定される。この場合、後述するように、可変遅
延回路１１，１３の遅延量はバイナリシフト方式で調整
される。即ち、遅延セット、リセット信号が、バイナリ
遅延制御信号に該当し、それにより遅延制御信号Ｑ０〜
Ｑ４が設定される。
【００８４】図１９は、第２の遅延制御回路２７の回路
図である。また、図２０は、第２の遅延制御回路２７の
動作波形図である。第２の遅延制御回路２７は、５ビッ
トのシフトレジスタ６００と、その５ビット出力Ｑ１０
〜Ｑ１４が供給されるＮＡＮＤゲート６１０〜６１８及
びその出力が供給されるインバータあるいはＮＡＮＤゲ
ート６２０〜６２８の遅延セット信号Ｓｎ、遅延リセッ
ト信号Ｒｎを生成する回路とで構成される。これらの信
号Ｓｎ，Ｒｎは、図１７に示した通り、第１の遅延制御
回路２６内のバイナリ・カウンタ５９０のそれぞれのビ
ットに供給される。電源投入時またはスタンバイモード
からの復帰時には、可変遅延回路１１，１３の遅延量
は、これらの信号Ｓｎ，Ｒｎ（バイナリ遅延制御信号）
に基づいて制御される。
【００８５】図２０にしたがって、第２の遅延制御回路
２７の第２の動作期間での動作を説明する。
【００８６】初期値設定（タイミングＴ１） 電源投入時またはスタンバイモードからの復帰時（第２
の動作期間）には、Ｈレベルパルスのリセット信号φR
が供給され、シフトレジスタ６００がリセットされて、
その出力Ｑ１０〜Ｑ１３およびシフトエンド信号ＱＥは
Ｌレベル、最上位の出力Ｑ１４はＨレベルにそれぞれ設
定される。また、インバータ６１９とＮＡＮＤゲート６
２０，６２２，６２４，６２６により、リセット信号φ
R に同期して、遅延リセット信号Ｒ０〜Ｒ３および遅延
セット信号Ｓ４がＨレベルのパルス信号となる。
【００８７】リセット信号φR の供給直後（図２０中タ
イミングＴ１) は、位相比較回路２０から供給される位
相比較結果信号であるカウントアップ信号UP2 およびカ
ウントダウン信号DOWN2 はともにＬレベルであるため、
ＮＡＮＤゲート６１８とインバータ６２８により、遅延
リセット信号R4はＬレベルに設定される。またノードＮ
１００もＬレベルとなるため、ＮＡＮＤゲート６１１，
６１３，６１５，６１７により、遅延セット信号S0〜S3
はＬレベルに設定される。
【００８８】以上のように設定された遅延セット信号S0
〜S4および遅延リセット信号R0〜R4が第１の遅延制御回
路２６に供給される。このとき第１の遅延制御回路２６
からの制御信号でＨレベルに設定されるのは遅延制御信
号Ｑ４で、カウンタ５９０のカウンタ値は10000 とな
る。したがって、タイミングＴ１において可変遅延回路
１１，１３に設定される遅延量は、16τ（＝２4 τ) と
なる。この値は、可変遅延回路１１，１３の最大遅延量
の３１τ（＝２4 τ＋２3 τ＋２2 τ＋２1 τ＋２
0 τ) の約１／２に相当する。
【００８９】位相比較動作（位相比較１、タイミングＴ
２） 以後の位相比較動作において、信号ＵＰ２，ＤＯＷＮ２
に応答して、逐次下位の桁に対応する遅延セット信号Ｓ
ｎがＨレベルパルスとなり、信号ＤＯＷＮ２に応答し
て、その上位桁に対応する遅延リセット信号Ｒｎ＋１が
Ｌレベルに戻される。
【００９０】先ず、最初の位相比較１の結果が、カウン
トアップ信号UP2 として入力される。これに伴い、ノー
ドＮ１００にパルス信号が発生し、遅延セット信号S0〜
S3を生成するＮＡＮＤゲート６１１，６１３，６１５，
６１７およびシフトレジスタ６００に供給される。パル
ス信号Ｎ１００が発生した時点で、Ｈレベルに設定され
ているシフトレジスタ出力はＱ１４であるため、ＮＡＮ
Ｄゲート６１７とインバータ６２７により、その次の桁
に対応する遅延セット信号Ｓ３にＨレベルのパルス信号
が発生する。また、ノードＮ１００のパルス信号の立ち
下がりエッジに同期して、シフトレジスタ出力Ｑ１４が
Ｌレベルに、出力Ｑ１３がＨレベルに設定される。
【００９１】以上のように設定された遅延セット信号S0
〜S4および遅延リセット信号R0〜R4が第１の遅延制御回
路２６に供給される。このとき第１の遅延制御回路２６
からの遅延制御信号でＨレベルに設定されているのは信
号Ｑ４，Ｑ３で、カウンタ値は11000 となる。したがっ
て、タイミングＴ２において、可変遅延回路１１，１３
に設定される遅延量は、２４τ（＝２4 τ＋２3 τ) と
なる。この値は、可変遅延回路の最大遅延量の約３／４
（=1/2+1/4) に相当する。
【００９２】位相比較動作（位相比較２、タイミングＴ
３) 次の位相比較２の結果が、カウントダウン信号DOWN2 と
して入力される。これに伴い、ノードＮ１００にパルス
信号が発生し、遅延セット信号S0〜S3を生成するＮＡＮ
Ｄゲート６１１，６１３，６１５，６１７およびシフト
レジスタ６００に供給される。パルス信号Ｎ１００が発
生した時点で、Ｈレベルに設定されているシフトレジス
タ出力はＱ１３であるため、ＮＡＮＤゲート６１５とイ
ンバータ６２５により、その次の桁に対応する遅延セッ
ト信号Ｓ２にＨレベルのパルス信号が発生する。また、
ノードＮ１００のパルス信号の立ち下がりエッジに同期
して、シフトレジスタ出力Ｑ１３がＬレベルに、Ｑ１２
がＨレベルに設定される。
【００９３】カウントダウン信号DOWN2 は遅延リセット
信号R0〜R4を生成するＮＡＮＤゲート６１０，６１２，
６１４，６１６，６１８にも入力される。カウントダウ
ン信号DOWN2 が入力された時点で、Ｈレベルに設定され
ているシフトレジスタ出力はＱ１３であるため、ＮＡＮ
Ｄゲート６１６，６２６により、遅延リセット信号Ｒ３
にＨレベルのパルス信号が発生する。その結果、カウン
タ５９０の出力Ｑ３がＬレベル（０値）に戻される。
【００９４】以上のように、設定された信号S0〜S4およ
び信号R0〜R4が第１の遅延制御回路２６に供給される。
このとき第１の遅延制御回路２６からの制御信号でＨレ
ベルに設定されているのはＱ４，Ｑ２で、カウンタ値は
10100 となる。したがって、タイミングＴ３において、
可変遅延回路１１，１３に設定される遅延量は、２０τ
（＝２4 τ＋２2 τ) となる。この値は、可変遅延回路
１１，１３の最大遅延量の約５／８(=3/4-1/8)に相当す
る。
【００９５】以降の位相比較動作（位相比較３，４，
５、タイミングＴ４，Ｔ５，Ｔ６） 位相比較１と２と同様に、カウントアップ信号UP2 また
はカウントダウン信号DOWN2 の供給に伴いノードＮ１０
０にパルス信号が発生する。そのパルス信号の立ち下が
りエッジに同期して、Ｈレベルに設定されるシフトレジ
スタ出力がＱ１２からＱ１０へ順次移動し、最後に出力
ＱＥからシフトエンド信号ＱＥが発生して位相比較回路
内の遅延制御回路切り換え部２５に供給される。
【００９６】Ｈレベルに設定されたシフトレジスタ６０
０の出力が、Ｑ１２からＱ１０へ移動することにより、
遅延セット信号S1〜S0から順次パルス信号が発生する。
また、カウントダウン信号が供給された場合は、Ｈレベ
ルに設定されたシフトレジスタ出力に対応する遅延リセ
ット信号Ｒ０が発生する。それに基づいて第１の遅延制
御回路２６からの遅延制御信号Ｑ４〜Ｑ０のレベルが設
定され、可変遅延回路１１，１３の遅延量がバイナリシ
フト方式により制御される。
【００９７】５ビット分の遅延制御信号Ｑ４〜Ｑ０の設
定が終了すると、シフトエンド信号ＱＥが生成され、後
述するように、信号UP2 ・DOWN2 の第２の遅延制御回路
２７への供給が停止して、 可変遅延回路１１，１３の遅
延量を制御する回路が、第２の遅延制御回路２７から第
１の遅延制御回路２６に切り換わる。位相比較回路にて
ロックオン信号ＪＳＴが発生した場合も同様に、第１の
遅延制御回路２６に切り替わる。
【００９８】
【発明の効果】以上説明した通り、本発明によれば、電
源が投入された時やパワーダウンモード状態から復帰し
た時などの、ＤＬＬ回路が通常動作を開始した時の第２
の動作期間は、クロックの位相比較結果による遅延量の
設定をバイナリ単位で変更設定し、その後の通常動作時
（第１の動作期間）は、クロックの位相比較結果による
遅延量の設定を可変遅延回路の最小遅延単位で変更設定
する。したがって、通常動作を開始してからの所定期間
（第２の動作期間）の間に、ロックオンされる遅延量に
あるいはそれに近い遅延量に設定することができ、ロッ
クオンまでの時間を短くすることができる。そして、通
常動作時（第１の動作期間）には、遅延量を最小遅延単
位でシフトするので、ＤＬＬ回路の動作を安定させるこ
とができる。
【図面の簡単な説明】
【図１】従来のＤＬＬ回路の例を示す図である。
【図２】本発明の第１の実施の形態例のＤＬＬ回路を示
す概略図である。
【図３】位相比較回路１６を示す図である。
【図４】可変遅延回路１１，１３の例を示す図である。
【図５】位相比較回路１６内の位相比較部２０の回路図
である。
【図６】位相比較部の動作を示す波形図である。
【図７】位相比較回路１６の第１の位相比較出力部２１
の回路図である。
【図８】位相比較出力部２１の動作を示す波形図であ
る。
【図９】第１の遅延制御回路１７の一部の構成を示す回
路図である。
【図１０】位相比較回路の第２の位相比較出力部２２の
回路図である。
【図１１】位相比較出力部２２の動作を示す波形図であ
る。
【図１２】第２の遅延制御回路１８の回路図である。
【図１３】第２の遅延制御回路１８の動作を示す波形図
である。
【図１４】第２の実施の形態例のＤＬＬ回路を示す概略
図である。
【図１５】第２の実施の形態例の位相比較回路１６の概
略図である。
【図１６】遅延制御回路切り換え部２５の回路図であ
る。
【図１７】第２の実施の形態例における可変遅延回路１
１，１３と第１の遅延制御回路２６を示す回路図であ
る。
【図１８】カウンタ５９０の動作を示す図である。
【図１９】第２の遅延制御回路２７の回路図である。
【図２０】第２の遅延制御回路２７の動作波形図であ
る。
【符号の説明】
１１，１３ 可変遅延回路 １６ 位相比較回路 １７ 第１の遅延制御回路 １８ 第２の遅延制御回路 ｃ−ｃｌｋ 第１のクロック ｄ−ｉーｃｌｋ 第２のクロック φSO〜φRE 位相比較結果信号 φSS、φRR 位相比較結果信号 φE-1 〜φE-32 遅延制御信号 ＧＡＴＥ ゲート信号

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】第１のクロックを遅延させて、該第１のク
    ロックと所定の位相関係を有する制御クロックを生成す
    るＤＬＬ回路において、 前記第１のクロックを可変遅延する可変遅延回路と、 前記可変遅延回路の出力を所定時間遅延して生成される
    第２のクロックと、前記第１のクロックとの位相を比較
    し、前記第１及び第２のクロックの位相関係に応じた位
    相比較結果信号を生成する位相比較回路と、 前記位相比較結果信号に応答して、前記可変遅延回路に
    その遅延量を制御する遅延制御信号を供給する遅延制御
    回路とを有し、 前記遅延制御回路は、前記ＤＬＬ回路の第１の動作期間
    に、前記可変遅延回路の遅延量を最小遅延量単位で変更
    するシングル遅延制御信号を生成し、前記ＤＬＬ回路の
    前記第１の動作期間と異なる第２の動作期間に、前記可
    変遅延回路の遅延量をバイナリ単位で変更するバイナリ
    遅延制御信号を生成することを特徴とするＤＬＬ回路。
  2. 【請求項２】請求項１において、 前記遅延制御回路は、 前記第１の動作期間において活性化され、前記シングル
    遅延制御信号を生成する第１の遅延制御回路と、 前記第２の動作期間において活性化され、前記バイナリ
    遅延制御信号を生成する第２の遅延制御回路とを有する
    ことを特徴とするＤＬＬ回路。
  3. 【請求項３】請求項１において、 前記可変遅延回路は、シリアルに接続された複数のゲー
    トを有し、前記遅延制御信号により、前記第１のクロッ
    クが通過するゲート数が可変設定され、 前記シングル遅延制御信号により生成される遅延制御信
    号により、前記可変遅延回路内のゲート数が前記最小遅
    延量単位で変更され、前記バイナリ遅延制御信号より生
    成される遅延制御信号により、前記可変遅延回路内のゲ
    ート数が、全体の１／２に、その後１／４または３／４
    に、....、その後（２1 ー１）／２n 〜（２n ー１）／
    ２n （但し分子は奇数）のいずれかに次々に変更される
    ことを特徴とするＤＬＬ回路。
  4. 【請求項４】請求項１において、 前記可変遅延回路は、遅延量がバイナリに重み付けされ
    た遅延ユニットを複数有し、前記遅延制御信号により、
    前記第１のクロックが通過する遅延ユニットが可変選択
    され、 前記シングル遅延制御信号により生成される遅延制御信
    号により、前記可変遅延回路内の遅延ユニットが前記最
    小遅延量を有する遅延ユニットの単位で変更され、前記
    バイナリ遅延制御信号より生成される遅延制御信号によ
    り、前記可遅延回路内の遅延ユニットが、全体の遅延量
    の１／２に、その後１／４または３／４に、....、その
    後（２1 ー１）／２n 〜（２n ー１）／２n （但し分子
    は奇数）のいずれかになる様に、次々に変更されること
    を特徴とするＤＬＬ回路。
  5. 【請求項５】請求項１〜４のいずれかにおいて、 前記第２の動作期間は、前記ＤＬＬ回路の通常動作開始
    時の期間であり、前記第１の動作期間は、前記第２の動
    作期間後の通常動作時の期間であることを特徴とするＤ
    ＬＬ回路。
  6. 【請求項６】請求項５において、 前記第２の動作期間において、前記位相比較回路は所定
    回数の位相比較動作を行い、前記所定回数の位相比較動
    作後に前記第１の動作期間に移行することを特徴とする
    ＤＬＬ回路。
  7. 【請求項７】請求項６において、 更に、前記第２の動作期間中に、前記位相比較回路が前
    記第１及び第２のクロックの位相が一致したことを検出
    した後に前記第１の動作期間に移行することを特徴とす
    るＤＬＬ回路。
  8. 【請求項８】第１のクロックを遅延させて、該第１のク
    ロックと所定の位相関係を有する制御クロックを生成す
    るＤＬＬ回路において、 前記第１のクロックを可変遅延する可変遅延回路と、 前記可変遅延回路から出力されるクロックを所定時間遅
    延して生成される第２のクロックと、前記第１のクロッ
    クとの位相を比較し、前記第１及び第２のクロックの位
    相関係に応じた位相比較結果信号を生成する位相比較回
    路と、 前記位相比較結果信号に応答して、前記第１及び第２の
    クロックの位相が一致する様に、前記可変遅延回路にそ
    の遅延量を制御する遅延制御信号を供給する遅延制御回
    路とを有し、 前記遅延制御回路は、前記ＤＬＬ回路の通常動作開始期
    間または通常動作再開期間以外の通常動作期間に活性化
    され、前記可変遅延回路の遅延量を最小遅延量単位で変
    更するシングル遅延制御信号を生成する第１の遅延制御
    回路と、前記ＤＬＬ回路の前記通常動作開始期間または
    通常動作再開期間に活性化され、前記可変遅延回路の遅
    延量をバイナリ単位で変更するバイナリ遅延制御信号を
    生成する第２の遅延制御回路とを有し、 前記第２の遅延制御回路は、前記通常動作開始または通
    常動作再開後に前記位相比較回路が生成する所定回数の
    位相比較結果信号に応答して、前記バイナリ遅延制御信
    号を生成し、前記第１の遅延制御回路は、前記通常動作
    期間に前記位相比較回路が生成する位相比較結果信号に
    応答して、前記シングル遅延制御信号を生成することを
    特徴とするＤＬＬ回路。
  9. 【請求項９】請求項８において、 前記位相比較回路は、前記通常動作開始または通常動作
    再開後に前記第２の遅延制御回路を活性化し、前記通常
    動作期間に前記第１の遅延制御回路を活性化する活性化
    信号を、前記第１及び第２の遅延制御回路に供給するこ
    とを特徴とするＤＬＬ回路。
  10. 【請求項１０】請求項８または９において、 前記可変遅延回路は、シリアルに接続された複数のゲー
    トを有し、前記遅延制御信号により、前記第１のクロッ
    クが通過するゲート数が可変設定され、 前記第１の遅延制御回路は、前記位相比較結果信号に応
    答して、前記通過ゲート数を、前記最小遅延量単位で変
    更する前記シングル遅延制御信号を生成し、 前記第２の遅延制御回路は、前記位相比較結果信号に応
    答して、前記通過ゲートの遅延量が、全体の遅延量の１
    ／２に、その後１／４または３／４に、....、その後
    （２1 ー１）／２n 〜（２n ー１）／２n （但し分子は
    奇数）のいずれかにそれぞれなる様に、前記通過ゲート
    数を次々に変更する前記バイナリ遅延制御信号を生成す
    ることを特徴とするＤＬＬ回路。
  11. 【請求項１１】請求項８または９において、 前記遅延制御信号は、前記可変遅延回路の小さい遅延量
    から大きい遅延量に対応した複数の制御信号を有し、 前記第２の遅延制御回路は、活性化レベルの制御信号を
    出力する第１層のユニット回路と、前記第１層のユニッ
    ト回路が出力する活性化レベルの制御信号をそれぞれ出
    力する２個の第２層のユニット回路と、第（Ｎ−１）層
    のユニット回路が出力する活性化レベルの制御信号をそ
    れぞれ出力する２N-1 個の第Ｎ層のユニット回路（Ｎは
    ３以上の整数）とを有し、前記位相比較結果信号に応答
    して、順次、前記各層のユニット回路内のいずれかのユ
    ニット回路の出力を活性化し、前記活性化レベルの制御
    信号に従って前記バイナリ遅延制御信号を生成すること
    を特徴とするＤＬＬ回路。
  12. 【請求項１２】請求項８において、 前記位相比較回路は、前記通常動作開始または通常動作
    再開後に前記第２の遅延制御回路に有効な前記位相比較
    結果信号を供給し、前記通常動作期間に前記第１の遅延
    制御回路に有効な前記位相比較結果信号を供給すること
    を特徴とするＤＬＬ回路。
  13. 【請求項１３】請求項８または１２において、 前記可変遅延回路は、遅延量がバイナリに重み付けされ
    た遅延ユニットを複数有し、前記遅延制御信号により、
    前記第１のクロックが通過する遅延ユニットが可変選択
    され、 前記第１の遅延制御回路は、前記位相比較結果信号に応
    答して、前記通過遅延ユニットを前記最小遅延量を有す
    る遅延ユニットの単位で変更する前記シングル遅延制御
    信号を生成し、 前記第２の遅延制御回路は、前記位相比較結果信号に応
    答して、前記通過遅延ユニットの遅延量が、全体の遅延
    量の１／２に、その後１／４または３／４に、....、そ
    の後（２1 ー１）／２n 〜（２n ー１）／２n （但し分
    子は奇数）のいずれかにそれぞれなる様に、前記通過遅
    延ユニットを次々に変更する前記バイナリ遅延制御信号
    を生成することを特徴とするＤＬＬ回路。
  14. 【請求項１４】請求項８または１２において、 前記遅延制御信号は、前記可変遅延回路の小さい遅延量
    から大きい遅延量に対応した複数の制御信号を有し、 前記第１の遅延制御回路は、前記位相比較結果信号に応
    答して、カウントアップまたはカウントダウンして、前
    記シングル遅延制御信号を生成するバイナリカウンタを
    有し、 前記第２の遅延制御回路は、前記位相比較結果信号に応
    答して、前記バイナリカウンタの上位ビットから下位ビ
    ットまでを順次設定するバイナリ遅延制御信号を生成す
    ることを特徴とするＤＬＬ回路。
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