KR20030056811A - 락 드리프트를 방지하는 지연동기루프 및 이를 구비하는반도체 메모리 장치 - Google Patents

락 드리프트를 방지하는 지연동기루프 및 이를 구비하는반도체 메모리 장치 Download PDF

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Abstract

DRAM의 모드별 공급전압의 변화에 무관하게 안정된 데이터를 제공할 수 있는 DLL이 개시된다. 외부클락에 동기된 내부클락을 발생하는 DLL은 상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기; 상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및 보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비한다. 상기 DLL은 동작모드의 변화에 따른 락 드리프트를 방지할 수 있는 장점이 있다. 또한, 상기 DLL은 동작모드의 변화에 무관하게 데이터 클락을 발생시킬 수 있는 장점이 있다.

Description

락 드리프트를 방지하는 지연동기루프 및 이를 구비하는 반도체 메모리 장치{Delay locked loop for protecting lock drift and semiconductor having the same}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 락 드리프트 방지를 위한 보조 지연회로를 구비하는 지연동기루프(delay locked loop; 이하 'DLL'라 한다.) 및 DLL을 구비하는 반도체 메모리장치에 관한 것이다.
도 1은 종래의 DLL의 블락도를 나타낸다. 도 1을 참조하면, 레지스터 컨트롤방식의 DLL(register controlled DLL)은 주 지연회로(10), 위상비교기(20), 보상 지연기(30) 및 출력버퍼(40)를 구비한다. DLL(100)은 외부클락(EXT_CLK)에 동기된 내부클락(INT_CLK)을 발생하는 회로이다.
주 지연회로(10)는 외부클락(EXT_CLK)을 소정시간 지연시켜 내부클락 (INT_CLK)을 출력한다. 보상 지연기(30)는 내부클락(INT_CLK)을 출력버퍼(40)의 지연시간만큼 지연시킨다.
위상비교기(20)는 보상 지연기(30)의 출력클락의 위상과 외부클락(EXT_CLK)의 위상을 비교하여, 보상 지연기(30)의 출력클락의 위상과 외부클락(EXT_CLK)의 위상이 일치하도록 주 지연회로(10)의 지연시간을 제어한다. 따라서 외부클락 (EXT_CLK)의 위상과 내부클락(INT_CLK)의 위상이 일치하는 로크(lock)상태에서, 출력버퍼(40)는 내부클락(INT_CLK)에 응답하여 입력데이터(DIN)를 수신하여 외부클락 (EXT_CLK)에 동기된 데이터(DATA)를 출력한다.
도 2는 종래의 DLL의 락 포인트의 변화에 따른 DLL의 트레킹 포인트의 변화를 나타낸다. 도 2를 참조하면, 종래의 DLL(100)은 최소 뱅뱅지터(minimum bang-bang jitter)를 갖기 위하여 분주된 클락을 사용하여 락킹(locking)을 하게된다.
따라서 공정(process), 사용전압(voltage), 온도(temperature)의 변화 또는 DRAM의 모드별 공급전압의 변화에 따라 DLL(100)의 락 포인트(lock point)가 갑자기 변하는 경우, 락 포인트(lock point)를 찾기 위한 DLL의 트레킹 포인트 (tracking point)는 느리게 변하는 문제점이 있다.
예컨대 제1동작모드(DRAM의 프리차지 모드 또는 리프레쉬 모드)에서 제2동작모드(DRAM의 데이터 기입모드, 독출모드)로 변하는 경우, 즉 락 포인트(lock point)가 갑자기 변하는 경우, DLL의 트레킹 포인트(tracking point)와 락 포인트 (lock point)와의 차이('락 드리프트'라 한다.)가 발생하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 공정, 사용전압, 온도의 변화 또는 DRAM의 모드별 공급전압의 변화에 따라 발생하는 락 드리프트를 방지할 수 있는 DLL 및 DLL을 구비하는 반도체 메모리장치를 제공하는 것이다.
또한, 기술적인 과제는 공정, 사용전압, 온도의 변화 또는 DRAM의 모드별 공급전압의 변화에 무관하게 안정된 데이터를 제공할 수 있는 DLL 및 DLL을 구비하는 반도체 메모리장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 DLL의 블락도를 나타낸다.
도 2는 종래의 DLL의 락 포인트의 변화에 따른 DLL의 트레킹 포인트의 변화를 나타낸다.
도 3은 본 발명의 일실시예에 따른 DLL의 블락도를 나타낸다.
도 4는 본 발명의 실시예에 따른 DLL의 락 포인트의 변화에 따른 DLL의 트레킹 포인트의 변화를 나타낸다.
상기 기술적 과제를 달성하기 위한 외부클락에 동기된 내부클락을 발생하는 동기신호발생회로는 상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기; 상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및 보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비한다.
상기 기술적 과제를 달성하기 위한 외부클락에 동기된 내부클락을 발생하는 동기신호발생회로를 구비하는 반도체 메모리 장치에 있어서, 상기 동기신호발생회로는 상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기; 상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및 보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비한다.
상기 반도체 메모리 장치는 제어회로를 더 구비하며 상기 제어회로는 상기 반도체 메모리 장치의 동작모드에 상응하는 상기 보조지연제어신호를 출력한다.
상기 기술적 과제를 달성하기 위한 외부클락에 동기된 내부클락을 발생하는 동기신호발생회로를 구비하는 반도체 메모리 장치에 있어서, 상기 동기신호발생회로는, 상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기; 상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및 상기 반도체 메모리 장치의 동작모드에 상응하는 보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비한다.
상기 동작모드는 프리차지 모드, 리프레쉬 모드, 데이터 기입 모드 또는 데이터 독출 모드이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써,본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 DLL의 블락도를 나타낸다. 도 4는 본 발명의 실시예에 따른 DLL의 락 포인트의 변화에 따른 DLL의 트레킹 포인트의 변화를 나타낸다. 도 3과 도 4를 참조하면, DLL(200)은 전압제어지연회로(210), 위상 비교기(phase detector; 220), 보조지연회로(230), 제어회로(240), 출력버퍼(250) 및 보상 지연기(260)를 구비한다. DLL(200)은 외부클락에 동기된 내부클락을 발생하는 동기신호 발생회로의 일예이다.
전압제어지연회로(210)는 지연제어신호(DCS)에 응답하여 외부클락(EXT_CLK)을 소정시간(td) 지연시킨 제어클락(DCLK)을 보조지연회로(230)로 출력한다.
제어회로(240)는 반도체 메모리장치의 동작모드를 나타내는 모드선택신호 (MSC)에 응답하여 보조지연제어신호(ADCS)를 보조지연회로(230)로 출력한다. 상기 동작모드는 제1동작모드와 제2동작모드로 구분되며, 제1동작모드는 DRAM을 프리차지 하기 위한 프리차지 모드, DRAM을 리프레쉬 하기 위한 리프레쉬 모드를 구비하며, 제2동작모드는 메모리 셀들로 데이터를 기입하기 위한 데이터 기입모드와 메모리 셀들로부터 데이터를 독출하기 위한 데이터 독출모드를 구비한다.
보조지연회로(230)는 보조지연제어신호(ADCS)에 응답하여 제어클락(DCLK)을 소정시간 지연시킨 내부클락(INT_CLK)을 출력한다. 보조지연회로(230)의 지연시간은 제1동작모드와 제2동작모드별로 다르게 설정될 수도 있고, 또한, 프리차지 모드, 리프레쉬 모드, 데이터 기입모드와 데이터 독출모드별로 다르게 설정될 수 있다.
예컨대 모드선택신호(MSC)가 프리차지 모드인 경우, 제어회로(240)는 프리차지 모드에 상응하는 보조지연제어신호(ADCS)를 보조지연회로(230)로 출력한다. 보조지연회로(230)는 보조지연제어신호(ADCS)에 응답하여 제어클락(DCLK)을 소정 시간지연시킨 내부클락(INT_CLK)을 출력한다.
또한, 모드선택신호(MSC)가 데이터 기입모드인 경우, 제어회로(240)는 데이터 기입모드에 상응하는 보조지연제어신호(ADCS)를 보조지연회로(230)로 출력한다. 보조지연회로(230)는 보조지연제어신호(ADCS)에 응답하여 제어클락(DCLK)을 소정 시간지연시킨 내부클락(INT_CLK)을 출력한다.
즉, 보조지연회로(230)는 각 동작모드에 상응하여 발생되는 보조지연제어신호(ADCS)에 응답하여 제어클락(DCLK)을 각각 다르게 지연시킨 내부클락(INT_CLK)을 각각 출력한다. 따라서 본 발명의 실시예에 따른 DLL은 반도체 메모리 장치의 동작모드를 미리 감지하여 락 포인트의 변화에 무관하게 락 드리프트를 감소시킬 수 있다. 따라서 동작모드의 변화에 무관하게 안정된 데이터를 제공한다.
보상지연기(260)는 내부클락(INT_CLK)을 수신하여 내부클락(INT_CLK)을 출력버퍼(40)의 지연시간(tc)만큼 지연시킨다.
위상비교기(220)는 보상 지연기(30)의 출력클락의 위상과 외부클락(EXT_CLK)의 위상을 비교하여, 보상지연기(230)의 출력클락의 위상과 외부클락(EXT_CLK)의 위상을 일치시키기 위한 지연제어신호(DCS)를 주 지연회로(210)로 출력한다. 전압제어지연회로(210)는 지연제어신호(DCS)에 응답하여 외부클락(EXT_CLK)의 지연시간을 제어한다. 따라서 외부클락(EXT_CLK)의 위상과 내부클락(INT_CLK)의 위상이 일치하는 로크(lock)상태에서, 출력버퍼(250)는 내부클락(INT_CLK)에 응답하여 입력데이터(DIN)를 수신하여 외부클락(EXT_CLK)에 동기된 데이터(DATA)를 출력한다.
도 4를 참조하면, 반도체 메모리 장치의 동작모드가 제1동작모드에서 제2동작모드로 변하는 경우, 제어회로(240)는 제2동작모드에 상응하는 보조지연 제어신호(ADCS)를 보조지연회로(230)로 출력하므로, 보조지연회로(230)는 보조지연제어신호(ADCS)에 응답하여 제어클락(DCLK)의 지연시간을 제어한다.
따라서 공급전압이 VDD에서 (VDD-α)로 변하는 경우, 락 드리프트(lock drift)는 도 2의 경우에 비하여 현저하게 감소됨을 볼 수 있다. 따라서 본 발명의 실시예에 따른 DLL은 고속 클락동기회로에 적용될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 DLL 및 상기 DLL을 구비하는 반도체 메모리장치는 동작모드의 변화에 따른 락 드리프트를 방지할 수 있는 장점이 있다.
또한, 본 발명의 실시예에 따른 DLL 및 상기 DLL을 구비하는 반도체 메모리장치는 동작모드의 변화에 무관하게 데이터 클락을 발생시킬 수 있는 장점이 있다.

Claims (5)

  1. 외부클락에 동기된 내부클락을 발생하는 동기신호발생회로에 있어서,
    상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기;
    상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및
    보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비하는 것을 특징으로 하는 동기신호발생회로.
  2. 외부클락에 동기된 내부클락을 발생하는 동기신호발생회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 동기신호발생회로는,
    상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기;
    상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및
    보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 반도체 메모리 장치는 제어회로를 더 구비하며,
    상기 제어회로는 상기 반도체 메모리 장치의 동작모드에 상응하는 상기 보조지연제어신호를 출력하는 것을 특징으로 하는 반도체 메모리장치.
  4. 외부클락에 동기된 내부클락을 발생하는 동기신호발생회로를 구비하는 반도체 메모리 장치에 있어서,
    상기 동기신호발생회로는,
    상기 외부클락의 위상과 상기 내부클락의 위상을 비교하여 그 비교결과에 상응하는 지연제어신호를 출력하는 위상비교기;
    상기 지연제어신호에 응답하여 상기 외부클락을 소정시간 지연시킨 제어클락을 출력하는 지연회로; 및
    상기 반도체 메모리 장치의 동작모드에 상응하는 보조지연제어신호에 응답하여 상기 제어클락을 소정시간 지연시킨 상기 내부클락을 출력하는 보조 지연회로를 구비하는 반도체 메모리 장치.
  5. 제3항 또는 제4항에 있어서, 상기 동작모드는 프리차지 모드, 리프레쉬 모드, 데이터 기입 모드 또는 데이터 독출 모드인 것을 특징으로 하는 반도체 메모리장치.
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