JP2000059210A - 外部負荷を考慮したｄｌｌ回路 - Google Patents
外部負荷を考慮したｄｌｌ回路Info
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Abstract
(57)【要約】 （修正有）
【課題】出力負荷に応じて位相調整が行われるＤＬＬ回
路を提供し、位相調整動作を短時間で可能にする。 【解決手段】基準クロックＣＬＫ１１が入力され、制御
された遅延時間だけ遅延したクロックを出力する第１の
可変遅延回路１４と、第１の可変遅延回路の出力クロッ
クを入力され、所定の遅延時間遅延した遅延クロックを
出力する第２の可変遅延回路２０と、基準クロックＣＬ
Ｋ１１と遅延クロックｄ−ｉ−ＣＬＫとの位相を比較
し、位相が一致する様に、第１の可変遅延回路の遅延量
を制御する位相比較・遅延制御回路１５，１６とを有す
る。外部負荷に応じて異なる出力バッファの動作遅延時
間を測定し、その動作遅延時間に応じて、ＤＬＬ回路の
フィードバックループ内の第２の可変遅延回路の遅延量
を調整する。
路を提供し、位相調整動作を短時間で可能にする。 【解決手段】基準クロックＣＬＫ１１が入力され、制御
された遅延時間だけ遅延したクロックを出力する第１の
可変遅延回路１４と、第１の可変遅延回路の出力クロッ
クを入力され、所定の遅延時間遅延した遅延クロックを
出力する第２の可変遅延回路２０と、基準クロックＣＬ
Ｋ１１と遅延クロックｄ−ｉ−ＣＬＫとの位相を比較
し、位相が一致する様に、第１の可変遅延回路の遅延量
を制御する位相比較・遅延制御回路１５，１６とを有す
る。外部負荷に応じて異なる出力バッファの動作遅延時
間を測定し、その動作遅延時間に応じて、ＤＬＬ回路の
フィードバックループ内の第２の可変遅延回路の遅延量
を調整する。
Description
【０００１】
【発明の属する技術分野】本発明は、クロックのタイミ
ングを安定化する回路であるディレー・ロックド・ルー
プ（Delay Locked Loop: ＤＬＬ）に関し、特に、短時
間で、出力端子に接続される外部負荷に応じて制御クロ
ックのタイミングを調整することができるＤＬＬ回路に
関する。
ングを安定化する回路であるディレー・ロックド・ルー
プ（Delay Locked Loop: ＤＬＬ）に関し、特に、短時
間で、出力端子に接続される外部負荷に応じて制御クロ
ックのタイミングを調整することができるＤＬＬ回路に
関する。
【０００２】
【従来の技術】高速のメモリデバイスとして、外部クロ
ックに同期して動作するＳＤＲＡＭが広く普及してい
る。この様なクロック同期型のメモリデバイスは、外部
クロックに同期してデータの入力や出力を行う為に、内
部にタイミング制御回路としてデレー・ロックド・ルー
プ（ＤＬＬ）回路を内蔵する。かかるＤＬＬ回路は、例
えば、本出願人が出願した特開平10-112182 号に記載さ
れている。
ックに同期して動作するＳＤＲＡＭが広く普及してい
る。この様なクロック同期型のメモリデバイスは、外部
クロックに同期してデータの入力や出力を行う為に、内
部にタイミング制御回路としてデレー・ロックド・ルー
プ（ＤＬＬ）回路を内蔵する。かかるＤＬＬ回路は、例
えば、本出願人が出願した特開平10-112182 号に記載さ
れている。
【０００３】上記のＤＬＬ回路は、供給されるクロック
と位相が一致或いは所定の位相関係にある制御クロック
を生成し、その制御クロックが入力バッファや出力バッ
ファの動作タイミングを制御する。ＤＬＬ回路の概略的
な構成は、基準クロックを遅延させる可変遅延回路と、
その可変遅延回路の出力のクロックを入力バッファや出
力バッファの遅延時間分だけ更に遅延させるダミー遅延
回路と、基準クロックとダミー遅延回路の出力の遅延ク
ロックとの位相を比較し、両クロックの位相が一致する
ように可変遅延回路の遅延量を制御する位相比較器及び
遅延制御回路とを有する。基準クロックと遅延クロック
の位相が一致するロック状態では、可変遅延回路の出力
の制御クロックに応答してデータ出力バッファから出力
されるデータ出力が外部クロックの位相と一致すること
になる。
と位相が一致或いは所定の位相関係にある制御クロック
を生成し、その制御クロックが入力バッファや出力バッ
ファの動作タイミングを制御する。ＤＬＬ回路の概略的
な構成は、基準クロックを遅延させる可変遅延回路と、
その可変遅延回路の出力のクロックを入力バッファや出
力バッファの遅延時間分だけ更に遅延させるダミー遅延
回路と、基準クロックとダミー遅延回路の出力の遅延ク
ロックとの位相を比較し、両クロックの位相が一致する
ように可変遅延回路の遅延量を制御する位相比較器及び
遅延制御回路とを有する。基準クロックと遅延クロック
の位相が一致するロック状態では、可変遅延回路の出力
の制御クロックに応答してデータ出力バッファから出力
されるデータ出力が外部クロックの位相と一致すること
になる。
【０００４】
【発明が解決しようとする課題】上記のＤＬＬ回路を内
蔵するメモリデバイス或いはそれ以外のデバイスは、通
常、プリント回路基板やモジュール基板上に搭載され
る。そして、ＤＬＬ回路により生成された制御クロック
により動作タイミングが制御されるデータ出力バッファ
の出力端子は、搭載されるプリント回路基板等の配線に
接続される。したがって、データ出力バッファの動作に
要する時間は、この外部負荷の大きさに依存して異な
る。
蔵するメモリデバイス或いはそれ以外のデバイスは、通
常、プリント回路基板やモジュール基板上に搭載され
る。そして、ＤＬＬ回路により生成された制御クロック
により動作タイミングが制御されるデータ出力バッファ
の出力端子は、搭載されるプリント回路基板等の配線に
接続される。したがって、データ出力バッファの動作に
要する時間は、この外部負荷の大きさに依存して異な
る。
【０００５】ところが、かかるデータ出力バッファの出
力端子に接続される外部負荷は、搭載されるプリント回
路基板やモジュール基板の配線の構造により異なり、デ
バイス単体で設計する段階では予測不可能である。その
ため、ＤＬＬ回路内のフィードバックループ内に設けら
れるダミー出力バッファの遅延時間を固定的にすると、
デバイスがシステム内に搭載された状態でのデータ出力
バッファの動作に要する遅延時間が、固定的に設定され
たダミー出力バッファの動作時間と整合しなくなること
が予想される。その結果、ＤＬＬ回路による制御クロッ
クのタイミングが最適でなくなる。
力端子に接続される外部負荷は、搭載されるプリント回
路基板やモジュール基板の配線の構造により異なり、デ
バイス単体で設計する段階では予測不可能である。その
ため、ＤＬＬ回路内のフィードバックループ内に設けら
れるダミー出力バッファの遅延時間を固定的にすると、
デバイスがシステム内に搭載された状態でのデータ出力
バッファの動作に要する遅延時間が、固定的に設定され
たダミー出力バッファの動作時間と整合しなくなること
が予想される。その結果、ＤＬＬ回路による制御クロッ
クのタイミングが最適でなくなる。
【０００６】したがって、デバイスがシステム内に搭載
された状態で、例えば電源起動後の初期化状態におい
て、外部負荷も考慮してフィードバックループ内の遅延
回路の遅延量を設定することが望まれる。
された状態で、例えば電源起動後の初期化状態におい
て、外部負荷も考慮してフィードバックループ内の遅延
回路の遅延量を設定することが望まれる。
【０００７】一方、デバイスからの出力は、複数のデバ
イスに共通のバスに接続されるので、初期化状態におけ
る各デバイスの調整は、複数のデバイスに対して同時に
行うことができず、１つ１つのデバイス毎に調整を行う
必要がある。その場合、デバイス１つ１つに対してフィ
ードバックループ内の遅延量を調整することが要求され
る。しかしながら、上記の特開平10-112182 号で提案し
たＤＬＬ回路では、タイミング調整を行う為に、複数回
の基準クロックと遅延クロックとの位相比較動作と遅延
量の調整を行う必要があり、もしデバイス毎に外部負荷
に応じた調整を行うと、システム全体のタイミング調整
に長時間を要することになる。
イスに共通のバスに接続されるので、初期化状態におけ
る各デバイスの調整は、複数のデバイスに対して同時に
行うことができず、１つ１つのデバイス毎に調整を行う
必要がある。その場合、デバイス１つ１つに対してフィ
ードバックループ内の遅延量を調整することが要求され
る。しかしながら、上記の特開平10-112182 号で提案し
たＤＬＬ回路では、タイミング調整を行う為に、複数回
の基準クロックと遅延クロックとの位相比較動作と遅延
量の調整を行う必要があり、もしデバイス毎に外部負荷
に応じた調整を行うと、システム全体のタイミング調整
に長時間を要することになる。
【０００８】そこで、本発明の目的は、基準クロックに
同期する制御クロックであって、デバイスの出力端子に
接続される外部負荷に対応して最適のタイミングを有す
る制御クロックを生成することができるＤＬＬ回路を提
供することにある。
同期する制御クロックであって、デバイスの出力端子に
接続される外部負荷に対応して最適のタイミングを有す
る制御クロックを生成することができるＤＬＬ回路を提
供することにある。
【０００９】更に、本発明の目的は、基準クロックに同
期する制御クロックであって、デバイスの出力端子に接
続される外部負荷に対応して最適のタイミングを有する
制御クロックを生成することができるＤＬＬ回路におい
て、短時間で最適のタイミングに調整することができる
ＤＬＬ回路を提供することにある。
期する制御クロックであって、デバイスの出力端子に接
続される外部負荷に対応して最適のタイミングを有する
制御クロックを生成することができるＤＬＬ回路におい
て、短時間で最適のタイミングに調整することができる
ＤＬＬ回路を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成する為
に、本発明は、基準クロックを遅延させて所定の位相関
係を有する制御クロックを生成するディレー・ロックド
・ループ（ＤＬＬ）回路において、出力バッファの動作
遅延時間を測定し、その動作遅延時間に応じて制御クロ
ックのタイミングを調整する。ＤＬＬ回路は、基準クロ
ックが入力され、制御された遅延時間だけ遅延したクロ
ックを出力する第１の可変遅延回路と、第１の可変遅延
回路の出力クロックを入力され、所定の遅延時間遅延し
た遅延クロックを出力する第２の可変遅延回路と、基準
クロックと遅延クロックとの位相を比較し、基準クロッ
クと遅延クロックとの位相が一致する様に、第１の可変
遅延回路の遅延量を制御する位相比較・遅延制御回路と
を有する。そして、外部負荷に応じて異なる出力バッフ
ァの動作遅延時間を測定し、その測定した出力バッファ
の動作遅延時間に応じて、ＤＬＬ回路のフィードバック
ループ内の第２の可変遅延回路の遅延量を調整する。そ
の結果、第１の可変遅延回路遅延回路の出力クロックの
タイミングが、外部負荷の大きさに応じて調整される。
そして、この出力クロック或いは同等の遅延制御を受け
る別の可変遅延回路の出力クロックを制御クロックとし
て利用する。
に、本発明は、基準クロックを遅延させて所定の位相関
係を有する制御クロックを生成するディレー・ロックド
・ループ（ＤＬＬ）回路において、出力バッファの動作
遅延時間を測定し、その動作遅延時間に応じて制御クロ
ックのタイミングを調整する。ＤＬＬ回路は、基準クロ
ックが入力され、制御された遅延時間だけ遅延したクロ
ックを出力する第１の可変遅延回路と、第１の可変遅延
回路の出力クロックを入力され、所定の遅延時間遅延し
た遅延クロックを出力する第２の可変遅延回路と、基準
クロックと遅延クロックとの位相を比較し、基準クロッ
クと遅延クロックとの位相が一致する様に、第１の可変
遅延回路の遅延量を制御する位相比較・遅延制御回路と
を有する。そして、外部負荷に応じて異なる出力バッフ
ァの動作遅延時間を測定し、その測定した出力バッファ
の動作遅延時間に応じて、ＤＬＬ回路のフィードバック
ループ内の第２の可変遅延回路の遅延量を調整する。そ
の結果、第１の可変遅延回路遅延回路の出力クロックの
タイミングが、外部負荷の大きさに応じて調整される。
そして、この出力クロック或いは同等の遅延制御を受け
る別の可変遅延回路の出力クロックを制御クロックとし
て利用する。
【００１１】上記の目的を達成する為に、本発明は、基
準クロックを遅延させて所定の位相関係を有する制御ク
ロックを生成するディレー・ロックド・ループ（ＤＬ
Ｌ）回路において、出力端子に出力信号を供給する出力
バッファが該制御クロックに応答して動作し、前記ＤＬ
Ｌ回路は、前記基準クロックが入力され、制御された遅
延時間だけ遅延したクロックを出力する第１の可変遅延
回路と、前記第１の可変遅延回路の出力クロックを入力
され、所定の遅延時間遅延した遅延クロックを出力する
第２の可変遅延回路と、前記基準クロックと前記遅延ク
ロックとの位相を比較し、前記基準クロックと遅延クロ
ックとの位相が所定の関係になる様に、前記第１の可変
遅延回路の遅延量を制御する位相比較・遅延制御回路
と、前記出力バッファの動作遅延時間を測定し、当該測
定した動作遅延時間に応じて前記第２の可変遅延回路の
遅延量を設定する遅延測定回路とを有することを特徴と
する。
準クロックを遅延させて所定の位相関係を有する制御ク
ロックを生成するディレー・ロックド・ループ（ＤＬ
Ｌ）回路において、出力端子に出力信号を供給する出力
バッファが該制御クロックに応答して動作し、前記ＤＬ
Ｌ回路は、前記基準クロックが入力され、制御された遅
延時間だけ遅延したクロックを出力する第１の可変遅延
回路と、前記第１の可変遅延回路の出力クロックを入力
され、所定の遅延時間遅延した遅延クロックを出力する
第２の可変遅延回路と、前記基準クロックと前記遅延ク
ロックとの位相を比較し、前記基準クロックと遅延クロ
ックとの位相が所定の関係になる様に、前記第１の可変
遅延回路の遅延量を制御する位相比較・遅延制御回路
と、前記出力バッファの動作遅延時間を測定し、当該測
定した動作遅延時間に応じて前記第２の可変遅延回路の
遅延量を設定する遅延測定回路とを有することを特徴と
する。
【００１２】上記の構成によれば、出力端子の出力容量
に応じて制御クロックのタイミングを微調整することが
でき、最適のタイミングの制御クロックを生成すること
ができる。
に応じて制御クロックのタイミングを微調整することが
でき、最適のタイミングの制御クロックを生成すること
ができる。
【００１３】更に、上記の発明において、前記遅延測定
回路は、前記制御クロックのタイミングから前記出力バ
ッファの出力信号のタイミングまでの時間を測定するこ
とを特徴とする。出力バッファの動作遅延時間を測定し
て、それに応じて前記第２の可変遅延回路の遅延量を設
定しているので、ＤＬＬ回路のフィードバックループを
利用した遅延量の設定に比較して、短時間での設定が可
能になる。
回路は、前記制御クロックのタイミングから前記出力バ
ッファの出力信号のタイミングまでの時間を測定するこ
とを特徴とする。出力バッファの動作遅延時間を測定し
て、それに応じて前記第２の可変遅延回路の遅延量を設
定しているので、ＤＬＬ回路のフィードバックループを
利用した遅延量の設定に比較して、短時間での設定が可
能になる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
て図面に従って説明する。しかしながら、本発明の技術
的範囲がその実施の形態に限定されるものではない。
【００１５】［ＤＬＬ回路］図１は、第１の実施の形態
例のＤＬＬ回路の構成図である。また、図２は、その動
作タイミングチャート図である。外部から供給される外
部クロックＣＬＫが、入力バッファ１１に供給され、基
準クロックＣＬＫ１が生成される。図２には、入力バッ
ファ１１の遅延時間Δｔ１１が示され、基準クロックＣ
ＬＫ１が外部クロックＣＬＫより遅延時間Δｔ１１だけ
位相がずれていることが示される。
例のＤＬＬ回路の構成図である。また、図２は、その動
作タイミングチャート図である。外部から供給される外
部クロックＣＬＫが、入力バッファ１１に供給され、基
準クロックＣＬＫ１が生成される。図２には、入力バッ
ファ１１の遅延時間Δｔ１１が示され、基準クロックＣ
ＬＫ１が外部クロックＣＬＫより遅延時間Δｔ１１だけ
位相がずれていることが示される。
【００１６】基準クロックＣＬＫ１は、可変遅延回路１
３で制御された遅延時間Δｔ１３だけ遅延され、制御ク
ロックＣＬＫ２となる。制御クロックＣＬＫ２は、デー
タ出力バッファ１７に供給される。データ出力バッファ
１７は、制御クロックＣＬＫ２に応答してデータＤＡを
取り込み出力Ｄ１を出力端子Ｄout に供給する。出力端
子Ｄout には、デバイスが搭載されるプリント回路基板
などの外部負荷ＣL が接続される。したがって、データ
出力バッファ１７は、出力端子Ｄout と外部負荷ＣL と
を駆動する必要がある。つまり、外部負荷ＣL の大きさ
に依存して、データ出力バッファ１７の動作時間Δｔ１
７が異なることになる。
３で制御された遅延時間Δｔ１３だけ遅延され、制御ク
ロックＣＬＫ２となる。制御クロックＣＬＫ２は、デー
タ出力バッファ１７に供給される。データ出力バッファ
１７は、制御クロックＣＬＫ２に応答してデータＤＡを
取り込み出力Ｄ１を出力端子Ｄout に供給する。出力端
子Ｄout には、デバイスが搭載されるプリント回路基板
などの外部負荷ＣL が接続される。したがって、データ
出力バッファ１７は、出力端子Ｄout と外部負荷ＣL と
を駆動する必要がある。つまり、外部負荷ＣL の大きさ
に依存して、データ出力バッファ１７の動作時間Δｔ１
７が異なることになる。
【００１７】基準クロックＣＬＫ１は、分周器１２を介
して、例えば２分の１の周波数に分周される。分周され
た基準クロックＣＬＫ１１は、別の可変遅延回路１４で
制御された遅延時間Δｔ１４だけ遅延され、クロックＣ
ＬＫ１２となる。この可変遅延回路１４は、可変遅延回
路１３と同等の遅延回路であり、同じ遅延制御信号φ E
により同等の遅延時間を有するように制御される。クロ
ックＣＬＫ１２は、更にフィードバックループ内に設け
た可変遅延回路２０に供給され、入力バッファ１１と出
力バッファ１７の動作遅延時間（Δｔ２０＝Δｔ１１＋
Δｔ１７）に相当する時間だけ遅延された遅延クロック
ｄ−ｉ−ｃｌｋが出力される。
して、例えば２分の１の周波数に分周される。分周され
た基準クロックＣＬＫ１１は、別の可変遅延回路１４で
制御された遅延時間Δｔ１４だけ遅延され、クロックＣ
ＬＫ１２となる。この可変遅延回路１４は、可変遅延回
路１３と同等の遅延回路であり、同じ遅延制御信号φ E
により同等の遅延時間を有するように制御される。クロ
ックＣＬＫ１２は、更にフィードバックループ内に設け
た可変遅延回路２０に供給され、入力バッファ１１と出
力バッファ１７の動作遅延時間（Δｔ２０＝Δｔ１１＋
Δｔ１７）に相当する時間だけ遅延された遅延クロック
ｄ−ｉ−ｃｌｋが出力される。
【００１８】位相比較回路１６は、基準クロックＣＬＫ
１１と遅延された遅延クロックｄ−ｉ−ｃｌｋとの位相
を比較し、位相比較結果信号φS 、φR とを生成し、遅
延制御回路１５に供給する。遅延制御回路１５は、位相
比較結果信号φs 、φR 、にしたがって、両クロックＣ
ＬＫ１１，ｃ−ｉ−ｃｌｋの位相差がなくなる様に、可
変遅延回路１４，１３の遅延量を制御する遅延制御信号
φE を生成する。その結果、可変遅延回路１４と可変遅
延回路２０の遅延量の合計（Δｔ１４＋Δｔ２０）は、
基準クロックＣＬＫ１１の周期（またはクロックＣＬＫ
の整数倍）になるように、制御される。その結果、基準
クロックＣＬＫ１１と遅延された遅延クロックｃ−ｉ−
ｃｌｋの位相が一致する。
１１と遅延された遅延クロックｄ−ｉ−ｃｌｋとの位相
を比較し、位相比較結果信号φS 、φR とを生成し、遅
延制御回路１５に供給する。遅延制御回路１５は、位相
比較結果信号φs 、φR 、にしたがって、両クロックＣ
ＬＫ１１，ｃ−ｉ−ｃｌｋの位相差がなくなる様に、可
変遅延回路１４，１３の遅延量を制御する遅延制御信号
φE を生成する。その結果、可変遅延回路１４と可変遅
延回路２０の遅延量の合計（Δｔ１４＋Δｔ２０）は、
基準クロックＣＬＫ１１の周期（またはクロックＣＬＫ
の整数倍）になるように、制御される。その結果、基準
クロックＣＬＫ１１と遅延された遅延クロックｃ−ｉ−
ｃｌｋの位相が一致する。
【００１９】図１の実施の形態例では、ＤＬＬ回路内の
フィードバックループ内の可変遅延回路２０の遅延量Δ
ｔ２０が、出力負荷ＣL に応じて異なるデータ出力バッ
ファ１７の動作遅延時間Δｔ１７に応じて設定される。
即ち、遅延測定回路１９は、データ出力バッファ１７の
動作開始を制御する制御クロックＣＬＫ２の立ち上がり
エッジから、その制御クロックＣＬＫ２に応答して出力
信号Ｄ１が変化するまでのタイミングまでの時間Δｔ１
７と、その出力信号Ｄ１がダミー入力バッファ１８を通
過する時間Δｔ１１の合計を測定する。そして、その測
定時間（Δｔ１７＋Δｔ１１）に応じて、可変遅延回路
２０の遅延量を遅延設定信号φD により設定する。した
がって、可変遅延回路２０は、データ出力バッファ１７
の動作遅延時間Δｔ１７と、ダミー入力バッファ１８の
遅延時間Δｔ１１の合計時間に設定される。入力バッフ
ァ１１の遅延時間Δｔ１１は、出力端子Ｄout の外部負
荷ＣL に依存しないので、それと同等の遅延時間を有す
るダミー入力バッファ１８が利用される。
フィードバックループ内の可変遅延回路２０の遅延量Δ
ｔ２０が、出力負荷ＣL に応じて異なるデータ出力バッ
ファ１７の動作遅延時間Δｔ１７に応じて設定される。
即ち、遅延測定回路１９は、データ出力バッファ１７の
動作開始を制御する制御クロックＣＬＫ２の立ち上がり
エッジから、その制御クロックＣＬＫ２に応答して出力
信号Ｄ１が変化するまでのタイミングまでの時間Δｔ１
７と、その出力信号Ｄ１がダミー入力バッファ１８を通
過する時間Δｔ１１の合計を測定する。そして、その測
定時間（Δｔ１７＋Δｔ１１）に応じて、可変遅延回路
２０の遅延量を遅延設定信号φD により設定する。した
がって、可変遅延回路２０は、データ出力バッファ１７
の動作遅延時間Δｔ１７と、ダミー入力バッファ１８の
遅延時間Δｔ１１の合計時間に設定される。入力バッフ
ァ１１の遅延時間Δｔ１１は、出力端子Ｄout の外部負
荷ＣL に依存しないので、それと同等の遅延時間を有す
るダミー入力バッファ１８が利用される。
【００２０】遅延測定回路１９は、後述するとおり、１
回のデータ出力動作でデータ出力バッファ１７の動作遅
延時間Δｔ１７を測定することができる。尚、分周器１
２は、必須ではないが、高周波のクロックＣＬＫに対し
て、ＤＬＬ回路の位相比較動作と遅延制御動作の頻度を
下げる為に設けられる。動作頻度を下げる必要がない場
合は、後述する例にある通り、この分周器１２は必要な
い。その場合は、可変遅延回路１３，１４が１つの可変
遅延回路で構成可能である。
回のデータ出力動作でデータ出力バッファ１７の動作遅
延時間Δｔ１７を測定することができる。尚、分周器１
２は、必須ではないが、高周波のクロックＣＬＫに対し
て、ＤＬＬ回路の位相比較動作と遅延制御動作の頻度を
下げる為に設けられる。動作頻度を下げる必要がない場
合は、後述する例にある通り、この分周器１２は必要な
い。その場合は、可変遅延回路１３，１４が１つの可変
遅延回路で構成可能である。
【００２１】上記の構成によれば、外部負荷ＣL に依存
して変化するデータ出力バッファ１７の動作遅延時間に
応じて、ＤＬＬ回路のフィードバックループ内の可変遅
延回路２０の遅延時間が設定される。従って、基準クロ
ックＣＬＫ１１と遅延された遅延クロックｃ−ｉ−ｃｌ
ｋの位相が一致するので、制御クロックＣＬＫ２の立ち
上がりエッジのタイミングは、外部クロックＣＬＫの立
ち上がりエッジ（位相０度）からデータ出力バッファ１
７の動作遅延時間Δｔ１７だけ早いので、出力される出
力信号Ｄ１は、外部クロックＣＬＫの立ち上がりエッジ
の位相に一致して出力される。
して変化するデータ出力バッファ１７の動作遅延時間に
応じて、ＤＬＬ回路のフィードバックループ内の可変遅
延回路２０の遅延時間が設定される。従って、基準クロ
ックＣＬＫ１１と遅延された遅延クロックｃ−ｉ−ｃｌ
ｋの位相が一致するので、制御クロックＣＬＫ２の立ち
上がりエッジのタイミングは、外部クロックＣＬＫの立
ち上がりエッジ（位相０度）からデータ出力バッファ１
７の動作遅延時間Δｔ１７だけ早いので、出力される出
力信号Ｄ１は、外部クロックＣＬＫの立ち上がりエッジ
の位相に一致して出力される。
【００２２】図３は、第２の実施の形態例のＤＬＬ回路
の構成図である。その動作タイミングチャート図は、図
２に示される。図３のＤＬＬ回路は、図１と同じ部分に
は同じ引用番号を有する。第２の実施の形態例は、第１
の実施の形態例と異なり、ＤＬＬ回路のフィードバック
ループ内には、可変遅延回路で構成されるダミー出力バ
ッファ２１と遅延量が固定のダミー入力バッファ１８が
設けられる。そして、遅延測定回路１９は、制御クロッ
クＣＬＫ２の立ち上がりエッジからデータ出力バッファ
１７が出力信号Ｄ１を出力するまでの時間Δｔ１７を測
定し、その遅延時間Δｔ１７に応じてダミー出力バッフ
ァ２１の遅延時間を遅延量設定信号φDにより設定す
る。従って、遅延されたクロックＣＬＫ１３は、クロッ
クＣＬＫ１２から測定された時間Δｔ１７分だけ遅延す
る。そして、クロックＣＬＫ１３は、更にダミー入力バ
ッファ１８により入力バッファ１１と同等の遅延時間Δ
ｔ１８（＝Δｔ１１）だけ遅延して、遅延クロックｃ−
ｉ−ｃｌｋとなる。それ以外の構成は、図１の回路と同
じである。
の構成図である。その動作タイミングチャート図は、図
２に示される。図３のＤＬＬ回路は、図１と同じ部分に
は同じ引用番号を有する。第２の実施の形態例は、第１
の実施の形態例と異なり、ＤＬＬ回路のフィードバック
ループ内には、可変遅延回路で構成されるダミー出力バ
ッファ２１と遅延量が固定のダミー入力バッファ１８が
設けられる。そして、遅延測定回路１９は、制御クロッ
クＣＬＫ２の立ち上がりエッジからデータ出力バッファ
１７が出力信号Ｄ１を出力するまでの時間Δｔ１７を測
定し、その遅延時間Δｔ１７に応じてダミー出力バッフ
ァ２１の遅延時間を遅延量設定信号φDにより設定す
る。従って、遅延されたクロックＣＬＫ１３は、クロッ
クＣＬＫ１２から測定された時間Δｔ１７分だけ遅延す
る。そして、クロックＣＬＫ１３は、更にダミー入力バ
ッファ１８により入力バッファ１１と同等の遅延時間Δ
ｔ１８（＝Δｔ１１）だけ遅延して、遅延クロックｃ−
ｉ−ｃｌｋとなる。それ以外の構成は、図１の回路と同
じである。
【００２３】図４は、第１の実施の形態例の変形例のＤ
ＬＬ回路の構成図である。この例は、図１の可変遅延回
路１３，１４が共通の可変遅延回路１３で構成され、分
周器１２は設けられていない。従って、可変遅延回路１
３の出力のクロックＣＬＫ２が可変遅延回路２０を介し
て位相比較回路１６に供給され、そのクロックＣＬＫ２
が制御クロックとしてデータ出力バッファ１７に共有さ
れる。そして、位相比較回路１６は、外部クロックＣＬ
Ｋの周期毎で位相比較を行い、遅延制御回路１５が可変
遅延回路１３の遅延量を制御する。図１の第１の実施の
形態例と同様に、遅延測定回路１９は、制御クロックＣ
ＬＫ２の立ち上がりエッジからデータ出力バッファ１７
が出力信号Ｄ１を出力するまでの時間Δｔ１７と、ダミ
ー入力バッファ１８の遅延時間Δｔ１１の合計を測定す
る。
ＬＬ回路の構成図である。この例は、図１の可変遅延回
路１３，１４が共通の可変遅延回路１３で構成され、分
周器１２は設けられていない。従って、可変遅延回路１
３の出力のクロックＣＬＫ２が可変遅延回路２０を介し
て位相比較回路１６に供給され、そのクロックＣＬＫ２
が制御クロックとしてデータ出力バッファ１７に共有さ
れる。そして、位相比較回路１６は、外部クロックＣＬ
Ｋの周期毎で位相比較を行い、遅延制御回路１５が可変
遅延回路１３の遅延量を制御する。図１の第１の実施の
形態例と同様に、遅延測定回路１９は、制御クロックＣ
ＬＫ２の立ち上がりエッジからデータ出力バッファ１７
が出力信号Ｄ１を出力するまでの時間Δｔ１７と、ダミ
ー入力バッファ１８の遅延時間Δｔ１１の合計を測定す
る。
【００２４】図４の実施の形態例では、データ出力バッ
ファ１７へのデータＤＡは、通常のメモリデバイス内の
データバスＤＢからのデータ、または電源起動時の初期
化状態の時に活性化されるダミーデータ発生器２２から
のダミーデータが、スイッチ２３により切り換えられ
る。電源起動時の初期化状態では、メモリデバイスは動
作していないので通常のデータバスからの出力データの
変化はない。従って、初期化状態において生成されるリ
セット信号に応答して、ダミーデータ発生器２２が活性
化され、ダミーデータがデータ出力バッファ１７に供給
され、遅延測定回路１９の測定動作に利用される。
ファ１７へのデータＤＡは、通常のメモリデバイス内の
データバスＤＢからのデータ、または電源起動時の初期
化状態の時に活性化されるダミーデータ発生器２２から
のダミーデータが、スイッチ２３により切り換えられ
る。電源起動時の初期化状態では、メモリデバイスは動
作していないので通常のデータバスからの出力データの
変化はない。従って、初期化状態において生成されるリ
セット信号に応答して、ダミーデータ発生器２２が活性
化され、ダミーデータがデータ出力バッファ１７に供給
され、遅延測定回路１９の測定動作に利用される。
【００２５】また、遅延測定回路１９は、初期化状態に
おいて、リセット信号に応答して、制御クロックＣＬＫ
２の立ち上がりエッジからダミー入力バッファ１８の出
力Ｄｉ１が変化するまでの時間を測定する。そのため
に、遅延測定回路１９は、データ出力バッファ１７に供
給されるデータＤＡが、例えばＨレベルからＬレベルに
変化したことを検出し、その後の制御クロックＣＬＫ２
の立ち上がりエッジから、出力信号Ｄｉ１の立ち下がり
エッジまでの時間を測定する。
おいて、リセット信号に応答して、制御クロックＣＬＫ
２の立ち上がりエッジからダミー入力バッファ１８の出
力Ｄｉ１が変化するまでの時間を測定する。そのため
に、遅延測定回路１９は、データ出力バッファ１７に供
給されるデータＤＡが、例えばＨレベルからＬレベルに
変化したことを検出し、その後の制御クロックＣＬＫ２
の立ち上がりエッジから、出力信号Ｄｉ１の立ち下がり
エッジまでの時間を測定する。
【００２６】更に、後述する遅延測定回路１９の内部回
路により明らかになるが、遅延測定回路１９は、通常動
作状態においても、所定の頻度で、データバスＤＢから
のデータＤＡがＨレベルからＬレベルに変化したことを
検出し、その後の制御クロックＣＬＫ２の立ち上がりエ
ッジから、出力信号Ｄｉ１の立ち下がりエッジまでの時
間を測定する。初期化状態で一旦設定した可変遅延回路
２０の遅延量は、例えば温度変化やその他の要因により
外部負荷ＣL が変化して、変化する場合がある。その場
合は、通常動作状態における遅延測定回路１９の動作に
より、可変遅延回路２０の遅延量が再設定される。
路により明らかになるが、遅延測定回路１９は、通常動
作状態においても、所定の頻度で、データバスＤＢから
のデータＤＡがＨレベルからＬレベルに変化したことを
検出し、その後の制御クロックＣＬＫ２の立ち上がりエ
ッジから、出力信号Ｄｉ１の立ち下がりエッジまでの時
間を測定する。初期化状態で一旦設定した可変遅延回路
２０の遅延量は、例えば温度変化やその他の要因により
外部負荷ＣL が変化して、変化する場合がある。その場
合は、通常動作状態における遅延測定回路１９の動作に
より、可変遅延回路２０の遅延量が再設定される。
【００２７】［遅延測定回路］図５は、遅延測定回路１
９と可変遅延回路２０の構成を示す図である。図２に示
した可変遅延回路２１もこの構成と同等である。
９と可変遅延回路２０の構成を示す図である。図２に示
した可変遅延回路２１もこの構成と同等である。
【００２８】遅延測定回路１９は、遅延測定回路の制御
部１９Ａと、その制御部１９Ａが生成するスタートパル
スＳＴＡＲＴ、ストップパルスＳＴＯＰ及びゲートパル
スＧＡＴＥにより制御されて遅延時間を測定する測定部
１９Ｂとを有する。制御部１９Ａの構成は後述する。ま
た、測定部１９Ｂは、測定結果に応じて遅延設定信号φ
D を生成し、その遅延設定信号φD によって、可変遅延
回路２０の遅延量が設定される。
部１９Ａと、その制御部１９Ａが生成するスタートパル
スＳＴＡＲＴ、ストップパルスＳＴＯＰ及びゲートパル
スＧＡＴＥにより制御されて遅延時間を測定する測定部
１９Ｂとを有する。制御部１９Ａの構成は後述する。ま
た、測定部１９Ｂは、測定結果に応じて遅延設定信号φ
D を生成し、その遅延設定信号φD によって、可変遅延
回路２０の遅延量が設定される。
【００２９】遅延測定回路の制御部１９Ａは、後述する
通り、電源起動時の初期化状態において、リセット信号
ＲＥＳＥＴに応答して、データＤＡがＨレベルからＬレ
ベルに切り替わったことを検出し、その直後の制御クロ
ックＣＬＫ２の立ち上がりエッジに応答してスタートパ
ルスＳＴＡＲＴを生成する。このスタートパルスＳＴＡ
ＲＴの立ち上がりによるＨレベルが、ＮＡＮＤゲートと
インバータからなる遅延回路３０を伝播する。従って、
遅延回路３０の各ノードＮ１０〜Ｎ４０は、次々にＨレ
ベルとなる。その状態は、ゲート３１を介して、インバ
ータからなるラッチ回路郡３２にラッチされる。
通り、電源起動時の初期化状態において、リセット信号
ＲＥＳＥＴに応答して、データＤＡがＨレベルからＬレ
ベルに切り替わったことを検出し、その直後の制御クロ
ックＣＬＫ２の立ち上がりエッジに応答してスタートパ
ルスＳＴＡＲＴを生成する。このスタートパルスＳＴＡ
ＲＴの立ち上がりによるＨレベルが、ＮＡＮＤゲートと
インバータからなる遅延回路３０を伝播する。従って、
遅延回路３０の各ノードＮ１０〜Ｎ４０は、次々にＨレ
ベルとなる。その状態は、ゲート３１を介して、インバ
ータからなるラッチ回路郡３２にラッチされる。
【００３０】制御部１９Ａは、ダミー入力バッファ１８
の出力信号Ｄｉ１の立ち下がりエッジに応答して、スト
ップパルスＳＴＯＰを生成し、そのストップパルスＳＴ
ＯＰによりＣＭＯＳトランスファゲート３１が閉じられ
る。即ち、ストップパルスＳＴＯＰが生成された時点
で、スタートパルスＳＴＡＲＴが遅延回路３０を伝播し
た箇所までのノードＮ１０〜Ｎ４０が、全てＨレベルと
なる。図６のタイミングチャートの例では、ノードＮ３
０までがＨレベルになっている。従って、ストップパル
スＳＴＯＰの生成により、ラッチ回路群３２のノードＮ
１１，Ｎ２１，Ｎ３１がＬレベル、それより右側のノー
ドＮ４１らがＨレベルとなる。従って、ＮＯＲゲート群
３４の出力は、ノードＮ３２のみがＨレベルとなり、そ
れ以外のノードＮ１２，Ｎ２２，Ｎ４２は全てＬレベル
となる。
の出力信号Ｄｉ１の立ち下がりエッジに応答して、スト
ップパルスＳＴＯＰを生成し、そのストップパルスＳＴ
ＯＰによりＣＭＯＳトランスファゲート３１が閉じられ
る。即ち、ストップパルスＳＴＯＰが生成された時点
で、スタートパルスＳＴＡＲＴが遅延回路３０を伝播し
た箇所までのノードＮ１０〜Ｎ４０が、全てＨレベルと
なる。図６のタイミングチャートの例では、ノードＮ３
０までがＨレベルになっている。従って、ストップパル
スＳＴＯＰの生成により、ラッチ回路群３２のノードＮ
１１，Ｎ２１，Ｎ３１がＬレベル、それより右側のノー
ドＮ４１らがＨレベルとなる。従って、ＮＯＲゲート群
３４の出力は、ノードＮ３２のみがＨレベルとなり、そ
れ以外のノードＮ１２，Ｎ２２，Ｎ４２は全てＬレベル
となる。
【００３１】制御部１９Ａは、ストップパルスＳＴＯＰ
の生成に応答して、ゲートパルスＧＡＴＥを生成する。
このゲートパルスＧＡＴＥのＨレベルに応答して、ＣＭ
ＯＳトランスファゲート群３４が導通し、ラッチ回路群
３５が上記の状態をラッチする。従って、遅延設定信号
φD は、３段目の信号のみがＨレベルとなり、それ以外
は全てＬレベルとなる。
の生成に応答して、ゲートパルスＧＡＴＥを生成する。
このゲートパルスＧＡＴＥのＨレベルに応答して、ＣＭ
ＯＳトランスファゲート群３４が導通し、ラッチ回路群
３５が上記の状態をラッチする。従って、遅延設定信号
φD は、３段目の信号のみがＨレベルとなり、それ以外
は全てＬレベルとなる。
【００３２】可変遅延回路２０は、インバータ４５，４
７，４９などとＮＡＮＤゲート４６，４８，５０などか
らなる遅延回路と、入力される制御クロックＣＬＫ２を
供給するＮＡＮＤゲート４１，４２，４３，４４などで
構成される。このＮＡＮＤゲート４１〜４４の一方の入
力には、制御クロックＣＬＫ２が供給され、他方の入力
には、遅延設定信号φD が供給される。上記の例では、
ＮＡＮＤゲート４３に供給される遅延設定信号φD だけ
がＨレベルであるので、ＮＡＮＤゲート４３を介して制
御クロックＣＬＫ２の立ち上がりエッジがノードＮ３３
をＬレベルにする。その結果、制御クロックＣＬＫ２
は、ＮＡＮＤゲート４３とゲート５０〜４５を通過して
遅延クロックｃ−ｉ−ｃｌｋとなるので、可変遅延回路
２０の遅延量は、合計７段のゲート遅延量に設定され
る。
７，４９などとＮＡＮＤゲート４６，４８，５０などか
らなる遅延回路と、入力される制御クロックＣＬＫ２を
供給するＮＡＮＤゲート４１，４２，４３，４４などで
構成される。このＮＡＮＤゲート４１〜４４の一方の入
力には、制御クロックＣＬＫ２が供給され、他方の入力
には、遅延設定信号φD が供給される。上記の例では、
ＮＡＮＤゲート４３に供給される遅延設定信号φD だけ
がＨレベルであるので、ＮＡＮＤゲート４３を介して制
御クロックＣＬＫ２の立ち上がりエッジがノードＮ３３
をＬレベルにする。その結果、制御クロックＣＬＫ２
は、ＮＡＮＤゲート４３とゲート５０〜４５を通過して
遅延クロックｃ−ｉ−ｃｌｋとなるので、可変遅延回路
２０の遅延量は、合計７段のゲート遅延量に設定され
る。
【００３３】以上の通り、測定部１９Ｂは、データ出力
信号ＤＡのＨレベルからＬレベルへの一回の変化で、デ
ータ出力バッファ１７とダミー入力バッファ１８の遅延
時間の合計を測定する。そして、その測定結果により、
可変遅延回路２０の遅延量が設定される。従って、ＤＬ
Ｌ回路の出力負荷ＣL に応じた位相調整を短時間で行う
ことができる。
信号ＤＡのＨレベルからＬレベルへの一回の変化で、デ
ータ出力バッファ１７とダミー入力バッファ１８の遅延
時間の合計を測定する。そして、その測定結果により、
可変遅延回路２０の遅延量が設定される。従って、ＤＬ
Ｌ回路の出力負荷ＣL に応じた位相調整を短時間で行う
ことができる。
【００３４】図７は、遅延測定回路の制御部１９Ａの回
路図である。この制御部１９Ａは、初期化状態におい
て、リセット信号ＲＥＳＥＴのＨレベルに応答して活性
化信号Ｎ２がＨレベルとなる。活性化信号Ｎ２が活性状
態のＨレベルの間に、制御部１９Ａが、スタートパルス
ＳＴＡＲＴ、ストップパルスＳＴＯＰ及びゲートパルス
ＧＡＴＥを生成し、その後自ら非活性状態に戻る。ま
た、通常動作状態でも、カウンタ５５により所定の時間
間隔で、活性化信号Ｎ２がＨレベルになる。
路図である。この制御部１９Ａは、初期化状態におい
て、リセット信号ＲＥＳＥＴのＨレベルに応答して活性
化信号Ｎ２がＨレベルとなる。活性化信号Ｎ２が活性状
態のＨレベルの間に、制御部１９Ａが、スタートパルス
ＳＴＡＲＴ、ストップパルスＳＴＯＰ及びゲートパルス
ＧＡＴＥを生成し、その後自ら非活性状態に戻る。ま
た、通常動作状態でも、カウンタ５５により所定の時間
間隔で、活性化信号Ｎ２がＨレベルになる。
【００３５】活性化状態では、データＤＡの立ち下がり
を検出する回路７８によりデータＤＡの立ち下がり検出
信号Ｎ４が生成され、その直後の制御クロックＣＬＫ２
の立ち上がりに応答して、スタートパルスＳＴＡＲＴが
Ｈレベルになる。更に、スタートパルスＳＴＡＲＴがＨ
レベルに立ち上がってから後の信号Ｄｉ１の立ち下がり
に応答して、ストップパルスＳＴＯＰがＨレベルにな
る。そして、ストップパルスＳＴＯＰの立ち上がりエッ
ジに応答して、ゲートパルスＧＡＴＥが生成される。ゲ
ートパルスＧＡＴＥの発生に応答して、非活性化信号Ｎ
５が生成され、ラッチ回路５３を反転して活性化信号Ｎ
２をＬレベルに戻す。それに応答して、スタートパルス
ＳＴＡＲＴ及びストップパルスＳＴＯＰがＬレベルに戻
る。従って、スタートパルスＳＴＡＲＴの立ち上がりエ
ッジから、ストップパルスＳＴＯＰの立ち上がりエッジ
までが、出力バッファ１７とダミー入力バッファ１８の
遅延時間の合計に対応する。
を検出する回路７８によりデータＤＡの立ち下がり検出
信号Ｎ４が生成され、その直後の制御クロックＣＬＫ２
の立ち上がりに応答して、スタートパルスＳＴＡＲＴが
Ｈレベルになる。更に、スタートパルスＳＴＡＲＴがＨ
レベルに立ち上がってから後の信号Ｄｉ１の立ち下がり
に応答して、ストップパルスＳＴＯＰがＨレベルにな
る。そして、ストップパルスＳＴＯＰの立ち上がりエッ
ジに応答して、ゲートパルスＧＡＴＥが生成される。ゲ
ートパルスＧＡＴＥの発生に応答して、非活性化信号Ｎ
５が生成され、ラッチ回路５３を反転して活性化信号Ｎ
２をＬレベルに戻す。それに応答して、スタートパルス
ＳＴＡＲＴ及びストップパルスＳＴＯＰがＬレベルに戻
る。従って、スタートパルスＳＴＡＲＴの立ち上がりエ
ッジから、ストップパルスＳＴＯＰの立ち上がりエッジ
までが、出力バッファ１７とダミー入力バッファ１８の
遅延時間の合計に対応する。
【００３６】図８は、初期化状態での遅延測定回路の制
御部の動作タイミングチャート図である。電源起動時な
どの初期化状態においてＤＬＬ回路が位相調整モードに
なると、リセットパルスＲＥＳＥＴが生成され、ダミー
データ発生器２２からダミーデータが生成される。既に
説明した通り、この実施の形態例では、データ信号の立
ち下がりタイミングを利用して、出力バッファ１７及び
ダミー入力バッファ１８の遅延時間を測定する。そのた
めに、出力データ信号Ｄ１がＨレベルからＬレベルに切
り替わる場合に、測定を行う。即ち、前回のデータＤＡ
（ｎ−１）がＨレベル、今回のデータＤＡ（ｎ）がＬレ
ベルの場合に遅延時間の測定が行われる。
御部の動作タイミングチャート図である。電源起動時な
どの初期化状態においてＤＬＬ回路が位相調整モードに
なると、リセットパルスＲＥＳＥＴが生成され、ダミー
データ発生器２２からダミーデータが生成される。既に
説明した通り、この実施の形態例では、データ信号の立
ち下がりタイミングを利用して、出力バッファ１７及び
ダミー入力バッファ１８の遅延時間を測定する。そのた
めに、出力データ信号Ｄ１がＨレベルからＬレベルに切
り替わる場合に、測定を行う。即ち、前回のデータＤＡ
（ｎ−１）がＨレベル、今回のデータＤＡ（ｎ）がＬレ
ベルの場合に遅延時間の測定が行われる。
【００３７】リセットパルスＲＥＳＥＴの立ち上がりエ
ッジに応答して、インバータ５２がノードＮ６をＬレベ
ルにする。それに応答して、ＮＡＮＤゲート５４を介し
て、活性化信号Ｎ２がＨレベルになる。その結果、ＮＡ
ＮＤゲート５７が導通状態となり、制御クロックＣＬＫ
２を反転してゲート５８，６０に供給する。一方、デー
タＤＡの立ち下がり検出回路７８は、データＤＡを制御
クロックＣＬＫ２のエッジに同期して導通するゲート５
８，６０により、ラッチ回路５９，６１に転送する。即
ち、制御クロックＣＬＫ２の立ち下がりエッジでダミー
データＤＡがＨレベルであり、次の立ち上がりエッジで
Ｌレベルの時に、検出信号Ｎ４がＨレベルになり、Ｎ型
トランジスタ６７を導通する。
ッジに応答して、インバータ５２がノードＮ６をＬレベ
ルにする。それに応答して、ＮＡＮＤゲート５４を介し
て、活性化信号Ｎ２がＨレベルになる。その結果、ＮＡ
ＮＤゲート５７が導通状態となり、制御クロックＣＬＫ
２を反転してゲート５８，６０に供給する。一方、デー
タＤＡの立ち下がり検出回路７８は、データＤＡを制御
クロックＣＬＫ２のエッジに同期して導通するゲート５
８，６０により、ラッチ回路５９，６１に転送する。即
ち、制御クロックＣＬＫ２の立ち下がりエッジでダミー
データＤＡがＨレベルであり、次の立ち上がりエッジで
Ｌレベルの時に、検出信号Ｎ４がＨレベルになり、Ｎ型
トランジスタ６７を導通する。
【００３８】その直後の制御クロックＣＬＫ２の立ち上
がりエッジに応答して、Ｎ型トランジスタ６６も導通
し、ノードＮ７をＬレベルにし、スタートパルスＳＴＡ
ＲＴがＨレベルに立ち上がる。これにより、測定部１９
Ｂの測定が開始する。
がりエッジに応答して、Ｎ型トランジスタ６６も導通
し、ノードＮ７をＬレベルにし、スタートパルスＳＴＡ
ＲＴがＨレベルに立ち上がる。これにより、測定部１９
Ｂの測定が開始する。
【００３９】このノードＮ７のＬレベルによりＰ型トラ
ンジスタ６９が導通する。そして、その後のダミー入力
バッファ１８の出力信号Ｄｉ１の立ち下がりエッジに応
答して、Ｐ型トランジスタ７０も導通し、ストップパル
スＳＴＯＰがＨレベルとなる。これにより、測定部１９
Ｂの測定が終了する。
ンジスタ６９が導通する。そして、その後のダミー入力
バッファ１８の出力信号Ｄｉ１の立ち下がりエッジに応
答して、Ｐ型トランジスタ７０も導通し、ストップパル
スＳＴＯＰがＨレベルとなる。これにより、測定部１９
Ｂの測定が終了する。
【００４０】ストップパルスＳＴＯＰの立ち上がりエッ
ジに応答して、インバータ７３の遅延時間分のパルス幅
を有するゲートパルスＧＡＴＥが生成される。更に、ゲ
ートパルスＧＡＴＥの立ち下がりエッジに応答して、イ
ンバータ７６の遅延時間分のパルス幅を有する非活性化
パルスＮ５が生成され、信号Ｎ６をＨレベルに戻し活性
化信号Ｎ２をＬレベルにする。この活性化信号Ｎ２のＬ
レベルへの立ち下がりエッジに応答して、スタートパル
スＳＴＡＲＴ及びストップパルスＳＴＯＰが共にＬレベ
ルに立ち下がる。
ジに応答して、インバータ７３の遅延時間分のパルス幅
を有するゲートパルスＧＡＴＥが生成される。更に、ゲ
ートパルスＧＡＴＥの立ち下がりエッジに応答して、イ
ンバータ７６の遅延時間分のパルス幅を有する非活性化
パルスＮ５が生成され、信号Ｎ６をＨレベルに戻し活性
化信号Ｎ２をＬレベルにする。この活性化信号Ｎ２のＬ
レベルへの立ち下がりエッジに応答して、スタートパル
スＳＴＡＲＴ及びストップパルスＳＴＯＰが共にＬレベ
ルに立ち下がる。
【００４１】図９は、通常動作状態での遅延測定回路の
制御部の動作タイミングチャート図である。通常動作状
態では、初期化状態の位相調整モードで可変遅延回路２
０の遅延量が調整されたＤＬＬ回路により、制御クロッ
クＣＬＫ２が生成される。そして、温度変化などを考慮
して、図７に示したカウンタ５５が制御クロックＣＬｋ
２をカウントし、例えば２５６回カウントすると、信号
Ｎ１がＨレベルになる。そして、出力イネーブル信号Ｏ
ＥがＨレベルになって、データバスＤＢから読み出しデ
ータＤＡがデータ出力バッファ１７に供給される時に、
ＮＡＮＤゲート５６，５４により活性化信号Ｎ２がＨレ
ベルにされる。
制御部の動作タイミングチャート図である。通常動作状
態では、初期化状態の位相調整モードで可変遅延回路２
０の遅延量が調整されたＤＬＬ回路により、制御クロッ
クＣＬＫ２が生成される。そして、温度変化などを考慮
して、図７に示したカウンタ５５が制御クロックＣＬｋ
２をカウントし、例えば２５６回カウントすると、信号
Ｎ１がＨレベルになる。そして、出力イネーブル信号Ｏ
ＥがＨレベルになって、データバスＤＢから読み出しデ
ータＤＡがデータ出力バッファ１７に供給される時に、
ＮＡＮＤゲート５６，５４により活性化信号Ｎ２がＨレ
ベルにされる。
【００４２】この活性化信号Ｎ２がＨレベルの間に、制
御クロックＣＬＫ２の立ち下がりエッジでデータＤＡが
Ｈレベル、次の立ち上がりエッジでデータＤＡがＬレベ
ルに変化するのを検出して、上記の初期化状態の場合と
同様に、スタートパルス、ストップパルス、ゲートパル
スが生成される。その動作は、初期化状態での位相調整
モード時の動作と同じである。そして、最後にカウンタ
５５が信号Ｎ５の立ち上がりエッジでリセットされ、測
定動作が終了する。このように、１回のデータＤＡの立
ち下がりエッジを利用して遅延時間の測定が行われる。
御クロックＣＬＫ２の立ち下がりエッジでデータＤＡが
Ｈレベル、次の立ち上がりエッジでデータＤＡがＬレベ
ルに変化するのを検出して、上記の初期化状態の場合と
同様に、スタートパルス、ストップパルス、ゲートパル
スが生成される。その動作は、初期化状態での位相調整
モード時の動作と同じである。そして、最後にカウンタ
５５が信号Ｎ５の立ち上がりエッジでリセットされ、測
定動作が終了する。このように、１回のデータＤＡの立
ち下がりエッジを利用して遅延時間の測定が行われる。
【００４３】［ダミーデータ発生器］図１０は、ダミー
データ発生器の回路図である。また、図１１は、その動
作タイミングチャート図である。ダミーデータ発生器
は、電源投入直後の初期化状態において位相調整モード
を実行する際に、ダミーデータを生成し、データ出力バ
ッファ１７に供給する。
データ発生器の回路図である。また、図１１は、その動
作タイミングチャート図である。ダミーデータ発生器
は、電源投入直後の初期化状態において位相調整モード
を実行する際に、ダミーデータを生成し、データ出力バ
ッファ１７に供給する。
【００４４】先ず、反転信号／Ｎ６がＬレベルの間に、
ラッチ回路８０のノードＮ５２がＬレベル、ラッチ回路
８１のノードＮ５３がＨレベルになっている。そこで、
電源投入直後のリセットパルスＲＥＳＥＴの応答して、
信号Ｎ６がＬレベルとなり、その反転信号／Ｎ６がＨレ
ベルとなる。その結果、ＮＡＮＤゲート８２が導通状態
となる。制御クロックＣＬＫ２がＮＡＮＤゲート８２で
反転されて、ＣＭＯＳトランジスタゲートＳ１，Ｓ２に
供給され、それらのゲートＳ１，Ｓ２を交互にオン、オ
フさせる。それに応じて、ノードＮ５２，Ｎ５３には、
制御クロックＣＬＫ２を２分の１に分周したクロックが
生成される。
ラッチ回路８０のノードＮ５２がＬレベル、ラッチ回路
８１のノードＮ５３がＨレベルになっている。そこで、
電源投入直後のリセットパルスＲＥＳＥＴの応答して、
信号Ｎ６がＬレベルとなり、その反転信号／Ｎ６がＨレ
ベルとなる。その結果、ＮＡＮＤゲート８２が導通状態
となる。制御クロックＣＬＫ２がＮＡＮＤゲート８２で
反転されて、ＣＭＯＳトランジスタゲートＳ１，Ｓ２に
供給され、それらのゲートＳ１，Ｓ２を交互にオン、オ
フさせる。それに応じて、ノードＮ５２，Ｎ５３には、
制御クロックＣＬＫ２を２分の１に分周したクロックが
生成される。
【００４５】初期化状態では、反転信号／Ｎ６のＨレベ
ルにより、スイッチ２３Ａが導通し、ダミーデータ発生
器２２の発生するダミーデータが、ノードＮ５４，Ｎ５
５に供給され、データ出力バッファ１７に供給される。
また、通常状態では、反転信号／Ｎ６のＬレベルによ
り、スイッチ２３Ｂが導通し、データバスからのデータ
がデータ出力バッファ１７に供給される。
ルにより、スイッチ２３Ａが導通し、ダミーデータ発生
器２２の発生するダミーデータが、ノードＮ５４，Ｎ５
５に供給され、データ出力バッファ１７に供給される。
また、通常状態では、反転信号／Ｎ６のＬレベルによ
り、スイッチ２３Ｂが導通し、データバスからのデータ
がデータ出力バッファ１７に供給される。
【００４６】［データ出力バッファ］図１２は、データ
出力バッファの回路図である。データ出力バッファは、
出力端子Ｄout を駆動する大型のＰ型トランジスタ８７
とＮ型トランジスタ８８を有する。この最終段の出力イ
ンバータのゲートには、それぞれラッチ回路８５，８６
によりラッチされたデータ信号が供給される。逆相のデ
ータ入力信号Ｎ５４，Ｎ５５は、出力イネーブル信号Ｏ
ＥがＨレベルの時に、ＡＮＤゲート８９及びＮＡＮＤゲ
ート９０を介して供給され、制御クロックＣＬＫ２の立
ち上がりエッジに応答してゲート８３，８４が導通し、
ラッチ回路８５，８６によりラッチされる。そのラッチ
信号により、出力段のトランジスタ８７，８８が駆動さ
れる。また、出力イネーブル信号ＯＥがＬレベルの時
は、ＡＮＤゲート８９及びＮＡＮＤゲート９０の出力が
それぞれＬレベル及びＨレベルになり、出力段のトラン
ジスタ８７，８８は共にオフ状態となり、出力端子Ｄ
out はＨインピーダンス状態となる。
出力バッファの回路図である。データ出力バッファは、
出力端子Ｄout を駆動する大型のＰ型トランジスタ８７
とＮ型トランジスタ８８を有する。この最終段の出力イ
ンバータのゲートには、それぞれラッチ回路８５，８６
によりラッチされたデータ信号が供給される。逆相のデ
ータ入力信号Ｎ５４，Ｎ５５は、出力イネーブル信号Ｏ
ＥがＨレベルの時に、ＡＮＤゲート８９及びＮＡＮＤゲ
ート９０を介して供給され、制御クロックＣＬＫ２の立
ち上がりエッジに応答してゲート８３，８４が導通し、
ラッチ回路８５，８６によりラッチされる。そのラッチ
信号により、出力段のトランジスタ８７，８８が駆動さ
れる。また、出力イネーブル信号ＯＥがＬレベルの時
は、ＡＮＤゲート８９及びＮＡＮＤゲート９０の出力が
それぞれＬレベル及びＨレベルになり、出力段のトラン
ジスタ８７，８８は共にオフ状態となり、出力端子Ｄ
out はＨインピーダンス状態となる。
【００４７】［可変遅延回路］図１３は、可変遅延回路
１３，１４の例を示す図である。この可変遅延回路は、
入力クロックｉ−ｃｌｋを遅延させて、出力クロックｄ
ｌｌ−ｃｌｋを出力する。可変遅延回路１３、１４は、
複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１
３〜１２８により、図示される通り構成される。ＮＡＮ
Ｄゲート１１３〜１２０の一方の入力には、入力クロッ
クｉ−ｃｌｋを遅延させたクロックが供給され、他方の
入力には遅延制御信号φE-1 〜φE-32が供給される。遅
延制御信号φE-1 〜φE-32は、いずれか１つの信号がＨ
レベルとなり、残りの信号がＬレベルとなる。
１３，１４の例を示す図である。この可変遅延回路は、
入力クロックｉ−ｃｌｋを遅延させて、出力クロックｄ
ｌｌ−ｃｌｋを出力する。可変遅延回路１３、１４は、
複数のインバータ９８〜１１２と、ＮＡＮＤゲート１１
３〜１２８により、図示される通り構成される。ＮＡＮ
Ｄゲート１１３〜１２０の一方の入力には、入力クロッ
クｉ−ｃｌｋを遅延させたクロックが供給され、他方の
入力には遅延制御信号φE-1 〜φE-32が供給される。遅
延制御信号φE-1 〜φE-32は、いずれか１つの信号がＨ
レベルとなり、残りの信号がＬレベルとなる。
【００４８】仮に、遅延制御信号φE-1 がＨレベルとす
ると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲ
ート１１３〜１１９の出力は全てＨレベルとなる。その
結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、
インバータ１０２〜１０８は全てＨレベルとなる。そこ
で、入力クロックｉ−ｃｌｋは、４つのインバータ９８
〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つの
インバータ１０９〜１１２との合計１０段のゲートの遅
延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力
される。この状態が、遅延量が最小の状態である。
ると、他の遅延制御信号のＬレベルにより、ＮＡＮＤゲ
ート１１３〜１１９の出力は全てＨレベルとなる。その
結果、ＮＡＮＤゲート１２１〜１２７は全てＬレベル、
インバータ１０２〜１０８は全てＨレベルとなる。そこ
で、入力クロックｉ−ｃｌｋは、４つのインバータ９８
〜１０１と、ＮＡＮＤゲート１２０，１２８と、４つの
インバータ１０９〜１１２との合計１０段のゲートの遅
延量をもって、出力クロックｄｌｌ−ｃｌｋとして出力
される。この状態が、遅延量が最小の状態である。
【００４９】そして、Ｈレベルの遅延制御信号φE-1 〜
φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート
１２７及びインバータ１０８の２段のゲートの遅延量が
追加される。そして、遅延制御信号φE-32がＨレベルに
なると、最大の遅延量となる。即ち、遅延制御信号φ
E-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１
つずれると、ＮＡＮＤゲートとインバータの２段分の遅
延量が増加され、左側に１つずれると、同様の２段分の
遅延量が減少される。
φE-32が図中右側にシフトするたびに、ＮＡＮＤゲート
１２７及びインバータ１０８の２段のゲートの遅延量が
追加される。そして、遅延制御信号φE-32がＨレベルに
なると、最大の遅延量となる。即ち、遅延制御信号φ
E-1 〜φE-32の内、Ｈレベルの遅延制御信号が右側に１
つずれると、ＮＡＮＤゲートとインバータの２段分の遅
延量が増加され、左側に１つずれると、同様の２段分の
遅延量が減少される。
【００５０】［位相比較回路］図１４は、位相比較回路
１６内の位相比較部の回路図である。また、図１５は、
位相比較部の動作を示す波形図である。この位相比較部
は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１
５からなる部分において、第１のクロックＣＬＫ１，Ｃ
ＬＫ１１（以下代表してｃ−ｃｌｋ）と第２のクロック
ｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜
ｎ４にその検出結果を生成する。両クロックの位相関係
は、図１５の（Ａ）に示される通り、第１のクロックｃ
−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位
相が進んでいる状態と、図１５の（Ｂ）に示される通
り、両クロックの位相がほぼ一致している状態と、図１
５の（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋ
に比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れ
ている状態とに分類される。
１６内の位相比較部の回路図である。また、図１５は、
位相比較部の動作を示す波形図である。この位相比較部
は、ＮＡＮＤゲート１９９〜２０３及びインバータ２１
５からなる部分において、第１のクロックＣＬＫ１，Ｃ
ＬＫ１１（以下代表してｃ−ｃｌｋ）と第２のクロック
ｄ−ｉ−ｃｌｋとの位相関係を検出して、ノードｎ１〜
ｎ４にその検出結果を生成する。両クロックの位相関係
は、図１５の（Ａ）に示される通り、第１のクロックｃ
−ｃｌｋに比較して第２のクロックｄ−ｉ−ｃｌｋの位
相が進んでいる状態と、図１５の（Ｂ）に示される通
り、両クロックの位相がほぼ一致している状態と、図１
５の（Ｃ）に示される通り、第１のクロックｃ−ｃｌｋ
に比較して第２のクロックｄ−ｉ−ｃｌｋの位相が遅れ
ている状態とに分類される。
【００５１】図１５の（Ａ）の状態の場合は、両クロッ
クがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレ
ベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが
先にＨレベルとなり、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、取り込
みパルスとしてＮＡＮＤゲート２０４〜２０７に供給さ
れ、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０
８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１
０，２１１からなるラッチ回路とにそれぞれ取り込まれ
る。従って、信号φｂ、φｃ、φｄ、φｅは、図１４の
表に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ となる。
クがＬレベルの状態では、ノードｎ１〜ｎ４は全てＨレ
ベルであり、その後、第２のクロックｄ−ｉ−ｃｌｋが
先にＨレベルとなり、 ｎ１＝Ｌ、ｎ２＝Ｈ、ｎ３＝Ｌ、ｎ４＝Ｈ となる。その後、第１のクロックｃ−ｃｌｋが遅れてＨ
レベルになっても、上記のノードｎ１〜ｎ４の状態は変
化しない。ＮＡＮＤゲート１９８は、両クロックが共に
Ｈレベルになると出力をＬレベルにし、その立ち下がり
エッジから所定の幅のＨレベルパルスが、ＮＯＲゲート
２１６から出力される。このＨレベルパルスが、取り込
みパルスとしてＮＡＮＤゲート２０４〜２０７に供給さ
れ、ノードｎ１〜ｎ４の状態が、ＮＡＮＤゲート２０
８，２０９からなるラッチ回路と、ＮＡＮＤゲート２１
０，２１１からなるラッチ回路とにそれぞれ取り込まれ
る。従って、信号φｂ、φｃ、φｄ、φｅは、図１４の
表に示される通り、 φｂ＝Ｈ、φｃ＝Ｌ、φｄ＝Ｈ、φｅ＝Ｌ となる。
【００５２】図１５（Ｂ）の状態は、第１のクロックｃ
−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。その場合は、第１の
クロックｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ となり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、 ｎ３＝Ｌ、ｎ４＝Ｈ となる。
−ｃｌｋに対して第２のクロックｄ−ｉ−ｃｌｋの位相
が、ＮＡＮＤゲート２０１とインバータ２１５の遅延時
間以内の範囲で遅れる場合である。その場合は、第１の
クロックｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ となり、更に、インバータ２１５の出力が第２のクロッ
クｄ−ｉ−ｃｌｋよりも後にＨレベルとなり、 ｎ３＝Ｌ、ｎ４＝Ｈ となる。
【００５３】従って、両クロックがＨレベルになるタイ
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図１４の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ となる。この場合は、位相が一致したことを意味するの
で、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴも
Ｈレベルを出力する。
ミングでラッチされ、信号φｂ、φｃ、φｄ、φｅは、
図１４の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｈ、φｅ＝Ｌ となる。この場合は、位相が一致したことを意味するの
で、ＡＮＤゲート４１８の出力の位相一致信号ＪＳＴも
Ｈレベルを出力する。
【００５４】図１５（Ｃ）の状態では、第１のクロック
ｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ となる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れ
てＨレベルになっても、上記のノードｎ１〜ｎ４の状態
は変化しない。この状態が、両クロックがＨレベルにな
るタイミングでラッチされ、信号φｂ、φｃ、φｄ、φ
ｅは、図１４の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ となる。
ｃ−ｃｌｋが先にＨレベルとなり、 ｎ１＝Ｈ、ｎ２＝Ｌ、ｎ３＝Ｈ、ｎ４＝Ｌ となる。その後、第２のクロックｄ−ｉ−ｃｌｋが遅れ
てＨレベルになっても、上記のノードｎ１〜ｎ４の状態
は変化しない。この状態が、両クロックがＨレベルにな
るタイミングでラッチされ、信号φｂ、φｃ、φｄ、φ
ｅは、図１４の表に示される通り、 φｂ＝Ｌ、φｃ＝Ｈ、φｄ＝Ｌ、φｅ＝Ｈ となる。
【００５５】図１６は、位相比較回路１６の位相比較出
力部の回路図である。また、図１７は、その位相比較出
力部の動作を示す波形図である。波形図の（Ａ），
（Ｂ），（Ｃ）は、図１４及び図１５の（Ａ），
（Ｂ），（Ｃ）にそれぞれ対応する。
力部の回路図である。また、図１７は、その位相比較出
力部の動作を示す波形図である。波形図の（Ａ），
（Ｂ），（Ｃ）は、図１４及び図１５の（Ａ），
（Ｂ），（Ｃ）にそれぞれ対応する。
【００５６】位相比較出力部は、両クロックの位相比較
のタイミングで生成されるタイミング信号φａの周波数
を２分の１に分周する分周回路２１Ａと、その分周回路
２１Ａからの出力のタイミングに応答して、両クロック
の位相関係に応じて生成された信号φｂ、φｃ、φｄ、
φｅに基づいて、位相比較結果信号φSO〜φREを出力す
る出力回路２１Ｂとから構成される。
のタイミングで生成されるタイミング信号φａの周波数
を２分の１に分周する分周回路２１Ａと、その分周回路
２１Ａからの出力のタイミングに応答して、両クロック
の位相関係に応じて生成された信号φｂ、φｃ、φｄ、
φｅに基づいて、位相比較結果信号φSO〜φREを出力す
る出力回路２１Ｂとから構成される。
【００５７】２分の１分周回路２１Ａは、ＪＫフリップ
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８
（図１４）で検出し、その検出パルスφa を２分の１分
周して、逆相のパルス信号ｎ１１とｎ１２とを生成す
る。検出パルスφa がゲート２２６，２２７に供給さ
れ、反転検出パルス／φa がゲート２２２，２２３に供
給され、ゲート２２８，２２９からなるラッチ回路と、
ゲート２２４，２２５からなるラッチ回路間で、反転信
号を転送する。その結果、２分の１分周された逆相のパ
ルス信号ｎ１１，ｎ１２が生成される。
フロップ構成であり、両クロックｃ−ｃｌｋ，ｄ−ｉ−
ｃｌｋが共にＨレベルになる時をＮＡＮＤゲート１９８
（図１４）で検出し、その検出パルスφa を２分の１分
周して、逆相のパルス信号ｎ１１とｎ１２とを生成す
る。検出パルスφa がゲート２２６，２２７に供給さ
れ、反転検出パルス／φa がゲート２２２，２２３に供
給され、ゲート２２８，２２９からなるラッチ回路と、
ゲート２２４，２２５からなるラッチ回路間で、反転信
号を転送する。その結果、２分の１分周された逆相のパ
ルス信号ｎ１１，ｎ１２が生成される。
【００５８】出力回路２１Ｂは、サンプリングラッチさ
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋ（ＣＬＫ１，ＣＬＫ１１）の位相
が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状
態（Ａ））は、ダイオード２３６の出力をＨレベルに
し、両クロックの位相が一致している時（状態（Ｂ））
は、ダイオード２３６と２３７の出力を共にＬレベルに
し、更に、第１のクロックｃ−ｃｌｋの位相が第２のク
ロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））
は、ダイオード２３７の出力をＨレベルにする。
れた信号φｂ、φｃ、φｄ、φｅをデコードして、第１
のクロックｃ−ｃｌｋ（ＣＬＫ１，ＣＬＫ１１）の位相
が第２のクロックｄ−ｉ−ｃｌｋより遅れている時（状
態（Ａ））は、ダイオード２３６の出力をＨレベルに
し、両クロックの位相が一致している時（状態（Ｂ））
は、ダイオード２３６と２３７の出力を共にＬレベルに
し、更に、第１のクロックｃ−ｃｌｋの位相が第２のク
ロックｄ−ｉ−ｃｌｋより進んでいる時（状態（Ｃ））
は、ダイオード２３７の出力をＨレベルにする。
【００５９】従って、出力回路２１Ｂは、ＮＡＮＤゲー
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号φSO、φ
SEを、交互にＨレベルにする。即ち、図１７（Ａ）に示
される通りである。また、上記の状態（Ｂ）の時は、出
力回路２１Ｂは、図１７（Ｂ）の如く、位相比較結果信
号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の
時は、図１７（Ｃ）の如く、ＮＡＮＤゲート２３４，２
３５が、タイミング信号ｎ１１，ｎ１２に応答して、第
２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変
遅延回路１３の遅延量を減少させる位相比較結果信号φ
RO、φREを、交互にＨレベルにする。
ト２３２〜２３５のデコード機能により、上記の状態
（Ａ）の時は、ＮＡＮＤゲート２３２，２３３が、タイ
ミング信号ｎ１１，ｎ１２に応答して、第２のクロック
ｄ−ｉ−ｃｌｋの位相を遅らせる様に、可変遅延回路１
３の遅延量を増加させる位相比較結果信号φSO、φ
SEを、交互にＨレベルにする。即ち、図１７（Ａ）に示
される通りである。また、上記の状態（Ｂ）の時は、出
力回路２１Ｂは、図１７（Ｂ）の如く、位相比較結果信
号φSO〜φREを生成しない。更に、上記の状態（Ｃ）の
時は、図１７（Ｃ）の如く、ＮＡＮＤゲート２３４，２
３５が、タイミング信号ｎ１１，ｎ１２に応答して、第
２のクロックｄ−ｉ−ｃｌｋの位相を進める様に、可変
遅延回路１３の遅延量を減少させる位相比較結果信号φ
RO、φREを、交互にＨレベルにする。
【００６０】［遅延制御回路］図１８は、遅延制御回路
１５の一部の構成を示す回路図である。遅延制御回路１
５は、位相比較結果信号φSO〜φREに応答して、ＮＯＲ
ゲート４３１−１〜４３１−３から遅延制御信号φE-1
〜φE-3 を出力する。図１３に示した通り、遅延制御信
号φE-1 〜φE-32は、３２ビットで構成される。
１５の一部の構成を示す回路図である。遅延制御回路１
５は、位相比較結果信号φSO〜φREに応答して、ＮＯＲ
ゲート４３１−１〜４３１−３から遅延制御信号φE-1
〜φE-3 を出力する。図１３に示した通り、遅延制御信
号φE-1 〜φE-32は、３２ビットで構成される。
【００６１】遅延制御回路１５は、位相比較結果信号φ
SO、φSEによりＨレベルの遅延制御信号φE を右側にシ
フトし、可変遅延回路の遅延量を増加させ、位相比較結
果信号φRO、φREによりＨレベルの遅延制御信号φE を
左側にシフトし可変遅延回路の遅延量を減少させる。
SO、φSEによりＨレベルの遅延制御信号φE を右側にシ
フトし、可変遅延回路の遅延量を増加させ、位相比較結
果信号φRO、φREによりＨレベルの遅延制御信号φE を
左側にシフトし可変遅延回路の遅延量を減少させる。
【００６２】遅延制御回路の各段は、例えば１段目で
は、ＮＡＮＤゲート４３２−１とインバータ４３３−１
からなるラッチ回路をそれぞれ有する。また、位相比較
結果信号φSO〜φREによりラッチ回路４３２−１と４３
３−１の状態を強制的に反転させるトランジスタ４３４
−１，４３６−１を有する。トランジスタ４３８−１，
４３９−１は、反転の対象外の場合にトランジスタ４３
４−１，４３６−１によってはラッチ回路が反転されな
いようにする為に設けられる。２段目〜３段目の回路も
同様の構成である。これらのトランジスタは全てＮチャ
ネル型である。
は、ＮＡＮＤゲート４３２−１とインバータ４３３−１
からなるラッチ回路をそれぞれ有する。また、位相比較
結果信号φSO〜φREによりラッチ回路４３２−１と４３
３−１の状態を強制的に反転させるトランジスタ４３４
−１，４３６−１を有する。トランジスタ４３８−１，
４３９−１は、反転の対象外の場合にトランジスタ４３
４−１，４３６−１によってはラッチ回路が反転されな
いようにする為に設けられる。２段目〜３段目の回路も
同様の構成である。これらのトランジスタは全てＮチャ
ネル型である。
【００６３】今仮に、Ｌレベルパルスのリセット信号φ
R が印加されると、ＮＡＮＤゲート４３１−１〜３の出
力は全てＨレベルとなり、インバータ４３３−１〜３の
出力は全てＬレベルとなる。従って、ノード５ａ−２が
Ｌレベルとなり、ＮＯＲゲート４３１−１の出力の遅延
制御信号φE-1 はＨレベルとなる。また、ノード５ａ−
１，５ａ−３が共にＨレベルであるので、それ以外の遅
延制御信号φE-2 、φ E-3 は全てＬレベルとなる。即
ち、リセット信号φR に応答して、遅延制御信号φE-1
がＨレベルとなり、可変遅延回路１３，１４は最小遅延
時間に制御される。
R が印加されると、ＮＡＮＤゲート４３１−１〜３の出
力は全てＨレベルとなり、インバータ４３３−１〜３の
出力は全てＬレベルとなる。従って、ノード５ａ−２が
Ｌレベルとなり、ＮＯＲゲート４３１−１の出力の遅延
制御信号φE-1 はＨレベルとなる。また、ノード５ａ−
１，５ａ−３が共にＨレベルであるので、それ以外の遅
延制御信号φE-2 、φ E-3 は全てＬレベルとなる。即
ち、リセット信号φR に応答して、遅延制御信号φE-1
がＨレベルとなり、可変遅延回路１３，１４は最小遅延
時間に制御される。
【００６４】次に、位相比較が実行されると、両クロッ
クの位相関係に応じて、位相比較結果信号φSO〜φREの
いずれかがＨレベルとなる。今仮に、位相比較結果信号
φSEがＨレベルとなると、トランジスタ４３４−１が導
通し、ノード５ａ−１を強制的にＬレベルに引き下げ
て、インバータ４３３−１の出力のノード５ａ−２を強
制的にＨレベルに引き上げる。その結果、ＮＯＲゲート
４３１−１の出力φE-1はＬレベルとなる。また、ノー
ド５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯ
Ｒゲート４３１−２の出力φE-2 はＨレベルとなる。そ
して、１段目と２段目のラッチ回路は、その状態を保持
する。更に、その後の位相比較により位相比較結果信号
φSOがＨレベルになると、同様の動作により、ノード５
ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号
φE-3 がＨレベルとなる。この様に、位相比較結果信号
φSEとφSOにより、遅延時間が長くなる様に遅延制御信
号φ E が右側にシフトする。
クの位相関係に応じて、位相比較結果信号φSO〜φREの
いずれかがＨレベルとなる。今仮に、位相比較結果信号
φSEがＨレベルとなると、トランジスタ４３４−１が導
通し、ノード５ａ−１を強制的にＬレベルに引き下げ
て、インバータ４３３−１の出力のノード５ａ−２を強
制的にＨレベルに引き上げる。その結果、ＮＯＲゲート
４３１−１の出力φE-1はＬレベルとなる。また、ノー
ド５ａ−１と５ａ−４が共にＬレベルであるので、ＮＯ
Ｒゲート４３１−２の出力φE-2 はＨレベルとなる。そ
して、１段目と２段目のラッチ回路は、その状態を保持
する。更に、その後の位相比較により位相比較結果信号
φSOがＨレベルになると、同様の動作により、ノード５
ａ−３と５ａ−６が共にＬレベルとなり、遅延制御信号
φE-3 がＨレベルとなる。この様に、位相比較結果信号
φSEとφSOにより、遅延時間が長くなる様に遅延制御信
号φ E が右側にシフトする。
【００６５】逆に、位相比較結果信号φREとφROによ
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記の位相比
較回路の出力部の動作から明らかな通り、位相比較結果
信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進
んでいる時に位相比較毎に交互に生成され、また、位相
比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃ
ｌｋが遅れている時に位相比較毎に交互に生成される。
り、上記と逆の動作により、遅延時間が短くなる様に遅
延制御信号φE が左側にシフトする。尚、上記の位相比
較回路の出力部の動作から明らかな通り、位相比較結果
信号φSEとφSOは、第２のクロックｄ−ｉ−ｃｌｋが進
んでいる時に位相比較毎に交互に生成され、また、位相
比較結果信号φREとφROは、第２のクロックｄ−ｉ−ｃ
ｌｋが遅れている時に位相比較毎に交互に生成される。
【００６６】また、位相比較結果信号φSE、φSOに応答
して、遅延制御信号φE が次々に右側に移動し、最後に
遅延制御信号φE-32がＨレベルになる。この状態では、
インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲ
ート４３２−３２の出力がＨレベルにラッチされてい
る。そこで、更に、遅延時間を延ばす比較結果信号φSO
が供給されると、ＮＡＮＤゲート４３２−４３の出力が
Ｌレベルに引き下げられ、インバータ４３３−３２の出
力がＨレベルに引き上げられる。
して、遅延制御信号φE が次々に右側に移動し、最後に
遅延制御信号φE-32がＨレベルになる。この状態では、
インバータ４３３−３２の出力がＬレベル、ＮＡＮＤゲ
ート４３２−３２の出力がＨレベルにラッチされてい
る。そこで、更に、遅延時間を延ばす比較結果信号φSO
が供給されると、ＮＡＮＤゲート４３２−４３の出力が
Ｌレベルに引き下げられ、インバータ４３３−３２の出
力がＨレベルに引き上げられる。
【００６７】
【発明の効果】以上説明した通り、本発明によれば、メ
モリデバイスなどに内蔵されるタイミング制御のための
ＤＬＬ回路において、出力端子に接続される外部負荷に
応じて、そのタイミングを決定する位相調整が行われ
る。従って、本発明のＤＬＬ回路は、デバイスがシステ
ムに搭載された状態での条件の整合した最適のタイミン
グの制御クロックを、生成させることができる。
モリデバイスなどに内蔵されるタイミング制御のための
ＤＬＬ回路において、出力端子に接続される外部負荷に
応じて、そのタイミングを決定する位相調整が行われ
る。従って、本発明のＤＬＬ回路は、デバイスがシステ
ムに搭載された状態での条件の整合した最適のタイミン
グの制御クロックを、生成させることができる。
【００６８】また、その位相調整動作は、１回のデータ
の切り替わりを利用してデータ出力バッファの動作遅延
時間を測定するので、デバイスの調整に要する時間を短
くすることが可能になる。そして、そのように調整され
た遅延量を有する可変遅延回路をＤＬＬ回路のフィード
バックループに利用することで、最適のタイミングの制
御クロックを生成することが可能になる。
の切り替わりを利用してデータ出力バッファの動作遅延
時間を測定するので、デバイスの調整に要する時間を短
くすることが可能になる。そして、そのように調整され
た遅延量を有する可変遅延回路をＤＬＬ回路のフィード
バックループに利用することで、最適のタイミングの制
御クロックを生成することが可能になる。
【００６９】更に、本発明によれば、通常動作時におい
ても、通常動作時のデータ出力の変化を利用して、デー
タ出力バッファの動作遅延時間を測定するので、動作中
の予期しない要因により位相関係が最適状態からずれる
ことを防止することができる。
ても、通常動作時のデータ出力の変化を利用して、デー
タ出力バッファの動作遅延時間を測定するので、動作中
の予期しない要因により位相関係が最適状態からずれる
ことを防止することができる。
【図１】第１の実施の形態例のＤＬＬ回路の構成図であ
る。
る。
【図２】ＤＬＬ回路の動作タイミングチャート図であ
る。
る。
【図３】第２の実施の形態例のＤＬＬ回路の構成図であ
る。
る。
【図４】第１の実施の形態例の変形例のＤＬＬ回路の構
成図である。
成図である。
【図５】遅延測定回路１９と可変遅延回路２０の構成を
示す図である。
示す図である。
【図６】遅延測定回路の動作タイミングチャート図であ
る。
る。
【図７】遅延測定回路の制御部の回路図である。
【図８】初期化状態での遅延測定回路の制御部の動作タ
イミングチャート図である。
イミングチャート図である。
【図９】通常動作状態での遅延測定回路の制御部の動作
タイミングチャート図である。
タイミングチャート図である。
【図１０】ダミーデータ発生器の回路図である。
【図１１】ダミーデータ発生器の動作タイミングチャー
ト図である。
ト図である。
【図１２】データ出力バッファの回路図である。
【図１３】可変遅延回路１３，１４の例を示す図であ
る。
る。
【図１４】位相比較回路１６内の位相比較部の回路図で
ある。
ある。
【図１５】位相比較部の動作を示す波形図である。
【図１６】位相比較回路１６の位相比較出力部の回路図
である。
である。
【図１７】位相比較出力部の動作を示す波形図である。
【図１８】遅延制御回路の回路図である。
１１ 入力バッファ １３，１４ 可変遅延回路 １５ 遅延制御回路 １６ 位相比較回路 １７ データ出力バッファ １８ ダミー入力バッファ １９ 遅延測定回路 ２０ 可変遅延回路、ダミー出力バッファ、
ダミー入力バッファ ２２ ダミーデータ発生器
ダミー入力バッファ ２２ ダミーデータ発生器
フロントページの続き Ｆターム(参考） 5B024 AA04 AA15 BA21 BA23 CA07 5J001 AA05 BB00 BB02 BB04 BB07 BB08 BB10 BB11 BB12 BB14 BB21 BB24 DD09 5J106 AA03 CC21 CC52 CC59 DD24 FF07 GG10 HH02 KK05 KK29
Claims (9)
- 【請求項１】基準クロックを遅延させて所定の位相関係
を有する制御クロックを生成するディレー・ロックド・
ループ（ＤＬＬ）回路において、 出力端子に出力信号を供給する出力バッファが該制御ク
ロックに応答して動作し、 前記ＤＬＬ回路は、 前記基準クロックが入力され、制御された遅延時間だけ
遅延したクロックを出力する第１の可変遅延回路と、 前記第１の可変遅延回路の出力クロックを入力され、所
定の遅延時間遅延した遅延クロックを出力する第２の可
変遅延回路と、 前記基準クロックと前記遅延クロックとの位相を比較
し、前記基準クロックと遅延クロックとの位相が所定の
関係になる様に、前記第１の可変遅延回路の遅延量を制
御する位相比較・遅延制御回路と、 前記出力バッファの動作遅延時間を測定し、当該測定し
た動作遅延時間に応じて前記第２の可変遅延回路の遅延
量を設定する遅延測定回路とを有することを特徴とする
ＤＬＬ回路。 - 【請求項２】請求項１において、 前記基準クロックが入力バッファを介して供給され、 前記遅延測定回路は、前記出力バッファの動作遅延時間
と前記入力バッファと同等の遅延時間を有するダミー入
力バッファの遅延時間との合計遅延時間を測定し、前記
第２の可変遅延回路の遅延量を、当該合計遅延時間と同
等に設定することを特徴とするＤＬＬ回路。 - 【請求項３】請求項１において、 前記遅延測定回路は、前記制御クロックのタイミングか
ら前記出力バッファの出力信号のタイミングまでの時間
を測定することを特徴とするＤＬＬ回路。 - 【請求項４】請求項２または３において、 前記遅延測定回路は、前記出力信号が切り替わる時に動
作し、前記制御クロックのタイミングから前記出力信号
の切り替わりまでの時間を測定することを特徴とするＤ
ＬＬ回路。 - 【請求項５】請求項２または３において、 前記遅延測定回路は、電源起動時の初期化状態におい
て、前記時間を測定することを特徴とするＤＬＬ回路。 - 【請求項６】請求項２または３において、 前記遅延測定回路は、デバイスの通常状態において、定
期的なタイミングで、前記時間を測定することを特徴と
するＤＬＬ回路。 - 【請求項７】請求項５において、 更に、ダミーデータを発生するダミーデータ発生回路を
有し、前記初期化状態において、前記ダミーデータが前
記出力バッファに供給されることを特徴とするＤＬＬ回
路。 - 【請求項８】請求項１において、 前記第１の可変遅延回路の出力クロックが、前記制御ク
ロックとして前記出力バッファに供給されることを特徴
とするＤＬＬ回路。 - 【請求項９】請求項１において、 更に、前記基準クロックが供給される第３の可変遅延回
路を有し、 前記第３の可変遅延回路は前記第１の可変遅延回路と同
じ遅延量に制御され、前記第３の可変遅延回路の出力ク
ロックが、前記制御クロックとして前記出力バッファに
供給されることを特徴とするＤＬＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22965798A JP3644827B2 (ja) | 1998-08-14 | 1998-08-14 | 外部負荷を考慮したｄｌｌ回路 |
| KR1020017001859A KR100562244B1 (ko) | 1998-08-14 | 1999-08-04 | 외부 부하를 고려한 ｄｌｌ 회로 |
| US09/774,172 US6476653B1 (en) | 1998-08-14 | 1999-08-04 | DLL circuit adjustable with external load |
| PCT/JP1999/004247 WO2000010252A1 (fr) | 1998-08-14 | 1999-08-04 | Circuit dll regle en fonction de la charge exterieure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22965798A JP3644827B2 (ja) | 1998-08-14 | 1998-08-14 | 外部負荷を考慮したｄｌｌ回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2000059210A true JP2000059210A (ja) | 2000-02-25 |
| JP3644827B2 JP3644827B2 (ja) | 2005-05-11 |
Family
ID=16895650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22965798A Expired - Fee Related JP3644827B2 (ja) | 1998-08-14 | 1998-08-14 | 外部負荷を考慮したｄｌｌ回路 |
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|---|---|
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| WO (1) | WO2000010252A1 (ja) |
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-
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