JP4434889B2 - 半導体記憶素子の遅延固定ループ及びそのクロックロック方法 - Google Patents

Description

本発明は、リセット命令信号により、遅延固定ループ(ＤＬＬ）を安定して初期化させる技術に関し、特に、ＤＤＲ/ＤＤＲII/ＤＤＲIII ＳＤＲＡＭに適用することができるＤＬＬ及びそのクロックロック方法に関する。

遅延固定ループ(ＤＬＬ:Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ)が使用される半導体記憶素子では、半導体記憶素子の外部から入力される外部クロックの位相と内部クロックの位相との間には、様々な理由によって差異が生じる。例えば、外部クロックが半導体記憶素子に入力される際に通る入力クロックバッファとラインローディング、半導体記憶素子内のデータが外部に出力される際に通るデータ出力バッファとその他の論理回路により、クロックの位相が遅延する。

このような半導体記憶素子内の回路により生じる位相の遅延はクロックスキュー(ｃｌｏｃｋ ｓｋｅｗ)と呼ばれ、ＤＬＬはこのクロックスキューを補償して、半導体記憶素子内から外部に出力するデータの位相とクロックの位相との間に差が生じないようにする機能を備えている。すなわち、ＤＬＬはデータをエラーなしに外部のチップセットに伝送するために、半導体記憶素子内で用いられるクロックとチップセットのクロックとを同期させるために用いられる。例えば、データが読み出される場合、ＤＬＬは外部のクロックに基づき、半導体記憶素子内のメモリセルから読み出されるデータの位相が、データ出力バッファを経て出力される際に、外部から入力されるクロックの位相と同一になるようにする。

図１は、従来の技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬを示すブロック図である。図１に示したＤＬＬは、クロックバッファ１０１、クロック分周器１０２、位相比較器１０３、遅延制御器１０４、遅延ライン１０５、ダミー遅延ライン１０６、レプリカモデル１０７及び出力バッファ１０８を備えている。

上記各ブロックの機能及び動作は次の通りである。クロックバッファ１０１は、外部クロックＣＬＫと外部反転クロック／ＣＬＫとを利用して、内部クロックである立ち上がりクロックｒｃｌｋと立下りクロックｆｃｌｋとを生成する。なお、通常ダミー遅延ライン１０６で用いられるクロック用のクロックバッファも含まれるが、本発明に係る記憶素子の構成と直接的には関係がないので説明を省略する。

クロック分周器１０２は、立ち上がりクロックｒｃｌｋを１/ｎ(ｎは正の整数であり、通常ｎ=８）に分周して、遅延モニタリングクロックｄｌｙ ｉｎ及び基準クロックｒｅｆを出力する。

位相比較器１０３は、レプリカモデル１０７から出力されるフィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジの位相と、基準クロックｒｅｆの立ち上がりエッジの位相とを比較する。

遅延制御器１０４は、位相比較器１０３から出力される制御信号ｃｔｒｌに応答して、遅延ライン１０５、ダミー遅延ライン１０６のクロックの位相をシフトさせることによって、遅延ライン１０５、ダミー遅延ライン１０６の遅延時間を調節する。

遅延ライン１０５は、クロックバッファ１０１から並列に出力される立ち上がりクロックｒｃｌｋ及び立下りクロックｆｃｌｋの位相を各々遅延させる。この場合、位相の遅延の程度は位相比較器１０３により決定され、遅延制御器１０４により制御されて遅延ライン１０５の遅延時間が決定される。

ダミー遅延ライン１０６は、位相比較器１０３に入力されるフィードバッククロックｆｅｅｄｂａｃｋを遅延させるための遅延ラインであって、遅延ライン１０５の構成と同じである。ただし、分周された遅延モニタリングクロックｄｌｙ ｉｎが入力されるため、消費される電力量が少ない。

レプリカモデル１０７は、外部クロックＣＬＫが入力されて遅延ライン１０５の前まで、また、遅延ライン１０５から出力されるクロックが出力バッファ１０８を介して外部に出力されるまでに発生する遅延要素をモデリングする回路であって、複製回路(ｒｅｐｌｉｃａ ｃｉｒｃｕｉｔ)とも呼ばれる。このレプリカモデル１０７により、ダミー遅延ライン１０６から出力されるクロックが実際のクロック経路で生じるのと同じ条件の遅延を受けて、位相比較器１０３に入力される。

出力バッファ１０８は、半導体記憶素子内のメモリセルからデータを受信し、遅延ライン１０５から出力されるクロックに同期させて、外部の出力端子にデータを出力する。

一方、図１に符号が付記されていないクロック信号ラインは、遅延ライン１０５から出力されるクロックが、出力バッファ１０８まで伝送される経路である。

図１に示した従来の技術に係るＤＬＬには、次のような問題点がある。まず、図１に示したように、分周器１０２を使用するＤＬＬを高周波で動作させる場合には、クロックに発生するジッタを低減することが困難という問題がある。この問題を解消するためには、ＤＬＬを構成する要素のうち分周器を取り除き、位相比較の回数を増加させることによって、ジッタを低減させる必要がある。

また、高速動作を行えば行うほど１クロックの周期が短くなるのでホールが発生し、ＤＬＬが動作不能の状態になることがある。この問題に関して、図２に示す従来の技術に係るＤＬＬにおけるクロックタイミングチャートを参照して、以下に説明する。

分周器１０２から出力される基準クロックｒｅｆが、ダミー遅延ライン１０６とレプリカモデル１０７とを経てフィードバッククロックｆｅｅｄｂａｃｋとして、位相比較器１０３へ出力される。位相比較器１０３では、基準反転クロックｒｅｆｂの立ち上がりエッジの位相とフィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジの位相とを比較し、遅延制御器１０４では、位相比較器１０３からの出力信号を制御し遅延を増加又は減少させる。

すなわち、通常の動作周波数が低周波であるＤＬＬの場合、初期動作時にはフィードバッククロック１ｆｅｅｄｂａｃｋ１のように、最初にフィードバックされるフィードバッククロックの立ち上がりエッジが、基準反転クロックｒｅｆｂの立ち上がりに先行する。この場合には、フィードバッククロック１ｆｅｅｄｂａｃｋ１を、所定時間ｔ_１だけ遅延を増加させて、基準クロックｒｅｆとして固定させる。

しかし、動作周波数が高周波であるＤＬＬの場合には、初期動作時に、フィードバッククロック２ｆｅｅｄｂａｃｋ２のように、最初にフィードバックされるフィードバッククロックの立ち上がりエッジが、基準反転クロックｒｅｆｂの立ち上がりより遅れるようになる。この場合にはフィードバッククロック２ｆｅｅｄｂａｃｋ２を、所定時間ｔ_２だけ遅延を減少させて、基準クロックｒｅｆとして固定しなければならない。しかし、遅延ライン１０５及びダミー遅延ライン１０６は、クロックの遅延のために最小個数の単位遅延素子を使用する初期状態にあるため、それ以上遅延を減少させることができない状態にある。結局、ホールが発生して、ＤＬＬが動作不能の状態になるという問題点がある。

また、一般に、ＤＬＬでは、外部から入力されるリセット命令信号が遅延制御器と分周器とに入力されて、リセット命令信号により遅延制御器と分周器とがリセットされる。しかし、図１に示した従来の技術に係るＤＬＬでは、幅が狭いロジックハイパルスを有するリセット命令信号が使用されるため、リセット動作時にエラーが発生する可能性が高い。例えば、幅が狭いロジックハイパルスを有するリセット命令信号ｒｅｓｅｔが入力された時点で、遅延ラインから出力されてレプリカモデル１０７に入力されるフィードバッククロックｆｅｅｄｂａｃｋが、リセット命令信号ｒｅｓｅｔにより、リセットされないことがある。すなわち、リセット命令信号ｒｅｓｅｔが入力された際、位相比較器は、通常、基準クロックｒｅｆとフィードバッククロックｆｅｅｄｂａｃｋが入力されないので、それらの間の位相を比較しないが、エラーによりフィードバッククロックｆｅｅｄｂａｃｋが入力されて、位相の比較を行うことによって、異常な動作をするという問題点がある。

本発明は、上述した問題点を解決するためになされたものであって、その目的は、半導体記憶素子に適用することができる遅延固定ループ（ＤＬＬ）及びそのクロックロック方法を提供することにある。

特に、本発明に係る目的は、高周波動作時にジッタを低減することができる遅延固定ループを提供することにある。

また、本発明に係る別の目的は、遅延固定ループの初期動作時にホールの発生を抑制することができる遅延固定ループを提供することにある。

また、本発明に係るさらに別の目的は、リセット命令信号を正常に実行させることができる遅延固定ループを提供することにある。

本願の第１発明に係る遅延固定ループは、遅延ライン部及びレプリカモデルを含む半導体記憶素子の遅延固定ループにおいて、外部から入力されるリセット命令信号を利用して、該リセット命令信号を所定時間延長させた比較器イネーブル信号を出力するための比較器イネーブル信号発生部と、前記比較器イネーブル信号の論理状態によって制御されたセミロック命令信号を出力するためのセミロック検出部とを備え、前記比較器イネーブル信号がロジックロー状態である場合、位相比較部が、前記セミロック命令信号に制御されて、電源電圧及び接地電圧を出力するように構成されていることを特徴としている。

上記遅延固定ループは、前記比較器イネーブル信号がロジックハイ状態である場合、前記位相比較部が、前記セミロック命令信号に制御されて、前記位相比較部に入力された前記立ち上がりクロックの位相と前記フィードバッククロックの位相とを比較し、比較した結果を出力するように構成されていることが好ましい。

また、上記遅延固定ループは、前記所定時間が、前記リセット命令信号が入力される前に前記遅延ライン部に入力されていたクロックが、少なくとも前記リセット命令信号が入力された後、前記遅延ライン部から出力されて前記位相比較部で比較されるまでの間に必要とする時間に等しいことが好ましい。

また、上記遅延固定ループは、前記リセット命令信号を所定時間延長するために用いられる、分周クロックを生成するためのクロック分周部をさらに備え、前記分周クロックが、前記立ち上がりクロックが４分周された第１及び第２の４分周クロックと８分周された８分周クロックであり、前記第１及び第２の４分周クロックと前記８分周クロックとが、１クロックの間、前記ロジックハイ状態を維持し、前記第１及び第２の４分周クロックが、それぞれ異なる区間の間、前記ロジックロー状態を維持するように構成されていることが好ましい。

また、本願の第２発明に係る遅延固定ループのクロックロック方法は、遅延ライン部及びレプリカモデルを含む半導体記憶素子の遅延固定ループにおいて、外部から入力されたリセット命令信号を利用して、該リセット命令信号を所定時間延長させた比較器イネーブル信号を出力する第１ステップと、該比較器イネーブル信号の論理状態に応じて制御されたセミロック命令信号を出力する第２ステップとを含み、前記比較器イネーブル信号がロジックロー状態である場合、位相比較部が、前記セミロック命令信号に応じて制御されて、電源電圧及び接地電圧を出力することを特徴としている。

上記遅延固定ループのクロックロック方法は、前記比較器イネーブル信号がロジックハイ状態である場合、前記位相比較部が、前記セミロック命令信号に制御されて、前記位相比較部に入力された前記立ち上がりクロックの位相と前記フィードバッククロックの位相とを比較した結果を出力することが好ましい。

本発明に係る遅延固定ループでは、基準クロックを分周することなく、入力された立ち上がりクロックの位相とフィードバッククロックの位相とを比較するため、クロック分周器を使用する従来の技術に比べて位相を比較する頻度が高い。したがって、クロックのジッタを低減することができるという優れた効果がある。また、遅延固定ループの初期動作時にホールの発生を抑制することができ、リセット命令信号を正常に機能させることができる。なお、本発明に係る遅延固定ループは、ダミー遅延ラインを省略することによって動作電流を低減させることができる。

以下、添付された図面を参照し、本発明に係る好ましい実施の形態を詳細に説明する。

図３は、本発明の実施の形態に係るＤＬＬの全体構成を示すブロック図である。また、図４は、図３に示したクロック分周器の細部を示す回路図である。図３に示したＤＬＬは、図１に示した従来のＤＬＬに比べて、ＤＬＬの初期動作時に不安定であるために、異常な動作を防止するための比較器イネーブル信号発生器３０３及びＤＬＬの初期動作時にホールの発生を抑制するためのセミロック検出器３０４が追加されている。以下に、図３に示したＤＬＬを構成する主要なブロックを、図３及び図４を参照して具体的に説明する。

クロック分周器３０２は、立ち上がりクロックｒｃｌｋを分周して、第１及び第２の４分周されたクロックｃｌｋ ｖ４ ｐ１及びｃｌｋ ｖ４ ｐ２と８分周されたクロックｃｌｋ ｖ８を出力する。第１及び第２の４分周されたクロックｃｌｋ ｖ４ ｐ１、ｃｌｋ ｖ４ ｐ２は、１クロックの間、ロジックハイの状態であり、残りの３クロックの間、ロジックローの状態を維持する。ここで、第１及び第２の４分周されたクロックｃｌｋ ｖ４ ｐ１とｃｌｋ ｖ４ ｐ２とは、ロジックハイの状態にある部分の位相が異なるという点が相違している。また、８分周されたクロックｃｌｋ ｖ８は、１クロックの間、ロジックハイの状態であり、残りの７クロックの間、ロジックローの状態を維持する。なお、図４に示した回路の下部に入力される信号ｒｅｓｅｔ ｄｆｆは、半導体記憶素子のパワーアップ信号に応答して入力される半導体記憶素子のリセット信号であり、図５、図９等に示されているＤＬＬに用いられるリセット命令信号ｒｅｓｅｔとは異なる信号である。

図５は、図３に示した比較器イネーブル信号発生器の細部を示す回路図である。比較器イネーブル信号発生器３０３は、リセット命令信号ｒｅｓｅｔを受信して、リセット命令信号ｒｅｓｅｔのパルス幅を広げることによって、所定時間延長させた比較器イネーブル信号ｃｍｐ ｅｎを出力する。比較器イネーブル信号ｃｍｐ ｅｎは、リセット命令信号ｒｅｓｅｔが入力された後ＤＬＬに残っているクロックにより、ＤＬＬが誤動作を起こさないようにするために利用される。したがって、比較器イネーブル信号ｃｍｐ ｅｎのパルス幅は、リセット命令信号ｒｅｓｅｔが入力される前に、予め遅延ライン部に入力されていたクロックが、少なくともリセット命令信号ｒｅｓｅｔが入力された後、遅延ライン部３０７から出力されてレプリカモデル３０８を通過し、位相比較部３０５で比較されるまでの間に生じる遅延時間に等しいことが要求される。例えば、比較器イネーブル信号発生器３０３では、図４に示した構成を有するクロック分周器３０２の出力を利用することによって、比較器イネーブル信号を、４クロックのロジックローのパルス幅とすることができる。

まず、リセット命令信号ｒｅｓｅｔが印加されると、ｐＭＯＳトランジスタ５０１がターンオンされ、電源電圧ＶＤＤが反転されて、比較器イネーブル信号ｃｍｐ ｅｎがロジックローの状態となる。その後、第２の４分周されたクロックｃｌｋ ｖ４ ｐ２により伝達ゲート５０２（第１伝達ゲート）がターンオンされると、第１ラッチ５０３の出力はロジックローの状態となる。伝達ゲート５０４（第２伝達ゲート）がターンオンされるまで、第１ラッチ５０３のＮＡＮＤゲートからの出力はロジックローの状態を維持し、最後に、８分周されたクロックｃｌｋ ｖ８により伝達ゲート５０４がターンオンされると、第２ラッチ５０５の出力がロジックハイの状態となって、比較器イネーブル信号ｃｍｐ ｅｎの論理状態がロジックハイの状態に変化する。

図６は、図３に示したセミロック検出器の細部を示す回路図である。セミロック検出器３０４は、クロック分周器３０２、比較器イネーブル信号発生器３０３及び位相比較器３０５からの出力を受信して、セミロック命令信号ｓｅｍｉ ｌｏｃｋを出力する。ロジックローの状態にある比較器イネーブル信号ｃｍｐ ｅｎが入力されると、ｐＭＯＳトランジスタ６０１がターンオンされ、電源電圧ＶＤＤを反転させたセミロック命令信号ｓｅｍｉ ｌｏｃｋは、ロジックローの状態になる。以後、比較器イネーブル信号ｃｍｐ ｅｎがロジックハイの状態になると、セミロック命令信号ｓｅｍｉ ｌｏｃｋは、位相比較器３０５からの出力ｏｕｔ１によって制御されるようになる。

図７は、図３に示した位相比較器３０５及び遅延制御器３０６の細部を示す回路図である。位相比較器３０５は、ロジックハイの状態にある比較器イネーブル信号ｃｍｐ ｅｎが入力されると動作を開始する。位相比較器３０５は、立ち上がりクロックｒｃｌｋの位相とフィードバッククロックｆｅｅｄｂａｃｋの位相とを比較し、遅延ライン３０７でクロックの位相をシフトライトするか、シフトレフトするかを決定するための第１ＤフリップフロップＤＦＦ１と、シフトライト又はシフトレフトを速くするか、遅くするかを決定するための第２及び第３ＤフリップフロップＤＦＦ２、ＤＦＦ３とを備えている。

すなわち、第１ＤフリップフロップＤＦＦ１は、立ち上がりクロックｒｃｌｋの位相とフィードバッククロックｆｅｅｄｂａｃｋの位相とを比較して、立ち上がりクロックｒｃｌｋがフィードバッククロックｆｅｅｄｂａｃｋより先行している場合、ロジックローの信号を出力する。言い換えれば、フィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジの位相が、立ち上がりクロックｒｃｌｋの立下りエッジの位相より遅延している時、ロジックローの状態からロジックハイの状態に変化するようになる。これにより、フィードバッククロックｆｅｅｄｂａｃｋの立ち上がりエッジの位相が、立ち上がりクロックｒｃｌｋの立下りエッジの位相より遅延するまで、遅延ライン３０７で、フィードバッククロックｆｅｅｄｂａｃｋの位相を一方的に増加させることができる。

第３ＤフリップフロップＤＦＦ３は、立ち上がりクロックｒｃｌｋを所定時間遅延させた遅延立ち上がりクロックの位相と、フィードバッククロックｆｅｅｄｂａｃｋの位相とを比較し、第２ＤフリップフロップＤＦＦ２は、フィードバッククロックｆｅｅｄｂａｃｋを所定時間遅延させた遅延フィードバッククロックの位相と、立ち上がりクロックｒｃｌｋの位相とを比較する。

図８は、図７に示した位相比較器の動作を示すタイミングチャートである。図８に示したケース１及び６のように、フィードバッククロックｆｅｅｄｂａｃｋが立ち上がりクロックｒｃｌｋに近接している場合(ＤＦＦ２の出力信号がロジックロー、ＤＦＦ３の出力信号がロジックハイである場合)には、第２の４分周されたクロックｃｌｋ ｖ４ ｐ２を遅延制御器３０６内のＴフリップフロップＴＦＦに出力して、フィードバッククロックｆｅｅｄｂａｃｋの位相のシフトを遅くする。一方、ケース２、３、４及び５のように、フィードバッククロックｆｅｅｄｂａｃｋが立ち上がりクロックｒｃｌｋから所定間隔以上あいている場合には、立ち上がりクロックｒｃｌｋを遅延制御器３０６のＴフリップフロップＴＦＦへ出力することによって、フィードバッククロックｆｅｅｄｂａｃｋの位相のシフトを速くする。

位相比較器３０５は、セミロック検出器３０４から出力されるセミロック命令信号ｓｅｍｉ ｌｏｃｋによって制御されるマルチプレクサＭＵＸ１、ＭＵＸ２を含んでいる。セミロック命令信号ｓｅｍｉ ｌｏｃｋがロジックローの状態にある場合には、位相比較器３０５は、電源電圧ＶＤＤと接地電圧ＧＮＤとを出力し、セミロック命令信号ｓｅｍｉ ｌｏｃｋがロジックハイの状態に変化すると、位相比較器３０５は、はじめて第１ＤフリップフロップＤＦＦ１からの信号を出力する。

図９は、本発明の実施の形態に係る遅延固定ループの動作を示すタイミングチャートである。まず、リセット命令信号ｒｅｓｅｔが入力されると、リセット命令信号ｒｅｓｅｔを延長させた比較器イネーブル信号ｃｍｐ ｅｎによって制御される遅延ライン部、位相比較器、セミロック検出器などが、比較器イネーブル信号ｃｍｐ ｅｎによってリセット時間が延長される。すなわち、比較器イネーブル信号ｃｍｐ ｅｎがロジックローの状態にある間、遅延ライン部、位相比較器、セミロック検出器などは入力される信号と関係のない所定の出力を行う。その後、比較器イネーブル信号ｃｍｐ ｅｎがロジックハイの状態に変化すると、遅延ライン部、位相比較器、セミロック検出器などに入力される信号に制御されて各々から信号が出力されるようになる。

なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能であり、それらも本発明の技術的範囲に属する。

従来の技術に係るＤＤＲ ＳＤＲＡＭのレジスタ制御型ＤＬＬを示すブロック図である。 従来の技術に係るＤＬＬの動作を示すクロックタイミングチャートである。 本発明の実施の形態に係るＤＬＬの全体構成を示すブロック図である。 図３に示したクロック分周器の細部を示す回路図である。 図３に示した比較器イネーブル信号発生器の細部を示す回路図である。 図３に示したセミロック検出器の細部を示す回路図である。 図３に示した位相比較器及び遅延制御器の細部を示す回路図である。 本発明の実施の形態に係る位相比較器の動作を示すクロックタイミングチャートである。 本発明の実施の形態に係る遅延固定ループの動作を示す全体のタイミングチャートである。

符号の説明

３０１ クロックバッファ
３０２ クロック分周器
３０３ 比較器イネーブル信号発生器
３０４ セミロック検出器
３０５ 位相比較器
３０６ 遅延制御器
３０７ 遅延ライン
３０８ レプリカモデル
３０９ 出力バッファ

Claims (14)

1. 遅延ライン部及びレプリカモデルを含む半導体記憶素子の遅延固定ループにおいて、
   外部から入力されるリセット命令信号を利用して、該リセット命令信号を所定時間延長させた比較器イネーブル信号を出力するための比較器イネーブル信号発生部と、
   前記比較器イネーブル信号の論理状態によって制御されたセミロック命令信号を出力するためのセミロック検出部とを備え、
   前記比較器イネーブル信号がロジックロー状態である場合、位相比較部が、前記セミロック命令信号に制御されて、電源電圧及び接地電圧を出力するように構成されていることを特徴とする遅延固定ループ。
2. 前記比較器イネーブル信号がロジックハイ状態である場合、前記位相比較部が、
   前記セミロック命令信号に制御されて、前記位相比較部に入力された前記立ち上がりクロックの位相と前記フィードバッククロックの位相とを比較し、比較した結果を出力するように構成されていることを特徴とする請求項１に記載の遅延固定ループ。
3. 前記所定時間が、
   前記リセット命令信号が入力される前に前記遅延ライン部に入力されていたクロックが、少なくとも前記リセット命令信号が入力された後、前記遅延ライン部から出力されて前記位相比較部で比較されるまでの間に必要とする時間に等しいことを特徴とする請求項２に記載の遅延固定ループ。
4. 前記リセット命令信号を所定時間延長するために用いられる、分周クロックを生成するためのクロック分周部をさらに備え、
   前記分周クロックが、前記立ち上がりクロックが４分周された第１及び第２の４分周クロックと８分周された８分周クロックであり、前記第１及び第２の４分周クロックと前記８分周クロックとが、１クロックの間、前記ロジックハイ状態を維持し、前記第１及び第２の４分周クロックが、それぞれ異なる区間の間、前記ロジックロー状態を維持するように構成されていることを特徴とする請求項３に記載の遅延固定ループ。
5. 前記比較器イネーブル信号発生部が、
   前記リセット命令信号に制御されて前記ロジックロー状態にある比較器イネーブル信号を出力するためのスイッチと、
   前記第２の４分周クロックに制御されて電源電圧を出力するための第１伝達ゲートと、
   前記リセット命令信号の反転信号と前記第１伝達ゲートの出力とが入力されるＮＡＮＤゲートと、
   該ＮＡＮＤゲートの反転出力を前記第１伝達ゲートの出力側に伝送するための第１インバータと、
   前記８分周クロックに制御されて前記ＮＡＮＤゲートの出力を出力するための第２伝達ゲートと、
   該第２伝達ゲートの出力をラッチするためのラッチと
   を備えることを特徴とする請求項４に記載の遅延固定ループ。
6. 前記スイッチが、前記電源電圧を出力するためのｐＭＯＳトランジスタであることを特徴とする請求項５に記載の遅延固定ループ。
7. 前記セミロック検出部が、
   前記比較器イネーブル信号に制御され、ソース側が電源電圧端に接続されたｐＭＯＳトランジスタと、
   前記第２の４分周クロックに制御され、ドレイン側が前記ｐＭＯＳトランジスタのドレイン側と接続された第１ｎＭＯＳトランジスタと、
   前記位相比較部に入力された前記立ち上がりクロックと前記フィードバッククロックとの位相を比較した結果と前記比較器イネーブル信号とが入力される論理積ゲートと、
   前記論理積ゲートの出力に制御され、ドレイン側が前記第１ｎＭＯＳトランジスタのソース側と接続され、ソース側が接地電圧端子と接続された第２ｎＭＯＳトランジスタと、
   前記ｐＭＯＳトランジスタのドレイン側と接続されたラッチと
   を備えることを特徴とする請求項４に記載の遅延固定ループ。
8. 前記位相比較部が、
   前記立ち上がりクロックと前記フィードバッククロックとを受信し、遅延ライン部で前記フィードバッククロックの位相をシフトライトするか、シフトレフトするかを決定するための第１Ｄフリップフロップと、
   前記立ち上がりクロックと前記フィードバッククロックとを受信し、前記フィードバッククロックの位相シフトを速くするか、遅くするかを決定するための第２及び第３Ｄフリップフロップと
   を備えることを特徴とする請求項２に記載の遅延固定ループ。
9. 前記第１Ｄフリップフロップが、前記フィードバッククロックを受信する入力端子及び前記立ち上がりクロックを受信するクロック端子を備えることを特徴とする請求項８に記載の遅延固定ループ。
10. 前記位相比較部が、
    前記セミロック検出信号に制御されて、前記第１Ｄフリップフロップの出力及び前記電源電圧のうちのいずれかを出力するためのマルチプレクサを、さらに含むことを特徴とする請求項９に記載の遅延固定ループ。
11. 前記第３Ｄフリップフロップが、前記立ち上がりクロックを所定時間遅延させた遅延立ち上がりクロックの位相と前記フィードバッククロックの位相とを比較し、
    前記第２Ｄフリップフロップが、前記フィードバッククロックを所定時間遅延させた遅延フィードバッククロックの位相と前記立ち上がりクロックの位相とを比較するように構成されていることを特徴とする請求項８記載の遅延固定ループ。
12. 遅延ライン部及びレプリカモデルを含む半導体記憶素子の遅延固定ループにおいて、
    外部から入力されたリセット命令信号を利用して、該リセット命令信号を所定時間延長させた比較器イネーブル信号を出力する第１ステップと、
    該比較器イネーブル信号の論理状態に応じて制御されたセミロック命令信号を出力する第２ステップとを含み、
    前記比較器イネーブル信号がロジックロー状態である場合、位相比較部が、
    前記セミロック命令信号に応じて制御されて、電源電圧及び接地電圧を出力することを特徴とする遅延固定ループのクロックロック方法。
13. 前記比較器イネーブル信号がロジックハイ状態である場合、前記位相比較部が、
    前記セミロック命令信号に制御されて、前記位相比較部に入力された前記立ち上がりクロックの位相と前記フィードバッククロックの位相とを比較し、比較した結果を出力することを特徴とする請求項１２に記載の遅延固定ループのクロックロック方法。
14. 前記所定時間が、
    前記リセット命令信号が入力される前に前記遅延ライン部に入力されていたクロックが、少なくとも前記リセット命令信号が入力された後、前記遅延ライン部から出力されて前記位相比較部で比較されるまでの間に必要とする時間に等しいことを特徴とする請求項１３に記載の遅延固定ループのクロックロック方法。

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