KR100444298B1

KR100444298B1 - 지연고정방법 및 이를 이용한 지연고정루프

Info

Publication number: KR100444298B1
Application number: KR10-2001-0068101A
Authority: KR
Inventors: 홍상훈; 김세준; 위재경
Original assignee: 주식회사 하이닉스반도체
Priority date: 2001-11-02
Filing date: 2001-11-02
Publication date: 2004-08-16
Also published as: KR20030035688A

Abstract

지연고정루프(DLL)의 초기 락-온 시간(Lock-On Time)을 대폭 줄이기 위하여, 지연고정루프의 지연제어수단은 단위비트를 클록신호에 따라 쉬프트 시키는 쉬프트 레지스터, 쉬프트 레지스터로부터의 병렬 비트열과 이전 상태에서 지연제어수단으로부터 출력되는 지연제어비트열을 논리연산하여 데이터 비트열을 출력하는 데이터 포멧부; 및 데이터 비트열을 저장하고 출력하는 레지스터 역할을 하는 업/다운 카운터를 포함함으로써, 축차근사방법으로 지연제어비트열을 설정한다.

전력소모를 줄이기 위하여, 상기 업/다운 카운터를 점진적 모드로도 동작시킨다.

Description

지연고정방법 및 이를 이용한 지연고정루프{METHOD FOR LOCKING DELAY AND DELAY LOCKED LOOP USING THE SAME}

본 발명은 지연고정 방법 및 이를 이용한 지연고정루프(Delay Locked Loop, 이하 DLL)에 관한 것으로서, 특히, 축차근사 모드(Successive Approximation Mode)와 점진적 모드(Gradual Mode)의 2 가지 모드를 사용하여, DLL 턴온시 초기 락-온 시간(Lock-On Time)을 대폭 저감시키고, 초기 락-온 후 노이즈에 의한 지연변동을 저전력으로 제어할 수 있는 지연고정방법 및 이를 이용한 지연고정루프에 관한 것이다.

DLL 은 PLL(Phase Locked Loop)과 비교할 때, VCO(Voltage Controlled Oscillator)의 적분기적 특성에 의한 지터(Jitter) 축적문제를 갖지 않으므로 우수한 동기 능력을 갖는다.

기본적으로 DLL 은 PLL(Phase Locked Loop)과 유사하게, 외부클록신호와 내부클록신호의 위상을 주기적으로 비교하여 두 신호의 위상차에 따라 위상을 증가시킬지 또는 위상을 감소시킬지를 검출하는 위상 비교기; 이러한 위상 증가/감소 신호에 따라 일정한 출력 전압레벨을 출력하는 차지 펌프; 차지펌프로부터의 출력 전압레벨의 고주파 성분을 필터링하는 로우패스필터; 로우패스필터로부터의 출력 전압레벨에 따라 외부 클록신호의 지연정도를 조정하여 내부 클록신호를 출력하는 지연라인(VCDL; Voltage Controlled Delay Line)으로 구성되는 루프를 해상도에 따라 수 회 내지 수 백회 피드백시킴으로써 기준 클록신호와 내부 클록신호의 위상을 고정시킨다.

최근, 지연값을 저장할 수 있는 레지스터를 사용하여 파워-다운(power-down)시 고정 지연값(Locked Delay)을 저장하였다가, 파워-다운이 끝날 때(Power-Down Exit) 이 값을 다시 로딩하여 락-온 시간(Lock-on Time)을 감소시킬 수 있는 레지스터 제어형 DLL 의 사용이 증가되고 있다.

도 1 은 종래 기술의 레지스터 제어형 DLL 에 사용된 지연 체인(Delay Chain)의 일례를 나타낸 블록도이며, 도 2 는 위상 비교기의 일례를 나타낸 블록도이다.

도 1 에 도시된 바와 같이, 종래 기술의 레지스터 제어형 DLL 에 사용된 지연 체인(Delay Chain)은 쉬프트 제어신호(SR 또는 SL)에 따라 쉬프트 레지스터(10)에서 단위 쉬프트를 1 비트씩 점진적으로 조절하여 단위 지연경로에 의한 단위 지연시간(td)의 합인 총 지연시간을 변경시킴으로써, 동기를 고정시킨다. 따라서, 소요되는 소자수가 많고, 락-온 시간도 길게 된다.

쉬프트 제어신호(SL 및 SR)를 발생시키는 종래 기술의 위상 비교기는 도 2 에 도시된 바와 같이, 기준 클록신호(rCLK)가 분주기(20)를 통하여 분주된 후, 피드백 된 클록신호(fCLK)와 비교되도록 구성된다. 종래 기술의 위상 비교기는 기준 클록신호(rCLK)와 피드백 된 클록신호(fCLK)를 비교하는 제 1 비교기(30, D 플립플롭)와 기준 클록신호(rCLK)와 피드백 된 클록신호(fCLK)를 1 단위 지연만큼 지연시킨 지연된 피드백 클록신호(dfCLK)를 비교하는 제 2 비교기(40)를 구비한다. 기준 클록신호(rCLK)의 상승/하강 에지가 피드백 클록신호(fCLK)의 상승/하강 에지와 지연된 피드백 클록신호(dfCLK)의 상승/하강 에지 사이에 위치하여 단위 지연의 반으로 지터(jitter)를 매칭(match)시킬 때까지 쉬프트 제어신호(SR 혹은 SL)를 발생시킨다.

도 3 은, 도 1 및 도 2 의 위상비교기와 지연체인으로 구성된 종래 기술의 DLL 이 동기를 맞추어가는 순서를 나타낸 타이밍 도이다.

도시된 바와 같이, 종래의 레지스터 제어형 DLL 은, 단위 지연시간(td)만큼 점진적으로 클록신호(fCLK)의 위상을 지연시키기 때문에, 파워-온 시퀀스 (power-on sequence) 후에 해상도에 따라 수 십 내지 수 백 클록 사이클의 초기 락-온 시간(Lock-On Time)이 요구될 수 도 있었다.

초기 락-온 시간이 크기 때문에, 루프를 일주하는데 소요되는 전력소모도 소요되는 피드백 회수만큼 증가된다.

따라서, 초기 락-온 시간을 줄일 수 있는 지연고정루프가 요구된다.

상기한 문제점을 해결하기 위한 본 발명이 이루고자 하는 기술적 과제는, 축차근사방법을 효율적으로 채용함으로써 초기 락-온 시간 및 소요되는 소자수를 대폭 줄이고, 점진적 모드와 축차근사모드를 병용함으로써 소모전력을 줄일 수 있는 지연고정방법 및 이를 이용한 지연고정루프를 제공하는 것이다.

도 1 은 종래 기술의 레지스터 제어형 DLL 에 사용된 지연라인(Delay Line)의 일례를 나타낸 블록도.

도 2 는 종래 기술의 위상 비교기의 일례를 나타낸 블록도.

도 3 은 종래 기술의 DLL 이 동기를 맞추어가는 순서를 나타낸 타이밍 도

도 4 는 본 발명에 따른 위상 비교기의 일실시예를 나타낸 블록도.

도 5a 는 도 4 의 위상비교기로부터 출력되는 위상차 검출신호(LEAD 및 LAG)에 따라 SAR 에 의해 설정되는 지연제어비트값을 나타낸 상태표.

도 5b 는 도 5a 의 지연제어비트값에 따라 축차근사(Successive Approximation)를 수행하는 과정을 나타낸 타이밍도.

도 6 은 본 발명의 일실시예에 따른 지연제어수단을 나타낸 블록도.

도 7 은 상기 모드제어신호(SAR_SW)를 출력하는 모드제어신호 발생부를 나타내는 회로도.

도 8 은 로딩제어신호(load_SW)를 출력하는 로딩제어부를 나타내는 회로도.

도 9 는 카운터 클록신호(CNT_CLK)를 출력하는 카운터 클록 제어부를 나타내는 회로도.

도 10 은 업/다운 신호(Up/Dn)를 출력하는 업/다운 제어부를 나타낸 회로도.

< 도면의 부호에 대한 간단한 부호의 설명>

10 : 쉬프트 레지스터 20 : 분주기

30, 40, 60, 70 : D 플립플롭 50, 80 : 지연요소

90 : 위상 비교기 100 : 쉬프트 레지스터

110 : 쉬프트 레지스터 클록 제어부

120a ~ 120f : 데이터 포멧부 122a ~ 122f : 멀티플렉서

130 : 업/다운 카운터 140 : 디지털 아날로그 변환기

150 : 축차근사 레지스터 180 : 모드제어신호 발생부

190 : 로딩제어부 200 : 카운터 클록 제어부

210 : 업/다운 제어부

본 발명에 따른 지연고정루프는, 내부 클록신호의 위상을 기준 클록신호의 위상과 비교하여 위상 관계신호를 출력하기 위한 위상 비교수단; 및 상기 위상 비교수단으로부터의 위상 관계신호에 기초하여 지연을 제어하기 위한 지연제어비트열을 출력하기 위한 지연제어수단을 구비하고, 상기 지연제어비트열에 따라 상기 내부 클록신호의 위상과 상기 기준 클록신호의 위상을 일치시키는 지연고정루프에 있어서, 상기 지연제어수단은, 상기 위상 관계신호와 상기 외부로부터의 리셋신호에 기초하여, 상기 두 클록신호의 위상의 축차근사 수행여부를 나타내는 모드제어신호를 발생시키는 모드제어신호 발생부; 상기 모드제어신호와 상기 외부로부터의 리셋신호에 기초하여, 단위 비트를 최상위 비트로부터 쉬프트시키면서 병렬로 복수의 비트들을 출력하는 쉬프트 레지스터부; 상기 위상 관계신호 및 상기 쉬프트 레지스터부의 상기 복수의 병렬 비트들중 해당 비트의 인접된 하위 비트에 기초하여, 각해당 비트의 증감여부를 결정하여 각각 출력함으로써 축차근사된 데이터 비트열을 출력하는 복수의 데이터 포멧부; 및 상기 각 데이터 포멧부로부터 출력되는 데이터 비트열을 저장하고, 상기 저장된 데이터 비트열을 상기 지연제어 비트열로서 출력하기 위한 지연제어 비트열 출력부를 구비하여, 상기 내부 클록신호의 위상과 상기 기준 클록신호의 위상간의 축차근사를 수행한다.

또한, 상기 복수의 데이터 포멧부는, 상기 위상 관계신호가 내부 클록신호의 위상이 지연되었음을 나타내는 경우, 논리 "0" 를 출력하고, 내부 클록신호의 위상이 선행하고 있음을 나타내는 경우, 상기 쉬프트 레지스터 수단으로부터 출력되는 상기 복수의 각 해당 비트들과 이전 상태의 상기 지연제어 비트열의 해당 비트들을 각각 OR 연산한 논리값을 출력하기 위한 데이터 선택수단을 각각 구비할 수 있다.

또한, 상기 지연제어수단은, 상기 모드제어신호에 기초하여, 상기 쉬프트 레지스터부의 클록신호의 입력을 제어하기 위한 쉬프트 레지스터 클록제어부를 더 구비할 수 있다.

또한, 상기 위상 비교수단은, 상기 기준 클록신호 및 상기 내부 클록신호를 비교하여 상기 내부 클록신호가 선행하고 있음을 나타내는 신호를 출력하는 D 플립플롭; 검출 해상도를 결정하는 지연요소; 및 상기 기준 클록신호 및 상기 내부 클록신호가 상기 지연요소의 지연량만큼 지연된 클록신호를 비교하여 상기 내부 클록신호가 지연되고 있음을 나타내는 신호를 출력하는 D 플립플롭을 포함할 수 있다.

또한, 상기 지연제어수단의 지연제어 비트열 출력부는, 상기 데이터 포멧부로부터 출력되는 데이터 비트열을 저장한 후, 상기 데이터 포멧부로부터의 입력을 차단한 상태에서, 상기 위상 관계신호에 기초하여 입력되는 클록신호에 따라 상기 저장된 데이터 비트열을 점진적으로 증가 또는 감소시켜 지연제어 비트열로서 출력하는 업/다운 카운터일 수 있다.

또한, 상기 지연제어수단은, 상기 위상 관계신호와 상기 외부의 리셋신호에 기초하여, 상기 업/다운 카운터로 입력되는 클록신호를 제어하기 위한 카운터 클록신호 제어부를 더 구비할 수 있다.

또한, 상기 지연제어수단은, 상기 모드제어신호에 기초하여, 상기 각 데이터 포멧부로부터 출력되는 상기 데이터 비트열의 상기 업/다운 카운터부로의 로딩을 제어하기 위한 로딩 제어부를 더 구비할 수 있다.

또한, 상기 지연제어수단은, 상기 위상 관계신호 중 적어도 어느 하나에 기초하여 상기 지연제어비트열을 점진적으로 증가 또는 감소시킬지를 제어하는 업/다운 신호를 출력하기 위한 업/다운 제어부를 더 구비할 수 있다.

본 발명의 다른 태양으로서, 본 발명에 따른 지연고정방법은, 내부 클록신호의 위상과 기준 클록신호의 위상을 비교하는 단계; 및 상기 비교결과에 기초하여, 상기 내부 클록신호의 위상과 상기 기준 클록신호의 위상을 축차근사시키는 단계를 포함하는 지연고정루프의 지연고정방법에 있어서, 상기 축차근사시키는 단계는, 소정의 지연제어비트열을 출력하여 상기 지연고정루프의 지연을 고정시키는 단계로서, 입력되는 클록신호에 따라 쉬프트 레지스터에서 단위 비트를 쉬프트 시키면서 병렬 비트열을 출력하는 단계; 상기 병렬 비트열과 이전 상태의 상기 지연제어 비트열을 논리연산하는 단계; 상기 병렬 비트열의 차기 하위비트와 상기 위상 비교결과에 기초하여, 상기 논리연산된 값의 각각과 '0' 비트 중 어느 하나를 선택함으로써 각각 이루어지는 데이터 비트열을 출력하는 단계; 상기 선택되어 출력된 데이터 비트열을 저장하는 단계; 상기 데이터 비트열을 지연제어비트열로서 출력하는 단계; 및 상기 지연제어비트열에 따라 상기 내부 클록신호의 지연을 조정하는 단계를 포함한다.

또한, 상기 데이터 비트열을 지연제어비트열로서 출력하는 단계는, 상기 위상 비교결과에 기초하여, 상기 저장된 데이터 비트열을 점진적으로 증가 또는 감소시키는 단계; 및 상기 점진적으로 증가 또는 감소된 데이터 비트열을 상기 지연제어비트열로서 출력하는 단계를 포함할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.

도 4 는 본 발명에 따른 위상 비교기의 일실시예를 나타낸다.

D-플립플롭으로 구성되어 기준 클록신호(rCLK)와 피드백 클록신호(fCLK)를 비교하는 제 1 비교기(60)와 D-플립플롭으로 구성되어 지연요소(70)의 지연량만큼 지연된 피드백 클록신호(dfCLK)와 기준 클록신호(rCLK)를 비교하는 제 2 비교기(70)로부터, 각각 피드백 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상보다 선행하고 있음을 나타내는 제 1 위상차 검출신호(LEAD)와 피드백 클록신호가 기준 클록신호보다 지연되어 있음을 나타내는 제 2 위상차 검출신호(LAG)가 출력된다. 2 개의 위상차 검출신호(LEAD 및 LAG)에 따라 기준 클록의 위상을 지연시킬 것인지 선행시킬 것인지 결정한다.

지연요소(80)는 해상도에 따라 적절히 채용될 것이 요구된다.

도 5a 는 위상차 검출신호(LEAD 및 LAG)에 따라 후술되는 축차근사 레지스터(이하, SAR; Successive Approximation Register)에 의해 설정되는 6 비트의 지연제어비트열을 나타낸 상태표이며, 도 5b 는 도 5a 의 지연제어비트열에 따라 DLL 이 축차근사(Successive Approximation)를 수행하여 동기를 고정시키는 과정을 나타낸 타이밍도이다.

위상차 검출신호(LEAD 및 LAG)가 각각 'H' 와 'L' 가 될 때, 즉, 피드백 클록신호(fCLK)와 지연된 피드백 클록신호(dfCLK)의 상승/하강 에지 사이에 기준 클록신호(rCLK)의 상승/하강 에지가 위치하는 때에 후술되는 축차근사 레지스터(150, SAR)가 고정된다. "HH" 라면, 피드백 클록신호(fCLK)의 위상이 앞으로 선행하고 있음을 나타내고, "LL"라면, 피드백 클록신호(fCLK)의 위상이 뒤로 지연되었음을 나타낸다.

도 5a 에 도시된 바와 같이, 초기에, 위상 비교기(90)로부터 출력되는 위상차 검출신호(LEAD 와 LAG)가 각각 "HH" 로서, 피드백 된 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상보다 선행하고 있으므로, 후술되는 축차근사 레지스터(SAR)에 의해 설정되는 6 비트의 지연제어비트열이 이전 상태의 값 "100000"에서 "110000" 로 된다. 따라서, 피드백 클록신호(fCLK)의 위상을 이전 상태의 위상보다 더 지연시킨다.

다음 클록에서, 위상 비교기(90)로부터 출력되는 위상차 검출신호(LEAD 와 LAG)가 각각 "HH" 로서, 피드백 된 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상보다 선행하고 있으므로, 마찬가지로 6 비트의 지연제어비트열이 이전 상태의 값인 "110000"에서 "111000" 로 된다. 따라서, 피드백 클록신호(fCLK)의 위상을 이전 상태의 위상보다 더 지연시킨다.

다음 클록에서, 위상 비교기(90)로부터 출력되는 위상차 검출신호(LEAD 와 LAG)가 각각 "LL" 로서, 피드백 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상보다 지연됨을 나타내므로, 축차근사 레지스터(SAR)에 의해 설정되는 6 비트의 지연제어비트열이 이전 상태의 값인 "111000" 에서 "110100"가 되어, 설정했던 지연량을 줄인다.

다음 클록에서, 위상 비교기(90)로부터 출력되는 위상차 검출신호(LEAD 와 LAG)가 각각 "HH" 로서, 피드백 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상보다 선행하고 있으므로, 축차근사 레지스터(SAR)에 의해 설정되는 6 비트의 지연제어비트열이 이전 상태의 값인 "110100"의 "110110"가 된다. 따라서, 피드백 클록신호(fCLK)의 위상은 이전 상태의 위상보다 더 지연된다.

다음 클록에서, 위상 비교기(90)로부터 출력되는 위상차 검출신호(LEAD 와 LAG)가 각각 "LL" 로서, 피드백 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상보다 지연됨을 나타내므로, 축차근사 레지스터(SAR)에 의해 설정되는 6 비트의 지연제어비트열이 이전 상태의 값인 "110110" 에서 "110101" 가 되어, 지연량을 더 줄인다.

다음 클록에서, 위상 비교기(90)로부터 출력되는 위상차 검출신호(LEAD 와 LAG)가 각각 "HL" 로서, 피드백 된 클록신호(fCLK)의 위상이 기준 클록신호(rCLK)의 위상과 일치함을 나타내므로, 이 값으로 지연제어비트열의 값이 고정된다.

도 6 은 본 발명에 따른 일실시예의 축차근사 레지스터(SAR)를 이용한 DLL 의 블록도를 나타낸다. 도 5a 및 도 5b 를 참조하여, 동작을 설명한다.

쉬프트 레지스터(100)의 쉬프트 클록신호(sht_CLK)로서, 지연고정루프 리셋신호(DLL_reset)가 인가되면, 후술되는 모드제어신호(SAR_SW)가 논리 "1" 이 되고, 쉬프트 레지스터 클럭 제어부(110)로부터 쉬프트 레지스터(100)로 지연된 피드백 클록신호(dfCLK)가 입력된다. 모드제어신호(SAR_SW)가 논리 "0" 이 되면, 쉬프트 레지스터 클럭 제어부(110)로부터 쉬프트 레지스터(100)로 지연된 피드백 클록신호(dfCLK)가 차단되어, 쉬프트 동작이 이루어지지 않는다.

상기 지연된 피드백 클록신호(dfCLK)는 다른 클록신호 일 수 있다.

쉬프트 레지스터(100)가 DLL 리셋신호(DLL_reset_bar)에 의해 "00000000"로 리셋된 후, 쉬프트 클록신호(sht_CLK)에 따라 "0000001"이 좌에서 우로 차례로 쉬프트 된다.

초기에 쉬프트 레지스터(100)의 비트값은 "1000000"로 설정되고 각각의 비트(A0 내지 A6)가 각각의 데이터 포멧부(120a 내지 120f)로 인가된다. 후술되는 업/다운 카운터(130)의 해당 비트(D0 내지 D5)가 피드백 되어, 각각 해당 비트값(A0 내지 A5)과 OR 연산된 후, 멀티플렉서(122a 내지 122f, 이하, 2:1 MUX)로 인가된다. 2:1 MUX(122a 내지 122f) 의 동작을 제어하는 신호는 신호(LEAD_bar)와 신호(LAG_bar)를 AND 연산한 신호 및 쉬프트 레지스터(100)의 해당 비트의 바로 다음 비트의 값(120a 의 경우 A1)과 AND 연산한 신호이다.

따라서, 2:1 MUX (122a 내지 122f)는 2 개의 위상차 검출신호(LEAD 및 LAG)가 모두 논리 "0" 이고, 쉬프트 레지스터(100)의 해당 비트의 바로 다음 비트(120a 의 경우 A1)가 논리 "1" 이 되면, 출력이 "1" 이 되어, 다른 신호상태에 상관없이 "0" 의 값을 출력한다. 그 이외의 경우에는, 쉬프트 레지스터(100)의 해당 비트 및 이전 상태에서 업/다운 카운터(130)로부터 출력된 지연 제어비트열의 해당 비트의 피드백 된 값(120a 의 경우 D0)을 OR 연산한 값을 출력하게 된다.

데이터 포멧부(120a 내지 120f)로부터 출력된 데이터 비트열(B0 내지 B5)은 업/다운 카운터(130)로 인가된다.

업/다운 카운터(130)로부터 출력되는 6 비트의 지연제어비트열(D0 내지 D5)은 디지털 아날로그 변환기(140, 이하 DAC; Digital Analog Converter)로 입력되어 아날로그 지연라인 제어신호로 변환된 후 아날로그 지연라인(도시 생략)에 인가된다. 이 지연량에 따라 루프를 피드백 한 클록신호(fCLK)는 다시 도 5a 의 위상비교기로 입력되어 위상차 검출신호(LEAD 및 LAG)를 생성하고, 쉬프트 레지스터의 값이 "0100000", "0010000", ... 의 순으로 쉬프트 되면서, 위상차 검출신호(LEAD 및 LAG)가 각각 "HL"가 될 때까지 전술한 동작을 반복한다.

따라서, 전술한 데이터 포멧부(120a 내지 120f)와 쉬프트 레지시터(100)가 축차근사 레지스터(150, 이하 SAR)를 구성한다.

이하, 업/다운 카운터(130)의 동작을 설명한다.

업/다운 카운터(130)는 병렬부하를 갖는 업/다운 카운터일 수 있다.

업/다운 카운터(130)는 SAR(150)로부터 인가되는 데이터 비트열(B0 내지 B5)을 수신 및 저장하여, 카운터 클록신호(CNT_CLK)에 따라 DAC(140)로 출력하는 축차근사 모드와 SAR(150)로부터의 데이터 비트열의 값이 고정된 후에 노이즈 등의 미세한 변화에 의한 클록 스큐(clock skew)를 조절하기 위한 점진적 모드의 2 가지 동작모드를 갖는다.

모드의 전환은 위상차 검출신호(LEAD 및 LAG)가 각각 "HL"일 때 일어난다. 이를 검출하기 위한 신호로서, 지연고정루프 리셋신호(DLL_reset_bar)와 위상차 검출신호(LEAD 및 LAG)에 기초하여, 도 7 의 모드제어신호 발생부(180)에서 모드제어신호(SAR_SW)가 발생된다.

지연고정루프의 동작초기에 지연고정루프 리셋신호(DLL_reset_bar)가 인가되는 경우에는, 모드제어신호 발생부(180)의 PMOS 가 턴온 되어 출력노드가 풀-업되며, 커패시터(182)가 프리차지 된다. 위상차 검출신호(LEAD 및 LAG) 각각 "HL"가 되어 지연고정루프가 고정되게 되면, 모드제어신호 발생부(180)의 NMOS 가 턴-온되어 풀-다운 되며, 커패시터(182)가 방전된다.

상기 모드제어신호(SAR_SW)에 기초하여, 업/다운 카운터(130)에 SAR(150)로부터의 데이터 비트열(B0 내지 B5)을 로딩(loading)할지 여부를 제어하기 위한 로딩 제어신호(load_SW)가 도 8 의 로딩제어부(190)로부터 인가된다.

상기 모드제어신호(SAR_SW)에 기초하여, 업/다운 카운터(130)의 클록신호(CNT_CLK)로서, 위상차 검출신호(LEAD 와 LAG)가 각각 "HL" 로 고정되었을 때, 지연된 피드백 클록신호(dfCLK)가 입력될 수 있도록, 카운터 클록 제어부(200)가 도 9 에 도시된 바와 같이 구성된다.

피드백 클록신호(dfCLK) 대신 다른 클록신호가 인가될 수도 있다.

모드제어신호(SAR_SW)가 SAR(150)의 출력값이 고정되어 "0" 이 되면, 더 이상 SAR(150)로부터의 데이터 비트열(B0 내지 B5)이 로딩되지 않고 차단되는, 점진적 모드로 스위칭된다. 점진적 모드에서는, 카운터 클록 제어부(200)로부터의 클록신호(CNT_CLK)에 동기하여 업/다운 카운터(130)가 점진적 모드로 동작한다.

점진적 모드에서, 업/다운 카운터(130)의 업/다운을 제어하기 위한 업/다운 제어신호(Up/Dn)가 도 10 의 업/다운 제어부(210)로부터 출력되어 업/다운 카운터(130)로 입력된다.

도시된 예에서, 위상차 검출신호(LAG)가 논리'0'이면 업/다운 카운터(130)로부터 출력되는 지연제어비트열(D0 내지 D5)의 LSB(Least Significant Bit)를 증가(Up)시키고, 논리 '1' 이면, 업/다운 카운터(130)로부터 출력되는 지연제어비트열(D0 내지 D5)의 LSB 가 감소(Down)되도록, 업/다운 카운터(130)가 구성된다.

다른 위상차 출력신호(LEAD)에 의해서, 업/다운 카운터(130)의 업/다운 여부를 결정할 수도 있다. 예컨대, 신호(LEAD)가 논리 "0"이면, 업/다운 카운터(130)로부터 출력되는 지연제어비트열의 LSB 값을 감소시키고, 논리 "1" 이면, 업/다운 카운터(130)로부터 출력되는 지연제어비트열의 LSB 값을 증가시킬 수 있다.

따라서, 점진적 모드에서는 상기 업/다운 카운터(130)가 순수한 카운터로 동작하여 미세 조정이 이루어질 수 있다.

축차근사모드에서, 업/다운 카운터(130)는 단지 SAR(150)으로부터 출력되는 데이터 비트열(B0 내지 B5)을 저장한 후 출력하는 레지스터로 역할한다.

본 발명의 다른 실시예로서, 상기 업/다운 카운터(130)를 레지스터만으로 구성함으로써, 지연고정루프가 축차근사모드에서만 동작하도록 구성될 수 있다.

이러한 구성은 상기 설명으로부터 자명하므로, 상세한 설명은 생략한다.

축차근사를 사용하지 않은 종래 기술의 DLL 에서는, 위상 조정을 점진적으로 클록신호의 위상을 증가 또는 감소시켰으므로, 수 십 내지 수 백회의 클록시간이 요구되고, 많은 소자가 요구된 반면, 본 발명에서는 축차근사를 사용하여 위상의 조정폭을 크게 하였으므로, 위상을 고정시키는데 최대 쉬프트 레지스터를 일주하는데 소요되는 클록 사이클만이 소요되고, 소자수도 줄어들 수 있다.

DAC(140)의 해상도를 높이기 위하여, 쉬프트 레지스터(100)의 용량과 업/다운 카운터(130)의 용량(비트 수)을 늘릴 수도 있다. 예컨대, 비트수를 늘려 업/다운 카운터(130)에 저장되는 비트값을 크게 한 후에 디지털 아날로그 변환기 (140, DAC; Digital Analog Converter)에서 적절한 레벨로 조정할 수 있다.

본 발명에 있어서, 해상도 및 비트용량(D0 내지 D5)과 락-온 시간은 비례관계를 갖는다. 즉, 해상도를 높이고 비트용량을 크게 하면, 소요되는 락-온 시간은 증가한다. 반면, 해상도를 낮추고 비트용량을 작게 하면, 소요되는 락-온 시간은 줄어들 수 있다. 따라서, 쉬프트 레지스터의 용량과 해상도를 적절히 채용하여 초기 락-온 시간을 결정하는 것이 바람직하다.

그러나, 본 발명에 따른 지연고정루프는, 해상도를 높이더라도 종래 기술의 점진적 모드의 지연고정루프 만큼 락-온 시간이 요구되지 않는다. 예컨대, 종래 기술에서, 해상도(td)를 10 ns 로 하고, 클록신호의 듀티비가 0.5, 사이클 시간이10,000 ns 라 가정한다면, 락-온 시간이 최대 500 클록시간이 소요되는 반면, 본 발명에 따르면, 9 클록시간(2⁹=512)이 요구된다. 해상도를 5 ns로 한다면, 종래 기술에서는 최대 1000 클록시간이 소요되는 반면, 본 발명에 따르면, 10 클록시간이 요구된다.

본 발명에 따른 지연고정방법 및 이를 이용한 지연고정루프는, 축차근사방법을 효율적으로 사용함으로써 초기 락-온 시간을 대폭 감소시키고, 소요되는 소자수를 대폭 줄일 수 있다.

또한, 2 가지 모드로 동작함으로써, 노이즈에 의한 소량의 변동량을 빠르게 수정할 수 있어, 전력소모를 줄일 수 있다.

또한, 해상도를 높여도, 소요되는 락-온 시간은 종래 기술의 지연고정루프만큼 증가하지 않는다.

Claims

내부 클록신호의 위상을 기준 클록신호의 위상과 비교하여 위상 관계신호를 출력하기 위한 위상 비교수단; 및 상기 위상 비교수단으로부터의 위상 관계신호에 기초하여 지연을 제어하기 위한 지연제어비트열을 출력하기 위한 지연제어수단을 구비하고, 상기 지연제어비트열에 따라 상기 내부 클록신호의 위상과 상기 기준 클록신호의 위상을 일치시키는 지연고정루프에 있어서,

상기 지연제어수단은, 상기 위상 관계신호와 상기 외부로부터의 리셋신호에 기초하여, 상기 내부 클록신호와 상기 기준 클록신호의 위상의 축차근사 수행여부를 나타내는 모드 제어신호를 발생시키는 모드제어신호 발생부;

상기 모드제어신호와 상기 외부로부터의 리셋신호에 기초하여, 단위 비트를 최상위 비트로부터 쉬프트시키면서 병렬로 복수의 비트들을 출력하는 쉬프트 레지스터부;

상기 위상 관계신호 및 상기 쉬프트 레지스터부의 상기 복수의 병렬 비트들중 해당 비트의 인접된 하위 비트에 기초하여, 각 해당 비트의 증감여부를 결정하여 각각 출력함으로써 축차근사된 데이터 비트열을 출력하는 복수의 데이터 포멧부; 및

상기 각 데이터 포멧부로부터 출력되는 데이터 비트열을 저장하고, 상기 저장된 데이터 비트열을 상기 지연제어 비트열로서 출력하기 위한 지연제어 비트열 출력부를 구비하여, 상기 내부 클록신호의 위상과 상기 기준 클록신호의 위상간의축차근사를 수행하는 것을 특징으로 하는 지연고정루프.
제 1 항에 있어서,

상기 복수의 데이터 포멧부는, 상기 위상 관계신호가 내부 클록신호의 위상이 지연되었음을 나타내는 경우, 논리 "0" 를 출력하고, 내부 클록신호의 위상이 선행하고 있음을 나타내는 경우, 상기 쉬프트 레지스터 수단으로부터 출력되는 상기 복수의 각 해당 비트들과 이전 상태의 상기 지연제어 비트열의 해당 비트들을 각각 OR 연산한 논리값을 출력하기 위한 데이터 선택수단을 각각 구비하는 것을 특징으로 하는 지연고정루프.
제 1 항에 있어서,

상기 지연제어수단은, 상기 모드제어신호에 기초하여, 상기 쉬프트 레지스터부의 클록신호의 입력을 제어하기 위한 쉬프트 레지스터 클록제어부를 더 구비하는 것을 특징으로 하는 지연고정루프.
제 1 항에 있어서,

상기 위상 비교수단은, 상기 기준 클록신호 및 상기 내부 클록신호를 비교하여 상기 내부 클록신호가 선행하고 있음을 나타내는 신호를 출력하는 D 플립플롭;

검출 해상도를 결정하는 지연요소; 및

상기 기준 클록신호 및 상기 내부 클록신호가 상기 지연요소의 지연만큼 지연된 클록신호를 비교하여 상기 내부 클록신호가 지연되고 있음을 나타내는 신호를 출력하는 D 플립플롭을 포함하는 것을 특징으로 하는 지연고정루프.
제 1 내지 제 4 항 중 어느 한 항에 있어서,

상기 지연제어수단의 지연제어 비트열 출력부는,

상기 데이터 포멧부로부터 출력되는 데이터 비트열을 저장한 후, 상기 데이터 포멧부로부터의 출력되는 데이터 비트열의 입력을 차단한 상태에서, 상기 위상 관계신호에 기초하여 입력되는 클록신호에 따라 상기 저장된 데이터 비트열을 점진적으로 증가 또는 감소시켜 지연제어 비트열로서 출력하는 업/다운 카운터인 것을 특징으로 하는 지연고정루프.
제 5 항에 있어서,

상기 지연제어수단은, 상기 위상 관계신호와 상기 외부의 리셋신호에 기초하여, 상기 업/다운 카운터로 입력되는 클록신호를 제어하기 위한 카운터 클록신호 제어부를 더 구비하는 것을 특징으로 하는 지연고정루프.
제 5 항에 있어서,

상기 지연제어수단은, 상기 모드 제어신호에 기초하여, 상기 각 데이터 포멧부로부터 출력되는 상기 데이터 비트열의 상기 업/다운 카운터부로의 로딩을 제어하기 위한 로딩 제어부를 더 구비하는 것을 특징으로 하는 지연고정루프.
제 5 항에 있어서,

상기 지연제어수단은, 상기 위상 관계신호 중 적어도 어느 하나에 기초하여 상기 지연제어비트열을 점진적으로 증가 또는 감소시킬지를 제어하는 업/다운 신호를 출력하기 위한 업/다운 제어부를 더 구비하는 것을 특징으로 하는 지연고정루프.
내부 클록신호의 위상과 기준 클록신호의 위상을 비교하는 단계; 및

상기 비교결과에 기초하여, 상기 내부 클록신호의 위상과 상기 기준 클록신호의 위상을 축차근사시키는 단계를 포함하는 지연고정루프의 지연고정방법에 있어서,

상기 축차근사시키는 단계는, 소정의 지연제어비트열을 출력하여 상기 지연고정루프의 지연을 고정시키는 단계로서,

입력되는 클록신호에 따라 쉬프트 레지스터에서 단위 비트를 쉬프트 시키면서 병렬 비트열을 출력하는 단계;

상기 병렬 비트열과 이전 상태의 상기 지연제어 비트열을 논리연산하는 단계;

상기 병렬 비트열의 차기 하위비트와 상기 위상 비교결과에 기초하여, 상기 논리연산된 값의 각각과 '0' 비트 중 어느 하나를 선택함으로써 각각 이루어지는 데이터 비트열을 출력하는 단계;

상기 선택되어 출력된 데이터 비트열을 저장하는 단계;

상기 데이터 비트열을 지연제어비트열로서 출력하는 단계; 및

상기 지연제어비트열에 따라 상기 내부 클록신호의 지연을 조정하는 단계를 포함하는 것을 특징으로 하는 지연고정루프의 지연고정방법.
제 9 항에 있어서,

상기 데이터 비트열을 지연제어비트열로서 출력하는 단계는,

상기 위상 비교결과에 기초하여, 상기 저장된 데이터 비트열을 점진적으로 증가 또는 감소시키는 단계; 및

상기 점진적으로 증가 또는 감소된 데이터 비트열을 상기 지연제어비트열로서 출력하는 단계를 포함하는 것을 특징으로 하는 지연고정루프의 지연고정방법.