JPH05110439A

JPH05110439A - アナログ・デジタル変換器

Info

Publication number: JPH05110439A
Application number: JP4019496A
Authority: JP
Inventors: Jonathan J Parle; ジヨナサン・ジエイ・パール; Todd E Holmdahl; トツド・イー・ホルムダール; A Brinkley Barr; エイ・ブリンクレイ・バール
Original assignee: John Fluke Manufacturing Co Inc
Current assignee: Fluke Corp
Priority date: 1991-09-05
Filing date: 1992-01-08
Publication date: 1993-04-30
Also published as: EP0530420A3; US5206650A; EP0530420A2

Abstract

(57)【要約】【目的】構成が比較的簡単かつ安価で、分解能及び高
精が高く、変換速度が比較的高速で、消費電力が小さ
く、ノイズ除去が良好で、速度に融通性のあるＡＤＣを
実現する。【構成】電荷制御の積分による逐次近似型ＡＤＣは、
まず、二重傾斜積分型ＡＤＣと同様な方法で未知電圧に
比例する電荷を積分器１４に蓄積し、次に、逐次近似２
進検索シーケンス・アルゴリズムを積分器１４に適応し
て、未知電圧を表わすデジタル・ビットを求める。好適
実施例では、１６ビットＡＤＣの変換時間が２０ミリ秒
未満になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、アナログ・デ
ジタル変換器、特に、電荷制御の積分による逐次近似型
アナログ・デジタル変換器に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来の
逐次近似型アナログ・デジタル変換器（ＡＤＣ）は、２
進検索アプローチを用いて、変換処理を行うべきアナロ
グ電圧をサンプルし、保持して、そのアナログ電圧値を
表わす多ビット・デジタル・ワードの各デジタル・ビッ
トを求める。典型的には、逐次近似型ＡＤＣは比較器を
具えており、この比較器は、所定の連続した２進重み付
け基準電圧（２倍ずつ順次高くなる基準電圧）を入力ア
ナログ電圧と比較する。これら連続した基準電圧は、並
列帰還型デジタル・アナログ変換器（ＤＡＣ）で発生す
るか、又は制御器により直流電圧源に接続可能な２進重
み付け抵抗分圧器の回路網により発生し、ＶREF ＝ＶRA
NGE ［ａ1 ＊２^（−１）＋ａ2 ＊２^ （−２）＋ａ3
＊２^ （−３）＋・・・ａn ＊２^ （−ｎ）］とな
る。なお、ＶRANGE は、ＡＤＣのウィンドウの範囲であ
り、各ａnは、デジタル・ビットであり、２^ （−ｎ）
は、２の−ｎ乗を意味し、＊は掛け算を意味する。この
形式の変換器は、適度に高速な変換速度が可能である。
また、この形式の変換器には、いくつかの欠点があり、
高い精度と分解能を達成するには、複雑で価格が高くな
り、また、ろ波後処理をしないとノイズ除去できない。

【０００３】従来の電荷平衡型ＡＤＣは、逐次近似型Ａ
ＤＣと同様な動作をする。この逐次近似型ＡＤＣでは、
コンデンサ又は電荷転送素子を用いて、Ｑ／２＋／−Ｑ
／４＋／−Ｑ／８＋／−Ｑ／１６等の検索シーケンスで
電荷を扱い、アナログ電圧に比例した蓄積電荷に２進重
み付け電荷を加算したり、減算したりして、デジタル・
ビットを求める。この形式のＡＤＣは、１６ビットＡＤ
Ｃに対して、１６個の２進比率のコンデンサ（値が２の
Ｎ乗の比になるコンデンサ）の構成を必要とする。よっ
て、１６ビット精度のＡＤＣでは、比較的高価な装置に
なる。また、適切な速度には、高周波クロックが必要で
ある。これは、このＡＤＣが、かなりの電力を消費する
ことを意味する。なお、この技術自体は、ノイズ除去を
行わない。

【０００４】電荷平衡ＡＤＣの他の形式は、二重傾斜型
変換器である。この変換器は、未知の入力電圧を、積分
回路内のコンデンサに蓄積された電荷として表わす。積
分回路に蓄積された電荷を取り去るのに要する時間を測
定して、この電荷量を求める。よって、測定時間が、未
知の電圧に比例する。この変換技術は、積分コンデンサ
が電荷を取り込むのに要する時間を適切に設定すること
により、ノイズに非常に強くなる。しかし、この形式の
変換器の大きな欠点は、変換時間が長いことである。

【０００５】分解能及び精度を高くし、構成を比較的簡
単かつ安価とし、消費電力を下げ、ノイズ除去を良く
し、高速度にするためには、逐次近似型変換器及び二重
傾斜型変換器の良好な特性を組み合わせたＡＤＣが望ま
しい。

【０００６】したがって、本発明の目的は、組み合せに
よる電荷制御の逐次近似型アナログ・デジタル変換器の
提供にある。

【０００７】本発明の他の目的は、分解能及び精度が高
く、変換速度を従来の二重傾斜型アナログ・デジタル変
換器よりも高速にできるアナログ・デジタル変換器の提
供にある。

【０００８】本発明の更に他の目的は、比較的簡単かつ
安価であり、消費電力が低く、ノイズ除去が良好で、速
度に融通性のある改良されたアナログ・デジタル変換器
の提供にある。

【０００９】

【課題を解決するための手段及び作用】本発明によれ
ば、電荷制御の積分による逐次近似型ＡＤＣが、上述及
び他の要求を満足する。

【００１０】本発明の好適実施例では、従来の二重傾斜
型変換器と同様に接続された積分器、比較器及び制御器
を具えているが、逐次近似型用に用いているのと同様の
アルゴリズムを用いて、アナログ電圧を表わすデジタル
・ビットを求める。未知のアナログ電圧を所定期間だけ
積分器に供給し、この積分器の蓄積コンデンサに、この
未知の電圧に比例した電荷を累積する。その後、逐次近
似アルゴリズムをＱ／２＋／−Ｑ／４＋／−Ｑ／８等の
シーケンスで適用する。なお、Ｑ＝Ｉｄｔなので、逐次
近似制御器が、特定の電荷を発生するのに必要な時間及
び電流の組み合せに応じて、蓄積コンデンサに加算した
り減算する電荷を選択する。よって、正及び負の直流基
準電圧源に選択的に接続可能な抵抗回路網が、必要な電
流を与える一方、制御器内のタイミング回路がタイミン
グを確立する。１６ビットＡＤＣに対しては、互いに１
６：１の比関係にあるわずか３個の抵抗器を用いて、好
適実施例における抵抗回路網を実現する。未知の電圧に
比例した電荷を積分するための所定期間は、ライン（商
用電源）周波数周期の倍数が適切であるので、ライン周
波数ノイズを除去できる。

【００１１】本発明の他の目的、特徴及び利点は、添付
図を参照した以下の説明より、当業者には明らかであろ
う。

【００１２】

【実施例】図１は、本発明の好適実施例による電荷制御
の積分による逐次近似型アナログ・デジタル変換器の回
路図である。このアナログ・デジタル変換器（ＡＤＣ）
は、入力電圧源１０、抵抗回路網１２、積分器１４、比
較器１６、及び制御器１８を含んでいる。入力信号源１
０は、未知のアナログ電圧のサンプルした蓄積値が適切
であり、その値がデジタル値に変換される。１６ビット
ＡＤＣ用として図示した実施例での抵抗回路網１２は、
３個の抵抗器Ｒ１、Ｒ２及びＲ３と、７個のスイッチＳ
１〜Ｓ７と、正及び負の安定した直流基準電圧源２０及
び２２とを具えている。

【００１３】この実施例においては、後述の理由によ
り、抵抗器Ｒ１、Ｒ２及びＲ３の抵抗値の相互比の関係
は、Ｒ２＝１６＊Ｒ１及びＲ３＝Ｒ１／１６である。

【００１４】積分器１４は、積分演算増幅器Ａ１と、そ
の出力端から反転（−）入力端間に接続された帰還コン
デンサＣ１とを具えている。また、演算増幅器Ａ１の反
転入力端は、抵抗回路網１２にも接続されるが、演算増
幅器Ａ１の非反転（＋）入力端は、接地の如き基準レベ
ルに接続される。スイッチＳ１を介して供給され、抵抗
器Ｒ１に充電電流を発生させる入力電圧の全範囲ＶFS、
即ち、ＡＤＣ入力の正又は負の全振幅「ウィンドウ」に
対して、０ボルトから所定期間ＴINT にわたる積分によ
り、コンデンサＣ１の電荷がＱFSとなるように、抵抗器
Ｒ１及びコンデンサＣ１の値を選択する。この状態を図
２に示す。もちろん、実際には、未知の入力電圧ＶIN
が、これらの限界の間のいずれかとなる電荷＋Ｑ又は−
Ｑを発生する。

【００１５】積分器１４の出力端は、比較器１６の一方
の入力端に接続され、この比較器１６の他方の入力端
は、この場合、接地、即ち、０ボルトである基準電圧レ
ベル源に接続される。ロジック・ビットを決める逆方向
積分期間中、比較器１６は、積分器１４の出力電圧が０
ボルト（電荷のゼロ状態）を通過する毎に、制御器１８
にその旨を知らせる。

【００１６】制御器１８は、従来の逐次近似型ＡＤＣ制
御器として作用し、カウンタ及び他のタイミング回路
と、制御回路とを含んでいる。この制御回路は、所定時
点にスイッチＳ１〜Ｓ７を開閉し、発生するロジック・
ビットを追跡する。Ｑ＝Ｉｄｔなので、時間又は電流の
いずれかを制御するか、これらパラメータの組み合せを
制御して、電荷パケットを発生できる。２進の比（２の
Ｎ乗の比）による時間増分は、２進カウンタを用いるこ
とにより正確に行える。クロックの精度は、変換に影響
しない。電荷パケットを発生するのに、いくつかの電流
値が利用可能であり、これら電流を種々の抵抗器及び安
定電圧源の選択により定めれば、上述の１６ビットＡＤ
Ｃとして動作するには、抵抗器Ｒ１〜Ｒ３の比は、２進
の比に一致する必要がある。抵抗器の絶対精度は、変換
に影響しない。未知の入力電圧ＶINの積分期間が、１ラ
イン・サイクル、例えば、１／６０ヘルツ＝１６．６７
ミリ秒ならば、ＡＤＣのノイズ除去特性は、従来の二重
傾斜ＡＤＣと同じである。もちろん、この場合、クロッ
クの精度が重要になる。

【００１７】このＡＤＣの動作は、次の通りである。ラ
イン周波数ノイズを除去できるように、積分時間の所定
期間ＴINT を１ライン・サイクルと仮定する。また、制
御器１８に関連したクロック周波数が２０４８／１６．
６７ミリ秒＝１２２．８５キロヘルツ（ＫＨｚ）になる
ように、積分時間を２０４８カウント（計数）と仮定す
る。制御器１８による２進の比の時間増分に関連して上
述した所定比関係の抵抗器Ｒ１〜Ｒ３により、２進重み
付けの電荷パケットを発生できる。図３に示す表は、１
５個の電荷パケットが逐次近似アルゴリズムをいかに実
現するかの例を示す。また、この検索シーケンスを、図
４の積分器出力波形に示す。

【００１８】図４において、未知の電圧を期間ＴINT だ
け積分すると、電荷がＱに達する。図示した波形は、正
の電荷Ｑに対するものであるが、負の電荷Ｑに対して
は、単に極性反転するだけである。逐次近似アルゴリズ
ムが開始すると、時点Ｔ１で終了する逆方向積分サイク
ル期間中、６４カウント期間だけ、スイッチ７が閉じ
（この期間中、スイッチＳ１〜Ｓ６は開いている）、負
の電圧源２２を抵抗器Ｒ３に接続して、コンデンサＣ１
からＱFS／２に等しい電荷を取り去る。時点Ｔ１の終わ
りにおいて、電荷（Ｑ−ＱFS／２）が依然正であり、比
較器１６が反転しないと、最上位ロジック・ビット（Ｍ
ＳＢ）は「１」に決まる。一方、積分器出力信号が０を
通過し、その電荷が負となり、比較器１６の出力信号が
反転すると、最上位ロジック・ビットは「０」に決ま
る。ビットを定めるために「１」又は「０」を求めるこ
とにより、次のサイクルで、電荷を加算するか減算する
かを決める。例えば、「１」が検出されると、ＡＤＣ
は、時点Ｔ２で終わるＱFS／４サイクル期間中に、電荷
を減算し続けるので、この第２電荷パケットの積分期間
中の３２カウントだけ、スイッチＳ７は閉じたままであ
る。しかし、「０」が検出されると、スイッチＳ７が開
き、スイッチＳ６が閉じて、第２電荷パケットを積分す
る期間の３２カウントだけ、正の基準電源２０をＲ３に
接続し、時点Ｔ２で終わるＱFS／４サイクル期間中にコ
ンデンサＣ１に電荷を加算する。このアルゴリズムは、
総べてのロジック・ビットが決まるまで、繰返す。

【００１９】この例において、変換分解能は、３２７６
８（＝２^ １５）の一部である。極性の符号を含める
と、１６ビットＡＤＣを実現でき、その出力信号は、１
の補数の形式である。変換時間は、逐次近似アルゴリズ
ムによるＱに対して加算又は減算する１５個の電荷パケ
ットに必要な時間と、ＶINの積分に必要な時間との和で
ある。この例において、積分が２０４８カウントであ
り、逐次近似のアルゴリズムを完了するのが１５７カウ
ントである。よって、１秒間当たり約５０回だけ読取る
速度に対応した２０ミリ秒において、読取りが完了す
る。

【００２０】単一の抵抗器、例えば、Ｒ１のみが利用可
能な場合について考察する。この場合、利用可能な最小
電荷パケットは、ＱFS／２０４８である。このため、変
換は、１１ビットに制限される。積分抵抗器よりも２進
倍数（２のＮ乗倍）だけ大きい抵抗器を用いることによ
り、クロック周波数を増加することなく、カウントの分
解能をその倍数だけ効果的に増加できる。上述の例で
は、１６＊Ｒ１の抵抗値を用いて、１５ビット分解能を
達成できる。

【００２１】高速で低い分解能の測定は、簡単に行え
る。例えば、Ｒ１／１６を用いて、８カウント期間だけ
入力信号を積分し、逐次近似アルゴリズム及び５〜１１
番目のの電荷パケットを用いて変換を行うならば、７ビ
ットの変換が行える。この変換時間は、３０カウント、
即ち、２４５ミリ秒である。このＡＤＣの変換速度は、
１秒間当たり４０００回の読取りであり、分解能は、極
性符号も含めて８ビットである。

【００２２】本発明の好適実施例を図示し説明したが、
本発明の要旨を逸脱することなく種々の変形及び変更が
可能なことが、当業者には明らかであろう。よって、特
許請求の範囲は、本発明の要旨内の総べての変形及び変
更を含むものである。

【００２３】

【発明の効果】上述の如く、本発明のアナログ・デジタ
ル変換器によれば、逐次近似型変換器及び二重傾斜型変
換器の良好な特性を組み合わせることにより、分解能及
び精度が高くできると共に、変換速度が従来の二重傾斜
型アナログ・デジタル変換器よりも早くできる。また、
本発明のアナログ・デジタル変換器は、比較的簡単かつ
安価であり、消費電力が低く、ノイズ除去が良好で、高
速度である。

【図面の簡単な説明】

【図１】本発明の好適実施例による電荷制御の積分によ
る逐次近似型アナログ・デジタル変換器の回路図であ
る。

【図２】未知の入力電圧の積分を示す図である。

【図３】逐次近似アルゴリズムに対する多くの電荷パケ
ットを実現するのに必要なパラメータの表を示す図であ
る。

【図４】アナログ・デジタル変換器の動作中の電荷の状
態を示す積分出力の波形図である。

【符号の説明】

１０入力信号源１２抵抗回路網（入力回路網）１４積分器１６比較器１８制御器２０、２２基準電圧源

───────────────────────────────────────────────────── フロントページの続き (72)発明者トツド・イー・ホルムダールアメリカ合衆国ワシントン州 98021ボースエル、エス・イー、ナインス・アベニユー 21817 (72)発明者エイ・ブリンクレイ・バールアメリカ合衆国ワシントン州 98072ウツドインビル、エヌ・イー、ワンハンドレツドエイテイフオース・アベニユー 17721

Claims

【特許請求の範囲】

【請求項１】アナログ電圧を受ける入力手段と、該入力手段に結合された入力端及び出力端を有する積分
器と、該積分器に上記アナログ電圧に比例する電荷を最初に累
積させ、その後、２進検索シーケンスにより電荷を除去
又は加算して、上記積分器の電荷状態を制御し、上記ア
ナログ電圧を表わすデジタル・ビットを求める制御手段
と、上記積分器の出力端及び上記制御手段の間に結合され、
上記電荷の状態をモニタし、上記デジタル・ビットのロ
ジック状態の指示を上記制御手段に与える手段とを具え
たアナログ・デジタル変換器。
【請求項２】上記積分器は、上記入力端及び上記出力
端間にコンデンサを有する演算増幅器を具え、上記積分
器の出力端及び上記制御手段間に結合された手段は、第
１入力端が上記積分器の出力端に結合され、第２入力端
が基準レベルに結合された比較器を具えることを特徴と
する請求項１のアナログ・デジタル変換器。
【請求項３】上記制御手段は、所定期間中に所定電流
を発生し、上記積分器に上記電流を選択的に積分させる
手段を具えることを特徴とする請求項１のアナログ・デ
ジタル変換器。
【請求項４】上記制御手段は、上記所定期間を定める
ためのタイミング手段を有し、所定電流を発生する上記
手段は、上記積分器の入力端及び少なくとも１個の基準
電圧源間に接続可能な少なくとも１個の抵抗器を有する
ことを特徴とする請求項３のアナログ・デジタル変換
器。
【請求項５】所定電流を発生する上記手段は、上記積
分器の上記入力端並びに所定の正及び負の基準直流電圧
源間に選択的に接続可能な複数の抵抗器を有することを
特徴とする請求項４のアナログ・デジタル変換器。
【請求項６】上記複数の抵抗器の値は、２進の比であ
ることを特徴とする請求項５のアナログ・デジタル変換
器。
【請求項７】上記複数の抵抗器は、互いに２進重み付
け関係で最大３個であることを特徴とする請求項５のア
ナログ・デジタル変換器。
【請求項８】デジタル値に変換すべき入力電圧を与え
る入力電圧源と、少なくとも１個の基準電圧源、並びに上記入力電圧源及
び上記少なくとも１個の基準電圧源の１個に選択的に接
続された複数の入力抵抗器を有する入力回路網と、該入力回路網に結合され、上記複数の入力抵抗器の１個
が選択的に上記入力電圧源に接続された際に、上記入力
電圧に比例する電荷を累積する蓄積コンデンサを有する
積分器と、該積分器の出力端に結合され、上記積分器の出力信号を
基準レベルと比較し、それに応じた比較信号を発生する
比較器と、該比較器の出力端に結合されたタイミング手段を有し、
上記複数の入力抵抗器の選択を制御して、所定期間だけ
所定電流を発生し、上記蓄積コンデンサに対して２進検
索シーケンスで電荷を除去及び加算し、夫々の２進検索
の終わりにて上記比較信号に応答して、上記入力電圧を
表わすデジタル・ビットを発生する制御手段とを具えた
アナログ・デジタル変換器。
【請求項９】上記複数の入力抵抗器は、互いに２進重
み付け関係にあることを特徴とする請求項８のアナログ
・デジタル変換器。
【請求項１０】上記タイミング手段は、所定の２進関
係の期間を生ずることを特徴とする請求項８のアナログ
・デジタル変換器。