JP3450837B2 - デルタシグマ型アナログ・デジタル変換器 - Google Patents
デルタシグマ型アナログ・デジタル変換器Info
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- JP3450837B2 JP3450837B2 JP2001104034A JP2001104034A JP3450837B2 JP 3450837 B2 JP3450837 B2 JP 3450837B2 JP 2001104034 A JP2001104034 A JP 2001104034A JP 2001104034 A JP2001104034 A JP 2001104034A JP 3450837 B2 JP3450837 B2 JP 3450837B2
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Description
【０００１】
【発明の属する技術分野】本発明は、アナログ電圧をデ
ジタル値に変換するためのアナログ・デジタル変換器
（ＡＤＣ）に関し、特にスイッチトキャパシタ回路を利
用したデルタシグマ型ＡＤＣに関するものである。
ジタル値に変換するためのアナログ・デジタル変換器
（ＡＤＣ）に関し、特にスイッチトキャパシタ回路を利
用したデルタシグマ型ＡＤＣに関するものである。
【０００２】
【従来の技術】米国特許第６，０３７，８８７号は、プ
ログラマブルゲインを有するデルタシグマ型ＡＤＣを開
示している。ただし、このＡＤＣはバイポーラのアナロ
グ入力レンジ、すなわち信号グラウンドに対して対称な
アナログ入力レンジ（例えば−１０〜＋１０Ｖ）を持つ
ものであった。
ログラマブルゲインを有するデルタシグマ型ＡＤＣを開
示している。ただし、このＡＤＣはバイポーラのアナロ
グ入力レンジ、すなわち信号グラウンドに対して対称な
アナログ入力レンジ（例えば−１０〜＋１０Ｖ）を持つ
ものであった。
【０００３】
【発明が解決しようとする課題】種々の計測応用におい
て、ユニポーラのアナログ入力レンジ（例えば０〜＋１
０Ｖ）を持つＡＤＣが必要となる。ところが、従来のデ
ルタシグマ型ＡＤＣは当該要求に応えることができず、
バイポーラ入力レンジの半分が無駄になる。
て、ユニポーラのアナログ入力レンジ（例えば０〜＋１
０Ｖ）を持つＡＤＣが必要となる。ところが、従来のデ
ルタシグマ型ＡＤＣは当該要求に応えることができず、
バイポーラ入力レンジの半分が無駄になる。
【０００４】本発明の目的は、ユニポーラのアナログ入
力レンジを持つデルタシグマ型ＡＤＣを提供することに
ある。
力レンジを持つデルタシグマ型ＡＤＣを提供することに
ある。
【０００５】
【課題を解決するための手段】本発明に係るデルタシグ
マ型ＡＤＣは、あるバイアス電圧に対して非対称なアナ
ログ入力レンジを持つデルタシグマ型ＡＤＣであって、
入力クロック信号に同期してアナログ入力電圧をサンプ
リングするためのサンプリング手段と、前記サンプリン
グされた電圧に互いに異なる減算電圧又は加算電圧を選
択的に加算するための加減算手段と、当該選択的加算に
より得られた電圧を積分するための積分器と、当該積分
により得られた電圧と前記バイアス電圧とを比較するた
めのコンパレータと、当該コンパレータの出力を前記入
力クロック信号の１クロックサイクルだけ遅延させるた
めの遅延手段と、当該遅延手段の出力に応じて前記加減
算手段における減算電圧又は加算電圧の選択を制御する
ための制御手段とを備えた構成を採用したものである。
マ型ＡＤＣは、あるバイアス電圧に対して非対称なアナ
ログ入力レンジを持つデルタシグマ型ＡＤＣであって、
入力クロック信号に同期してアナログ入力電圧をサンプ
リングするためのサンプリング手段と、前記サンプリン
グされた電圧に互いに異なる減算電圧又は加算電圧を選
択的に加算するための加減算手段と、当該選択的加算に
より得られた電圧を積分するための積分器と、当該積分
により得られた電圧と前記バイアス電圧とを比較するた
めのコンパレータと、当該コンパレータの出力を前記入
力クロック信号の１クロックサイクルだけ遅延させるた
めの遅延手段と、当該遅延手段の出力に応じて前記加減
算手段における減算電圧又は加算電圧の選択を制御する
ための制御手段とを備えた構成を採用したものである。
【０００６】
【発明の実施の形態】図１は、本発明に係るデルタシグ
マ型ＡＤＣの応用例の１つである血糖計の構成を示して
いる。図１の血糖計は、血液中の糖分の濃度に起因した
電流値を測定するように、血糖値センサ１と、スイッチ
２と、演算増幅器３と、帰還抵抗Ｒｆと、デルタシグマ
型ＡＤＣ４とを備えている。演算増幅器３の反転入力端
子は血糖値センサ１の一方の端子に、演算増幅器３の非
反転入力端子はバイアス電圧Ｖｂにそれぞれ接続されて
いる。帰還抵抗Ｒｆは、演算増幅器３の出力端子とその
反転入力端子との間に介在している。血糖値センサ１の
他方の端子は、スイッチ２を介して、バイアス電圧Ｖｂ
より低いセンサ電圧Ｖｓ（−）に接続されている。
マ型ＡＤＣの応用例の１つである血糖計の構成を示して
いる。図１の血糖計は、血液中の糖分の濃度に起因した
電流値を測定するように、血糖値センサ１と、スイッチ
２と、演算増幅器３と、帰還抵抗Ｒｆと、デルタシグマ
型ＡＤＣ４とを備えている。演算増幅器３の反転入力端
子は血糖値センサ１の一方の端子に、演算増幅器３の非
反転入力端子はバイアス電圧Ｖｂにそれぞれ接続されて
いる。帰還抵抗Ｒｆは、演算増幅器３の出力端子とその
反転入力端子との間に介在している。血糖値センサ１の
他方の端子は、スイッチ２を介して、バイアス電圧Ｖｂ
より低いセンサ電圧Ｖｓ（−）に接続されている。
【０００７】図１の構成によれば、演算増幅器３の入力
インピーダンスは非常に大きく、その両入力端子間の電
位差は常に０Ｖである。スイッチ２が閉じられると、バ
イアス電圧Ｖｂとセンサ電圧Ｖｓ（−）との電位差が血
糖値センサ１に印加される結果、付着血液に応じた一方
向のセンサ電流Ｉｓが血糖値センサ１に流れる。したが
って、演算増幅器３の出力電圧はＶｂ＋Ｒｆ・Ｉｓであ
り、この電圧がデルタシグマ型ＡＤＣ４にアナログ入力
電圧Ｖｉｎとして与えられる。ここに、Ｖｉｎ＞Ｖｂが
常に成り立つ。デルタシグマ型ＡＤＣ４は、入力クロッ
ク信号ＣＫｉｎに同期して動作し、アナログ入力電圧Ｖ
ｉｎをデジタル出力Ｄｏｕｔに高精度変換する。
インピーダンスは非常に大きく、その両入力端子間の電
位差は常に０Ｖである。スイッチ２が閉じられると、バ
イアス電圧Ｖｂとセンサ電圧Ｖｓ（−）との電位差が血
糖値センサ１に印加される結果、付着血液に応じた一方
向のセンサ電流Ｉｓが血糖値センサ１に流れる。したが
って、演算増幅器３の出力電圧はＶｂ＋Ｒｆ・Ｉｓであ
り、この電圧がデルタシグマ型ＡＤＣ４にアナログ入力
電圧Ｖｉｎとして与えられる。ここに、Ｖｉｎ＞Ｖｂが
常に成り立つ。デルタシグマ型ＡＤＣ４は、入力クロッ
ク信号ＣＫｉｎに同期して動作し、アナログ入力電圧Ｖ
ｉｎをデジタル出力Ｄｏｕｔに高精度変換する。
【０００８】図２は、図１中のデルタシグマ型ＡＤＣ４
におけるアナログ入力電圧Ｖｉｎの変動の例を示してい
る。ここでは、バイアス電圧Ｖｂを１．００Ｖとし、か
つアナログ入力電圧Ｖｉｎの通常の変動幅を１．００Ｖ
から１．５０Ｖまでとしている。ただし、デルタシグマ
型ＡＤＣ４のアナログ入力レンジは、少し余裕をみて
０．７５Ｖから１．７５Ｖまでとする。つまり、図１中
のデルタシグマ型ＡＤＣ４は、バイアス電圧Ｖｂ（＝
１．００Ｖ）に対して非対称なアナログ入力レンジを持
つのである。したがって、１．２５Ｖの入力電圧がデジ
タル出力Ｄｏｕｔの中央値に相当することとなる。後述
する減算電圧（ΔＶＰ）は０．７５Ｖであり、同様に後
述する加算電圧（ΔＶＭ）は０．２５Ｖである。
におけるアナログ入力電圧Ｖｉｎの変動の例を示してい
る。ここでは、バイアス電圧Ｖｂを１．００Ｖとし、か
つアナログ入力電圧Ｖｉｎの通常の変動幅を１．００Ｖ
から１．５０Ｖまでとしている。ただし、デルタシグマ
型ＡＤＣ４のアナログ入力レンジは、少し余裕をみて
０．７５Ｖから１．７５Ｖまでとする。つまり、図１中
のデルタシグマ型ＡＤＣ４は、バイアス電圧Ｖｂ（＝
１．００Ｖ）に対して非対称なアナログ入力レンジを持
つのである。したがって、１．２５Ｖの入力電圧がデジ
タル出力Ｄｏｕｔの中央値に相当することとなる。後述
する減算電圧（ΔＶＰ）は０．７５Ｖであり、同様に後
述する加算電圧（ΔＶＭ）は０．２５Ｖである。
【０００９】図３は、図１中のデルタシグマ型ＡＤＣ４
の第１の実施形態を示している。図３のデルタシグマ型
ＡＤＣ４は、アナログ入力サンプリング回路１０と、電
荷転送回路２０と、積分器３０と、コンパレータ４０
と、Ｄフリップフロップ５０と、スイッチコントローラ
６０と、参照電圧サンプリング回路７０と、デジタルフ
ィルタ８０とを備えている。アナログ入力サンプリング
回路１０は入力キャパシタＣｉｎと、２個のスイッチ１
１，１２とで、電荷転送回路２０は２個のスイッチ２
１，２２で、積分器３０は演算増幅器３１と、積分キャ
パシタＣｉｎｔとで、参照電圧サンプリング回路７０は
減算キャパシタＣｐと、加算キャパシタＣｍと、４個の
スイッチ７１，７２，７３，７４とでそれぞれ構成され
ている。入力キャパシタＣｉｎと、減算キャパシタＣｐ
と、加算キャパシタＣｍとの各々の出力端は互いに接続
されて、加算点をなしている。容量比Ｃｉｎ：Ｃｐ：Ｃ
ｍは、例えば２：３：１である。積分キャパシタＣｉｎ
ｔは演算増幅器３１の反転入力端子とその出力端子との
間に介在し、当該演算増幅器３１の非反転入力端子はバ
イアス電圧Ｖｂに接続されている。コンパレータ４０
は、非反転入力端子に積分器３０の出力を、反転入力端
子にバイアス電圧Ｖｂをそれぞれ受け取る。Ｄｃはコン
パレータ出力、Ｄｃｄは遅延コンパレータ出力（遅延量
はＣＫｉｎの１クロックサイクル）、φ１，φ２，φＰ
Ａ，φＰＢ，φＭＡ，φＭＢはスイッチコントローラ６
０が供給する制御クロック信号である。Ｖｒ（−）はバ
イアス電圧Ｖｂより低い帰還参照電圧、ΔＶＰは加算キ
ャパシタＣｐに蓄積される減算電圧、ΔＶＭは減算キャ
パシタＣｍに蓄積される加算電圧、Ｖ１はサンプリング
されたアナログ入力電圧、Ｖ２は加算点の電圧、Ｖ３は
積分出力である。
の第１の実施形態を示している。図３のデルタシグマ型
ＡＤＣ４は、アナログ入力サンプリング回路１０と、電
荷転送回路２０と、積分器３０と、コンパレータ４０
と、Ｄフリップフロップ５０と、スイッチコントローラ
６０と、参照電圧サンプリング回路７０と、デジタルフ
ィルタ８０とを備えている。アナログ入力サンプリング
回路１０は入力キャパシタＣｉｎと、２個のスイッチ１
１，１２とで、電荷転送回路２０は２個のスイッチ２
１，２２で、積分器３０は演算増幅器３１と、積分キャ
パシタＣｉｎｔとで、参照電圧サンプリング回路７０は
減算キャパシタＣｐと、加算キャパシタＣｍと、４個の
スイッチ７１，７２，７３，７４とでそれぞれ構成され
ている。入力キャパシタＣｉｎと、減算キャパシタＣｐ
と、加算キャパシタＣｍとの各々の出力端は互いに接続
されて、加算点をなしている。容量比Ｃｉｎ：Ｃｐ：Ｃ
ｍは、例えば２：３：１である。積分キャパシタＣｉｎ
ｔは演算増幅器３１の反転入力端子とその出力端子との
間に介在し、当該演算増幅器３１の非反転入力端子はバ
イアス電圧Ｖｂに接続されている。コンパレータ４０
は、非反転入力端子に積分器３０の出力を、反転入力端
子にバイアス電圧Ｖｂをそれぞれ受け取る。Ｄｃはコン
パレータ出力、Ｄｃｄは遅延コンパレータ出力（遅延量
はＣＫｉｎの１クロックサイクル）、φ１，φ２，φＰ
Ａ，φＰＢ，φＭＡ，φＭＢはスイッチコントローラ６
０が供給する制御クロック信号である。Ｖｒ（−）はバ
イアス電圧Ｖｂより低い帰還参照電圧、ΔＶＰは加算キ
ャパシタＣｐに蓄積される減算電圧、ΔＶＭは減算キャ
パシタＣｍに蓄積される加算電圧、Ｖ１はサンプリング
されたアナログ入力電圧、Ｖ２は加算点の電圧、Ｖ３は
積分出力である。
【００１０】図４（ａ）〜図４（ｆ）は、図３中の種々
の制御クロック信号の波形を示している。スイッチ１
１，２１は図４（ａ）のφ１に応じて、スイッチ１２，
２２は図４（ｂ）のφ２に応じてそれぞれオンオフ制御
される。φ１が“１”となる期間を「サンプリング期
間」、φ２が“１”となる期間を「電荷転送期間」とい
う。サンプリング期間では、アナログ入力電圧Ｖｉｎが
スイッチ１１を介して入力キャパシタＣｉｎの入力端に
接続され、かつ当該入力キャパシタＣｉｎの出力端がス
イッチ２１を介してバイアス電圧Ｖｂに接続される。そ
の結果、入力キャパシタＣｉｎが充電されて、その端子
間電圧がＶｉｎ−Ｖｂとなる。また、電荷転送期間で
は、バイアス電圧Ｖｂがスイッチ１２を介して入力キャ
パシタＣｉｎの入力端に接続され、かつ当該入力キャパ
シタＣｉｎの出力端がスイッチ２２を介して演算増幅器
３１の反転入力端子に接続されるようになっている。
の制御クロック信号の波形を示している。スイッチ１
１，２１は図４（ａ）のφ１に応じて、スイッチ１２，
２２は図４（ｂ）のφ２に応じてそれぞれオンオフ制御
される。φ１が“１”となる期間を「サンプリング期
間」、φ２が“１”となる期間を「電荷転送期間」とい
う。サンプリング期間では、アナログ入力電圧Ｖｉｎが
スイッチ１１を介して入力キャパシタＣｉｎの入力端に
接続され、かつ当該入力キャパシタＣｉｎの出力端がス
イッチ２１を介してバイアス電圧Ｖｂに接続される。そ
の結果、入力キャパシタＣｉｎが充電されて、その端子
間電圧がＶｉｎ−Ｖｂとなる。また、電荷転送期間で
は、バイアス電圧Ｖｂがスイッチ１２を介して入力キャ
パシタＣｉｎの入力端に接続され、かつ当該入力キャパ
シタＣｉｎの出力端がスイッチ２２を介して演算増幅器
３１の反転入力端子に接続されるようになっている。
【００１１】Ｄｃｄ＝“１”である場合には、スイッチ
コントローラ６０は、図４（ｃ）及び図４（ｄ）に示す
ようにφ１に等しいφＰＡと、φ２に等しいφＰＢとを
参照電圧サンプリング回路７０へ供給する。したがっ
て、サンプリング期間には帰還参照電圧Ｖｒ（−）がス
イッチ７１を介して、電荷転送期間にはバイアス電圧Ｖ
ｂがスイッチ７２を介してそれぞれ減算キャパシタＣｐ
の入力端に接続される。一方、サンプリング期間にはス
イッチ２１が、電荷転送期間にはスイッチ２２がそれぞ
れオンする。その結果、サンプリング期間において減算
キャパシタＣｐに電圧ΔＶＰが蓄積され、電荷転送期間
において当該電圧ΔＶＰが入力キャパシタＣｉｎの電圧
に加算されて積分器３０へ供給され、積分キャパシタＣ
ｉｎｔが充電されることとなる。
コントローラ６０は、図４（ｃ）及び図４（ｄ）に示す
ようにφ１に等しいφＰＡと、φ２に等しいφＰＢとを
参照電圧サンプリング回路７０へ供給する。したがっ
て、サンプリング期間には帰還参照電圧Ｖｒ（−）がス
イッチ７１を介して、電荷転送期間にはバイアス電圧Ｖ
ｂがスイッチ７２を介してそれぞれ減算キャパシタＣｐ
の入力端に接続される。一方、サンプリング期間にはス
イッチ２１が、電荷転送期間にはスイッチ２２がそれぞ
れオンする。その結果、サンプリング期間において減算
キャパシタＣｐに電圧ΔＶＰが蓄積され、電荷転送期間
において当該電圧ΔＶＰが入力キャパシタＣｉｎの電圧
に加算されて積分器３０へ供給され、積分キャパシタＣ
ｉｎｔが充電されることとなる。
【００１２】一方、Ｄｃｄ＝“０”である場合には、ス
イッチコントローラ６０は、図４（ｅ）及び図４（ｆ）
に示すようにφ２に等しいφＭＡと、φ１に等しいφＭ
Ｂとを参照電圧サンプリング回路７０へ供給する。した
がって、サンプリング期間にはバイアス電圧Ｖｂがスイ
ッチ７４を介して、電荷転送期間には帰還参照電圧Ｖｒ
（−）がスイッチ７３を介してそれぞれ加算キャパシタ
Ｃｍの入力端に接続される。一方、サンプリング期間に
はスイッチ２１が、電荷転送期間にはスイッチ２２がそ
れぞれオンする。その結果、サンプリング期間では加算
キャパシタＣｍが放電状態となる。そして、電荷転送期
間において加算キャパシタＣｍに電圧ΔＶＭが蓄積さ
れ、当該電圧ΔＶＭが入力キャパシタＣｉｎの電圧に加
算されて積分器３０へ供給され、積分キャパシタＣｉｎ
ｔが充電されることとなる。
イッチコントローラ６０は、図４（ｅ）及び図４（ｆ）
に示すようにφ２に等しいφＭＡと、φ１に等しいφＭ
Ｂとを参照電圧サンプリング回路７０へ供給する。した
がって、サンプリング期間にはバイアス電圧Ｖｂがスイ
ッチ７４を介して、電荷転送期間には帰還参照電圧Ｖｒ
（−）がスイッチ７３を介してそれぞれ加算キャパシタ
Ｃｍの入力端に接続される。一方、サンプリング期間に
はスイッチ２１が、電荷転送期間にはスイッチ２２がそ
れぞれオンする。その結果、サンプリング期間では加算
キャパシタＣｍが放電状態となる。そして、電荷転送期
間において加算キャパシタＣｍに電圧ΔＶＭが蓄積さ
れ、当該電圧ΔＶＭが入力キャパシタＣｉｎの電圧に加
算されて積分器３０へ供給され、積分キャパシタＣｉｎ
ｔが充電されることとなる。
【００１３】ここで、キャパシタＣｐに蓄積される電圧
ΔＶＰと、キャパシタＣｍに蓄積される電圧ΔＶＭとは
互いに逆極性を有するので、ΔＶＰは減算電圧と呼ば
れ、ΔＶＭは加算電圧と呼ばれる。しかも、図２に示す
ように、減算電圧ΔＶＰと加算電圧ΔＶＭとは互いに異
なる大きさを有する。また、図２のアナログ入力レンジ
によれば、Ｖｉｎ＝１．７５Ｖの場合にはＤｃの全ビッ
トが“１”とされ、Ｖｉｎ＝０．７５Ｖの場合にはＤｃ
の全ビットが“０”とされる。また、Ｖｉｎ＝１．２５
Ｖの場合には、Ｄｃとしてビット“０”とビット“１”
とが１：１の割合で出力されることとなる。
ΔＶＰと、キャパシタＣｍに蓄積される電圧ΔＶＭとは
互いに逆極性を有するので、ΔＶＰは減算電圧と呼ば
れ、ΔＶＭは加算電圧と呼ばれる。しかも、図２に示す
ように、減算電圧ΔＶＰと加算電圧ΔＶＭとは互いに異
なる大きさを有する。また、図２のアナログ入力レンジ
によれば、Ｖｉｎ＝１．７５Ｖの場合にはＤｃの全ビッ
トが“１”とされ、Ｖｉｎ＝０．７５Ｖの場合にはＤｃ
の全ビットが“０”とされる。また、Ｖｉｎ＝１．２５
Ｖの場合には、Ｄｃとしてビット“０”とビット“１”
とが１：１の割合で出力されることとなる。
【００１４】図５（ａ）〜図５（ｅ）は、Ｖｉｎ＝１．
５０Ｖの場合の図３中の種々の電圧の波形を示してい
る。この場合には、Ｄｃとしてビット“０”とビット
“１”とが１：３の割合で出力されることとなる。
５０Ｖの場合の図３中の種々の電圧の波形を示してい
る。この場合には、Ｄｃとしてビット“０”とビット
“１”とが１：３の割合で出力されることとなる。
【００１５】以上のとおり、図３の構成によれば、サン
プリングされた入力電圧に互いに異なる減算電圧ΔＶＰ
又は加算電圧ΔＶＭを選択的に加算することができるの
で、ユニポーラのアナログ入力レンジを持つデルタシグ
マ型ＡＤＣ４を実現することができる。
プリングされた入力電圧に互いに異なる減算電圧ΔＶＰ
又は加算電圧ΔＶＭを選択的に加算することができるの
で、ユニポーラのアナログ入力レンジを持つデルタシグ
マ型ＡＤＣ４を実現することができる。
【００１６】図６は、図１中のデルタシグマ型ＡＤＣ４
の第２の実施形態を示している。図３との違いは、参照
電圧サンプリング回路７０ａにある。すなわち、図６の
構成では、減算電圧ΔＶＰと加算電圧ΔＶＭとの違いを
容量値の違いではなく、電圧値の違いによって生じさせ
ており、入力キャパシタＣｉｎと、減算キャパシタＣｐ
と、加算キャパシタＣｍとは互いに同じ容量値を持つ。
制御クロック信号φ１，φ２，φＰＡ，φＰＢ，φＭ
Ａ，φＭＢの波形は図４（ａ）〜図４（ｆ）のとおりで
ある。
の第２の実施形態を示している。図３との違いは、参照
電圧サンプリング回路７０ａにある。すなわち、図６の
構成では、減算電圧ΔＶＰと加算電圧ΔＶＭとの違いを
容量値の違いではなく、電圧値の違いによって生じさせ
ており、入力キャパシタＣｉｎと、減算キャパシタＣｐ
と、加算キャパシタＣｍとは互いに同じ容量値を持つ。
制御クロック信号φ１，φ２，φＰＡ，φＰＢ，φＭ
Ａ，φＭＢの波形は図４（ａ）〜図４（ｆ）のとおりで
ある。
【００１７】具体的に説明すると、Ｄｃｄ＝“１”であ
る場合、サンプリング期間にはバイアス電圧Ｖｂより低
い第１の帰還参照電圧Ｖｒ１（−）がスイッチ７１を介
して、電荷転送期間にはバイアス電圧Ｖｂがスイッチ７
２を介してそれぞれ減算キャパシタＣｐの入力端に接続
される。一方、Ｄｃｄ＝“０”である場合、サンプリン
グ期間にはバイアス電圧Ｖｂがスイッチ７４を介して、
電荷転送期間にはバイアス電圧Ｖｂより低くかつ第１の
帰還参照電圧Ｖｒ１（−）とは異なる第２の帰還参照電
圧Ｖｒ２（−）がスイッチ７３を介してそれぞれ加算キ
ャパシタＣｍの入力端に接続される。
る場合、サンプリング期間にはバイアス電圧Ｖｂより低
い第１の帰還参照電圧Ｖｒ１（−）がスイッチ７１を介
して、電荷転送期間にはバイアス電圧Ｖｂがスイッチ７
２を介してそれぞれ減算キャパシタＣｐの入力端に接続
される。一方、Ｄｃｄ＝“０”である場合、サンプリン
グ期間にはバイアス電圧Ｖｂがスイッチ７４を介して、
電荷転送期間にはバイアス電圧Ｖｂより低くかつ第１の
帰還参照電圧Ｖｒ１（−）とは異なる第２の帰還参照電
圧Ｖｒ２（−）がスイッチ７３を介してそれぞれ加算キ
ャパシタＣｍの入力端に接続される。
【００１８】したがって、図６の構成によっても、サン
プリングされた入力電圧に互いに異なる減算電圧ΔＶＰ
又は加算電圧ΔＶＭを選択的に加算することができる。
しかも、図６の構成によれば、アナログ入力サンプリン
グ回路１０と参照電圧サンプリング回路７０ａとを一様
な容量値で設計することができ、レイアウトが簡単にな
る。
プリングされた入力電圧に互いに異なる減算電圧ΔＶＰ
又は加算電圧ΔＶＭを選択的に加算することができる。
しかも、図６の構成によれば、アナログ入力サンプリン
グ回路１０と参照電圧サンプリング回路７０ａとを一様
な容量値で設計することができ、レイアウトが簡単にな
る。
【００１９】図７は、図１中のデルタシグマ型ＡＤＣ４
の第３の実施形態を示している。図６との違いは、スイ
ッチコントローラ６０ａ及び参照電圧サンプリング回路
７０ｂにある。すなわち、図７の構成では、参照電圧サ
ンプリング回路７０ｂにおいて、減算電圧ΔＶＰ又は加
算電圧ΔＶＭを選択的に蓄積するための単一の加減算キ
ャパシタＣｐｍを導入し、かつスイッチの数を３に減じ
ている。入力キャパシタＣｉｎと、加減算キャパシタＣ
ｐｍとは互いに同じ容量値を持つ。φ１，φ２，φＸ
Ａ，φＹＡ，φＢはスイッチコントローラ６０ａが供給
する制御クロック信号である。これら制御クロック信号
の波形は、図４（ａ）〜図４（ｆ）に括弧書きで示した
とおりである。
の第３の実施形態を示している。図６との違いは、スイ
ッチコントローラ６０ａ及び参照電圧サンプリング回路
７０ｂにある。すなわち、図７の構成では、参照電圧サ
ンプリング回路７０ｂにおいて、減算電圧ΔＶＰ又は加
算電圧ΔＶＭを選択的に蓄積するための単一の加減算キ
ャパシタＣｐｍを導入し、かつスイッチの数を３に減じ
ている。入力キャパシタＣｉｎと、加減算キャパシタＣ
ｐｍとは互いに同じ容量値を持つ。φ１，φ２，φＸ
Ａ，φＹＡ，φＢはスイッチコントローラ６０ａが供給
する制御クロック信号である。これら制御クロック信号
の波形は、図４（ａ）〜図４（ｆ）に括弧書きで示した
とおりである。
【００２０】具体的に説明すると、サンプリング期間に
は、Ｄｃｄの値にかかわらず、バイアス電圧ｖｂがスイ
ッチ７２を介して加減算キャパシタＣｐｍの入力端に接
続される。一方、電荷転送期間では、Ｄｃｄ＝“１”な
らばバイアス電圧Ｖｂより高い第３の帰還参照電圧Ｖｒ
３（＋）がスイッチ７１を介して、Ｄｃｄ＝“０”なら
ばバイアス電圧Ｖｂより低い第４の帰還参照電圧Ｖｒ４
（−）がスイッチ７３を介してそれぞれ加減算キャパシ
タＣｐｍの入力端に接続される。ここに、第３の帰還参
照電圧Ｖｒ３（＋）とバイアス電圧Ｖｂとの電位差は、
バイアス電圧Ｖｂと第４の帰還参照電圧Ｖｒ４（−）と
の電位差と一致しないように設定されている。
は、Ｄｃｄの値にかかわらず、バイアス電圧ｖｂがスイ
ッチ７２を介して加減算キャパシタＣｐｍの入力端に接
続される。一方、電荷転送期間では、Ｄｃｄ＝“１”な
らばバイアス電圧Ｖｂより高い第３の帰還参照電圧Ｖｒ
３（＋）がスイッチ７１を介して、Ｄｃｄ＝“０”なら
ばバイアス電圧Ｖｂより低い第４の帰還参照電圧Ｖｒ４
（−）がスイッチ７３を介してそれぞれ加減算キャパシ
タＣｐｍの入力端に接続される。ここに、第３の帰還参
照電圧Ｖｒ３（＋）とバイアス電圧Ｖｂとの電位差は、
バイアス電圧Ｖｂと第４の帰還参照電圧Ｖｒ４（−）と
の電位差と一致しないように設定されている。
【００２１】したがって、図７の構成によっても、サン
プリングされた入力電圧に互いに異なる減算電圧ΔＶＰ
又は加算電圧ΔＶＭを選択的に加算することができる。
しかも、図７の構成によれば、図６の場合に比べてキャ
パシタの数とスイッチの数とを減らすことができる。
プリングされた入力電圧に互いに異なる減算電圧ΔＶＰ
又は加算電圧ΔＶＭを選択的に加算することができる。
しかも、図７の構成によれば、図６の場合に比べてキャ
パシタの数とスイッチの数とを減らすことができる。
【００２２】なお、上記各実施形態に係るデルタシグマ
型ＡＤＣ４では、Ｖｂ＝１．００Ｖとし、かつＶｉｎ＞
Ｖｂが常に成り立つものとして、正のユニポーラ入力レ
ンジ（０．７５Ｖから１．７５Ｖまで）を実現した。た
だし、バイアス電圧Ｖｂは任意である。また、本発明
は、Ｖｉｎ＜Ｖｂが常に成り立つ場合に、負のユニポー
ラ入力レンジを持つデルタシグマ型ＡＤＣにも適用可能
である。
型ＡＤＣ４では、Ｖｂ＝１．００Ｖとし、かつＶｉｎ＞
Ｖｂが常に成り立つものとして、正のユニポーラ入力レ
ンジ（０．７５Ｖから１．７５Ｖまで）を実現した。た
だし、バイアス電圧Ｖｂは任意である。また、本発明
は、Ｖｉｎ＜Ｖｂが常に成り立つ場合に、負のユニポー
ラ入力レンジを持つデルタシグマ型ＡＤＣにも適用可能
である。
【００２３】また、本発明に係るデルタシグマ型ＡＤＣ
の他の応用例として、コレステロール計などの化学反応
を用いた計測や、フォトダイオードに一方向に流れるア
ナログ電流をデジタル値に変換するためのＡＤＣなどを
挙げることができる。
の他の応用例として、コレステロール計などの化学反応
を用いた計測や、フォトダイオードに一方向に流れるア
ナログ電流をデジタル値に変換するためのＡＤＣなどを
挙げることができる。
【００２４】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、サンプリングされた入力電圧に互いに異なる減算電
圧又は加算電圧を選択的に加算することとしたので、ユ
ニポーラのアナログ入力レンジを持つデルタシグマ型Ａ
ＤＣを容易に提供することができる。
ば、サンプリングされた入力電圧に互いに異なる減算電
圧又は加算電圧を選択的に加算することとしたので、ユ
ニポーラのアナログ入力レンジを持つデルタシグマ型Ａ
ＤＣを容易に提供することができる。
【図１】本発明に係るデルタシグマ型ＡＤＣの応用例の
１つである血糖計の構成を示すブロック図である。
１つである血糖計の構成を示すブロック図である。
【図２】図１中のデルタシグマ型ＡＤＣにおけるアナロ
グ入力電圧の変動の例を示す図である。
グ入力電圧の変動の例を示す図である。
【図３】図１中のデルタシグマ型ＡＤＣの第１の実施形
態を示す回路図である。
態を示す回路図である。
【図４】（ａ）〜（ｆ）は、図３中の種々の制御クロッ
ク信号の波形を示すタイミングチャート図である。
ク信号の波形を示すタイミングチャート図である。
【図５】（ａ）〜（ｅ）は、図３中の種々の電圧の波形
を示すタイミングチャート図である。
を示すタイミングチャート図である。
【図６】図１中のデルタシグマ型ＡＤＣの第２の実施形
態を示す回路図である。
態を示す回路図である。
【図７】図１中のデルタシグマ型ＡＤＣの第３の実施形
態を示す回路図である。
態を示す回路図である。
１ 血糖値センサ
２ スイッチ
３ 演算増幅器
４ デルタシグマ型ＡＤＣ
１０ アナログ入力サンプリング回路
１１，１２ スイッチ
２０ 電荷転送回路
２１，２２ スイッチ
３０ 積分器
３１ 演算増幅器
４０ コンパレータ
５０ Ｄフリップフロップ
６０，６０ａ スイッチコントローラ
７０，７０ａ，７０ｂ 参照電圧サンプリング回路
７１〜７４ スイッチ
８０ デジタルフィルタ
Ｃｉｎ 入力キャパシタ
Ｃｉｎｔ 積分キャパシタ
ＣＫｉｎ 入力クロック信号
Ｃｍ 加算キャパシタ
Ｃｐ 減算キャパシタ
Ｃｐｍ 加減算キャパシタ
Ｄｃ コンパレータ出力
Ｄｃｄ 遅延コンパレータ出力
Ｄｏｕｔ デジタル出力
Ｉｓ センサ電流
Ｒｆ 帰還抵抗
Ｖｂ バイアス電圧
Ｖｉｎ アナログ入力電圧
Ｖｒ（−） 帰還参照電圧（バイアス電圧Ｖｂより低い
電圧） Ｖｒ１（−） 第１の帰還参照電圧（バイアス電圧Ｖｂ
より低い電圧） Ｖｒ２（−） 第２の帰還参照電圧（バイアス電圧Ｖｂ
より低い電圧） Ｖｒ３（＋） 第３の帰還参照電圧（バイアス電圧Ｖｂ
より高い電圧） Ｖｒ４（−） 第４の帰還参照電圧（バイアス電圧Ｖｂ
より低い電圧） Ｖｓ（−） センサ電圧（バイアス電圧Ｖｂより低い電
圧） ΔＶＭ 加算電圧 ΔＶＰ 減算電圧 φ１，φ２ 制御クロック信号 φＰＡ，φＰＢ，φＭＡ，φＭＢ 制御クロック信号 φＸＡ，φＹＡ，φＢ 制御クロック信号
電圧） Ｖｒ１（−） 第１の帰還参照電圧（バイアス電圧Ｖｂ
より低い電圧） Ｖｒ２（−） 第２の帰還参照電圧（バイアス電圧Ｖｂ
より低い電圧） Ｖｒ３（＋） 第３の帰還参照電圧（バイアス電圧Ｖｂ
より高い電圧） Ｖｒ４（−） 第４の帰還参照電圧（バイアス電圧Ｖｂ
より低い電圧） Ｖｓ（−） センサ電圧（バイアス電圧Ｖｂより低い電
圧） ΔＶＭ 加算電圧 ΔＶＰ 減算電圧 φ１，φ２ 制御クロック信号 φＰＡ，φＰＢ，φＭＡ，φＭＢ 制御クロック信号 φＸＡ，φＹＡ，φＢ 制御クロック信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平８−125541（ＪＰ，Ａ)
特開 平６−224761（ＪＰ，Ａ)
特開 平７−143006（ＪＰ，Ａ)
特開 平５−37383（ＪＰ，Ａ)
特開 平８−70251（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 3/00 - 11/00
Claims (8)
- 【請求項１】 あるバイアス電圧に対して非対称なアナ
ログ入力レンジを持つデルタシグマ型アナログ・デジタ
ル変換器（ＡＤＣ）であって、 入力クロック信号に同期してアナログ入力電圧をサンプ
リングするためのサンプリング手段と、 前記サンプリングされた電圧に互いに異なる減算電圧又
は加算電圧を選択的に加算するための加減算手段と、 前記選択的加算により得られた電圧を積分するための積
分器と、 前記積分により得られた電圧と前記バイアス電圧とを比
較するためのコンパレータと、 前記コンパレータの出力を前記入力クロック信号の１ク
ロックサイクルだけ遅延させるための遅延手段と、 前記遅延手段の出力に応じて前記加減算手段における減
算電圧又は加算電圧の選択を制御するための制御手段と
を備えたことを特徴とするデルタシグマ型ＡＤＣ。 - 【請求項２】 請求項１記載のデルタシグマ型ＡＤＣに
おいて、 前記サンプリング手段は、 入力キャパシタと、 サンプリング期間には、前記アナログ入力電圧を前記入
力キャパシタの入力端に接続し、かつ前記入力キャパシ
タの出力端を前記バイアス電圧に接続するとともに、電
荷転送期間には、前記バイアス電圧を前記入力キャパシ
タの入力端に接続し、かつ前記入力キャパシタの出力端
を前記積分器の入力に接続するためのスイッチ回路とを
備えたことを特徴とするデルタシグマ型ＡＤＣ。 - 【請求項３】 請求項２記載のデルタシグマ型ＡＤＣに
おいて、 前記加減算手段は、 前記入力キャパシタの出力端に接続された出力端を有す
る減算キャパシタと、 前記入力キャパシタの出力端に接続された出力端を有
し、かつ前記減算キャパシタとは異なる容量値を持つ加
算キャパシタと、 前記遅延手段の出力が“１”である場合に、前記サンプ
リング期間には前記バイアス電圧より低い帰還参照電圧
を、前記電荷転送期間には前記バイアス電圧をそれぞれ
前記減算キャパシタの入力端に接続するための減算スイ
ッチ回路と、 前記遅延手段の出力が“０”である場合に、前記サンプ
リング期間には前記バイアス電圧を、前記電荷転送期間
には前記帰還参照電圧と同じ電圧をそれぞれ前記加算キ
ャパシタの入力端に接続するための加算スイッチ回路と
を備えたことを特徴とするデルタシグマ型ＡＤＣ。 - 【請求項４】 請求項２記載のデルタシグマ型ＡＤＣに
おいて、 前記加減算手段は、 各々前記入力キャパシタの出力端に接続された出力端を
有し、かつ前記入力キャパシタと同じ容量値を持つ減算
キャパシタ及び加算キャパシタと、 前記遅延手段の出力が“１”である場合に、前記サンプ
リング期間には前記バイアス電圧より低い第１の帰還参
照電圧を、前記電荷転送期間には前記バイアス電圧をそ
れぞれ前記減算キャパシタの入力端に接続するための減
算スイッチ回路と、 前記遅延手段の出力が“０”である場合に、前記サンプ
リング期間には前記バイアス電圧を、前記電荷転送期間
には前記バイアス電圧より低くかつ前記第１の帰還参照
電圧とは異なる第２の帰還参照電圧をそれぞれ前記加算
キャパシタの入力端に接続するための加算スイッチ回路
とを備えたことを特徴とするデルタシグマ型ＡＤＣ。 - 【請求項５】 請求項２記載のデルタシグマ型ＡＤＣに
おいて、 前記加減算手段は、 前記入力キャパシタの出力端に接続された出力端を有
し、かつ前記入力キャパシタと同じ容量値を持つ加減算
キャパシタと、 前記サンプリング期間には前記バイアス電圧を前記加減
算キャパシタの入力端に接続するとともに、前記電荷転
送期間には前記遅延手段の出力が“１”ならば前記バイ
アス電圧より高い第３の帰還参照電圧を、前記遅延手段
の出力が“０”ならば前記バイアス電圧より低い第４の
帰還参照電圧をそれぞれ前記加減算キャパシタの入力端
に接続するための加減算スイッチ回路とを備え、 前記第３の帰還参照電圧と前記バイアス電圧との電位差
は、前記バイアス電圧と前記第４の帰還参照電圧との電
位差と一致しないように設定されたことを特徴とするデ
ルタシグマ型ＡＤＣ。 - 【請求項６】 請求項１記載のデルタシグマ型ＡＤＣに
おいて、 前記積分器は、 前記選択的加算により得られた電圧を受け取るための反
転入力端子と、前記バイアス電圧に接続された非反転入
力端子とを有する演算増幅器と、 前記演算増幅器の反転入力端子と前記演算増幅器の出力
端子との間に介在した積分キャパシタとを備えたことを
特徴とするデルタシグマ型ＡＤＣ。 - 【請求項７】 請求項１記載のデルタシグマ型ＡＤＣに
おいて、 前記遅延手段は、Ｄフリップフロップで構成されたこと
を特徴とするデルタシグマ型ＡＤＣ。 - 【請求項８】 請求項１記載のデルタシグマ型ＡＤＣ
と、 前記デルタシグマ型ＡＤＣにアナログ入力電圧を供給す
る増幅器と、 一方向に流れるセンサ電流を前記増幅器の入力に供給す
る血糖値センサとを備えたことを特徴とする血糖計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001104034A JP3450837B2 (ja) | 2000-04-13 | 2001-04-03 | デルタシグマ型アナログ・デジタル変換器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-111782 | 2000-04-13 | ||
| JP2000111782 | 2000-04-13 | ||
| JP2001104034A JP3450837B2 (ja) | 2000-04-13 | 2001-04-03 | デルタシグマ型アナログ・デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001358591A JP2001358591A (ja) | 2001-12-26 |
| JP3450837B2 true JP3450837B2 (ja) | 2003-09-29 |
Family
ID=26590024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001104034A Expired - Fee Related JP3450837B2 (ja) | 2000-04-13 | 2001-04-03 | デルタシグマ型アナログ・デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3450837B2 (ja) |
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| US8779957B2 (en) | 2012-08-02 | 2014-07-15 | Qualcomm Incorporated | Low distortion feed-forward delta-sigma modulator |
| CN113315522B (zh) * | 2021-04-27 | 2023-02-24 | 西安电子科技大学 | 一种24位低失真Sigma-Delta模数转换器 |
-
2001
- 2001-04-03 JP JP2001104034A patent/JP3450837B2/ja not_active Expired - Fee Related
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|---|---|
| JP2001358591A (ja) | 2001-12-26 |
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