TW201306492A - 同步取樣單端與差動雙輸入類比數位轉換器 - Google Patents

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Abstract

本發明提供一種類比數位轉換器(ADC)系統，此ADC系統經配置以接收第一與第二類比量值，並提供表示第一與第二類比量值的複數個數值參數。此ADC系統包含第一、第二，與第三ADC電路，以及數位介面電路。第一ADC電路經配置以提供表示第一類比量值的第一碼，並提供表示第一類比量值相對於第一碼的第一類比餘數量值。第二ADC電路經配置以提供表示第二類比量值的第二碼，並提供表示第二類比量值相對於第二碼的第二類比餘數量值。第三ADC電路經配置以接收第一與第二類比餘數量值，並提供表示第一與第二類比餘數量值的差的第三數位碼。數位介面電路經配置以接收第一、第二與第三碼，並提供表示第一與第二類比量值的複數個數值參數。

Description

同步取樣單端與差動雙輸入類比數位轉換器
本發明係關於電子電路。特定言之，本發明係關於類比數位轉換器。
類比數位轉換器(ADC)被使用於廣泛的應用中，該等應用包含(但不限於)感測器介面、工業應用、消費者應用以及通訊。已將各種應用，以及各種應用對於速度、解析度、雜訊、功率消耗與其他相關於效能之參數的需求作為標的，而發展了用於類比數位(A/D)轉換的各種電路與技術。
類比數位轉換器(ADC)可經配置以提供差動訊號的數值表示，諸如(例如)由應變計(strain-gauge)感測器電路所提供的電壓差。電壓差可提供關於機器輪軸的應變參數(偏向、力矩等等)的資訊，而電壓差的數值表示可作為數位控制系統的輸入，數位控制系統調節傳遞至與輪軸耦合之電動馬達的功率。若數值表示為實際應變參數的錯誤指示，則數位控制系統可使電動馬達傷害輪軸，及/或連接至輪軸的結構。需要讓數位控制系統能夠偵測到數位控制系統可正接收錯誤指示，而可進行量測以防止傷害與人員創傷。
第1圖圖示先前技術之數位控制系統100的配置，數 位控制系統100觀測來自應變計感測器101的訊號。應變計感測器101提供由儀表放大器電路102放大的電壓差。儀表放大器電路102以預定放大因數放大電壓差，而讓應變計感測器101的全刻度刺激(full-scale stimuli)對應於由ADC電路103提供給數位系統104的數位表示的全刻度範圍。綜合增益參數係(標稱地)獨立於提供給應變計感測器101與ADC電路103的參考電壓VREF。ADC電路103的標稱作業可由D=(V1-V2)/VREF來特徵化，其中D為由具有N位元的數位碼所指定的數值。V1為施加至ADC電路103的第一輸入終端的電壓(相對於參考節點/終端，參考節點/終端可稱為地)。V2為施加至ADC電路103的第二輸入終端的電壓。ADC電路103可提供16位元碼至數位系統104，以指定數值全刻度範圍中的數值，數值全刻度範圍具有下限(-32768/32768)與上限(32767/32768)。下限可標稱地對應於：V1~0V而V2~VREF的應變計感測器101刺激。上限可標稱地對應於：V1~VREF而V2~0V的應變計感測器101刺激。應變計感應器101與儀表放大器電路102可經設計，而使得在正常作業期間，電壓V1的改變將對應於數值相同但正負號相反的電壓V2的改變。例如，正常作業可由標稱限制式V1+V2~VREF來特徵化。對於標稱限制式的任何大量偏差，指示D可為錯誤的應變計感測器101刺激表示。先前技術ADC電路103僅提供一個數值參數D以特徵化兩個類比輸入電壓(V1,V2)，而數位系統104 無法偵測D=(V1-V2)/VREF=0可為錯誤讀數，在(例如)V1=V2=VREF/4時。
需要提供對於雙輸入類比訊號的複數個參數的類比數位轉換器電路與方法，來實施相對地更為強健、有彈性並容錯(fault-tolerant)之涉及類比數位轉換的系統。
說明一種類比數位轉換器系統的具體實施例，其中第一類比數位轉換器電路經配置以提供表示第一類比量值的第一碼，並提供表示第一類比量值相對於第一碼的第一類比餘數量值。第二類比數位轉換器電路經配置以提供表示第二類比量值的第二碼，並提供表示第二類比量值相對於第二碼的第二類比餘數量值。第三類比數位轉換器電路經配置以提供表示第一類比餘數量值與第二類比餘數量值的差的第三碼。數位介面電路經配置以提供表示第一碼、第二碼，及第三碼之至少一者的輸出碼。
說明一種用以提供表示第一類比量值與第二類比量值的複數個數值參數的方法。方法包含產生表示第一類比量值的第一碼，並產生表示第二類比量值的第二碼的步驟。方法進一步包含結合第一碼與第二碼、第一類比量值與第二類比量值以導出類比餘數量值，與產生表示類比餘數量值的第三碼的步驟。方法進一步包含結合第一碼、第二碼，與第三碼，以提供複數個數值參數的步驟。
以下說明涉及用於根據本發明教示提供對於兩個類比輸入量值的複數個參數的方法與電路的其他具體實施例。
本發明教示揭示對於兩個類比輸入量值提供複數個數值參數的類比數位轉換方法與電路，而使相對地更為強健、有彈性且容錯之涉及類比數位轉換的系統可被實施。
第2圖圖示根據本發明的數個具體實施例的功能性表示。A/D轉換器系統200接收兩個類比量值：第一電壓V1與第二電壓V2，並且A/D轉換器系統200提供數位碼CODE至數位系統204。電壓V1與V2可由類似於參照第1圖所說明的感測器介面電路(未圖示於第2圖)來提供。數位系統204可類似於第1圖的數位系統104。因此，A/D轉換器系統200可被併入監視輪軸應變參數(或用於一些其他應用類型)的數位控制系統。數位碼CODE提供關於電壓V1與V2相對於參考終端(地)與參考電壓VREF的資訊。數位碼CODE可提供複數個數值參數，包含表示V1與V2間差異的第一碼區段，諸如(例如)D=(V1-V2)/VREF。數位碼CODE亦可包含表示第一輸入電壓V1的第二碼區段，諸如(例如)D1=V1/VREF。另一碼區段可表示V2，例如D2=V2/VREF。特定言之，在本發明教示的具體實施例中，由數位碼CODE的第一 區段提供V1與V2的第一權重表示，第一權重表示標稱地指定數值DA=(a1＊V1+a2＊V2)/VREF。由數位碼CODE的第二區段提供V1與V2的第二權重表示，第二權重表示標稱地指定數值DB=(b1＊V1+b2＊V2)/VREF。在純量係數(a1,a2)與(b1,b2)彼此不同時(亦即在第一與第二權重表示不同時)，數位系統204可結合數值DA與DB，以獲得表示另一權重表示的數值DC=(c1＊V1+c2＊V2)/VREF。對於純量係數a1與a2標稱地相同的權重表示，可被視為表示V1與V2的平均。ADC系統200可經配置，且數位系統204可選擇在ADC系統200的第一配置中由CODE表示的第一資訊組，以及在ADC系統200的第二配置中由CODE表示的第二資訊組。因此，數位系統204可提供配置資訊CONFIG以指示ADC系統200以預定格式提供CODE，以提供V1與V2的複數個參數。例如，ADC系統200可經配置以提供16位元數位碼CODE，且CONFIG可為2位元碼，CONFIG=’00’選擇CODE為(V1-V2)/VREF的16位元數值表示、CONFIG=’01’選擇CODE為(V1+V2)/VREF的16位元數值表示、CONFIG=’10’選擇CODE為V1/VREF的16位元數值表示、而CONFIG=’11’選擇CODE為V2/VREF的16位元數值表示。對於第一作業模式(例如數位控制系統)，數位系統204可施加CONFIG=’00’，而數位系統204可施加另一CONFIG值以決定對於V1、V2的限制式是否被滿足，或者是否可發生了錯誤狀況。
第3圖圖示本發明教示之第一具體實施例的時序圖。將參考第2圖與第3圖來說明作業。由啟動轉換訊號CNVST的上升邊緣來啟動A/D轉換週期。ADC系統200經配置為在轉換週期之後的傳送期間內，經由串列(serial)介面以串列格式來提供數位碼CODE。數位碼CODE包含在時序訊號SCK下降邊緣處被讀取的每個16位元x(n)的碼區段，時序訊號SCK由數位系統204(未明確圖示於第2圖中)提供。因此，串列介面電路可經配置以在當時序訊號從第一狀態轉變成第二狀態時的複數個時間實例處傳送CODE。16位元碼區段表示由數位系統204提供之2位元配置碼CONFIG所選擇的參數。可藉由第一選擇(例如CONFIG=’00’)，而於在轉換週期之後提供16個時序訊號SCK時脈脈衝時獲得第一參數。可藉由第二選擇(例如CONFIG=’10’)，而由施加CONFIG=’10’並提供另16個時序訊號SCK時脈脈衝，來獲得第二參數(在讀取第一參數之後)。可讀取任何數量的16位元碼區段(每一區段對應至一CONFIG值)，以獲取對於給定A/D轉換週期與結果的一或多個參數。本發明教示之另一具體實施例可經配置以經由16位元並列(parallel)介面來通訊數位碼CODE的區段，在此情況中可不需要用於串列介面的時序訊號SCK。另一具體實施例可經配置以經由具有複數個資料通道(data lanes)的串列介面來通訊碼區段，例如，同時通訊數個碼區段。本發明教示的各種具體實施例可併入具有晶片選擇特徵 的串列介面電路，以遮蔽時序訊號SCK的脈衝，及/或配置串列介面為進入高阻抗狀態。
第4圖圖示本發明教示之第二具體實施例的時序圖。將參考第2圖與第4圖說明作業。目標為將包覆A/D系統200的封裝的針腳數量最小化，且第二具體實施例不分配任何針腳為接收配置碼CONFIG。數位介面電路203經配置為以預定格式提供複合碼CODE，複合碼CODE包含第一碼區段與第二碼區段。每一複合碼CODE包含32位元x(n)，其中首16位元(x(1)、x(2)……x(16))為表示第一參數的第一碼區段，且其中末16位元(x(17)、x(18)……x(32))為表示第二參數的第二碼區段。數位系統204可經配置以讀取來自轉換週期之任何數量的CODE位元(藉由提供對應脈衝數量的時序訊號SCK)。例如，數位系統204可對63個連續的A/D轉換週期之每一者施加16個SCK脈衝，並且數位系統204可對第64個A/D轉換週期施加32個SCK脈衝。因此，數位系統204可對所有64個轉換週期獲得表示V1與V2的第一參數，並且數位系統204可僅對第64個轉換週期獲得表示V1與V2的第二參數(例如，為了偶爾查核對於V1、V2的限制式是否被滿足)。
第5圖圖示本發明教示之第三具體實施例的時序圖。與第二具體實施例(於上文說明)類似，數位介面電路203提供32位元複合碼，該32位元複合碼由第一碼區段與第二碼區段組成。數位系統204藉由在時序訊號SCK的 上升邊緣估量串列介面，來讀取表示第一參數的第一碼區段。類似的，數位系統204藉由在時序訊號SCK的下降邊緣估量串列介面，來讀取表示第二參數的第二碼區段。因此，串列介面電路可經配置以在時序訊號從第一狀態轉變成第二狀態時的第一複數個時間實例處傳送第一碼區段；串列介面電路可經進一步配置以在時序訊號從第二狀態轉變成第一狀態時的第二複數個時間實例處傳送第二碼區段。第一碼區段係由32位元複合碼之具有奇數指數的16位元(x(1)、x(3)……x(31))來表示，而第二碼區段係由32位元複合碼之具有偶數指數的其他16位元(x(2)、x(4)……x(32))來表示。數位系統204可經配置以藉由選擇在時序訊號SCK的上升邊緣或下降邊緣處估量串列介面，來讀取第一碼區段或第二碼區段(參數)。數位系統204亦可經配置以在時序訊號SCK的上升與下降邊緣兩者處估量串列介面(以讀取兩種碼區段)。
第6圖圖示本發明教示之第四具體實施例的時序圖。第四具體實施例類似於第三具體實施例，除了數位介面電路203的變異以外。第四具體實施例在串列介面上傳送64位元數位碼CODE。CODE的首32位元係與第三具體實施例的CODE的32位元相同。CODE的位元33、35、37……63係與CODE的位元2、4、6……32相同。類似的，CODE的位元34、36、38……64係與CODE的位元1、3、5……31相同。因此，在第四具體實施例中， 數位系統204可在時序訊號SCK的連續32個上升邊緣處讀取串列介面，以獲得第一與第二參數(從第一參數開始)。類似的，數位系統204可在時序訊號SCK的連續32個下降邊緣處讀取串列介面，以獲得第一與第二參數(從第二參數開始)。或者，數位系統204可在時脈訊號SCK的連續16個脈衝的上升與下降邊緣兩者處讀取串列介面，以獲得第一與第二參數。又，數位系統204可經配置以在時脈訊號SCK的連續16個脈衝的上升與下降邊緣兩者處讀取串列介面，以僅獲得第一或第二參數。因此，本發明教示之第四具體實施例提供以預定格式CODE表示雙輸入類比訊號V1、V2的複數個參數。數位系統204可藉由在時序訊號SCK的上升及/或下降邊緣處估量串列介面，來選擇(以可選擇的序列)獲取一個或數個參數。
第2圖圖示說明本發明教示的具體實施例，其中ADC系統200包含第一ADC 201與第二ADC 202，第一ADC 201經配置以提供第一數位表示D1至數位介面電路203，第二ADC 202經配置以提供第二數位表示D2至數位介面電路203。ADC 201為已知類型的單端ADC電路，諸如(例如)連續漸進(successive-approximation)ADC或三角積分(delta-sigma)ADC，標稱地指定數值D1=V1/VREF。類似的，ADC 202為已知類型的單端ADC電路，標稱地指定數值D2=V2/VREF。數位介面電路203結合D1與D2以導出複數個權重表示 DW=w1＊D1+w2＊D2，權重表示被通訊至數位系統204，如在本文中由本發明教示的數個具體實施例所示例者。
ADC 201、202使用峰值訊噪比(peak SNR)來特徵化對於最大訊號位準的雜訊位準，來提供數位表示D1與D2。對於期望類比量值V1與V2的互相關(mutual correlation)接近1的應用中(亦即V1~V2)，其中w1=w2的權重表示DW=w1＊D1+w2＊D2(亦即表示V1與V2的平均)的峰值SNR可較個別D1或D2的峰值SNR要優越。
第7圖圖示說明本發明教示的第五具體實施例，第五具體實施例可對第一權重表示D=(V1-V2)/VREF提供高的峰值訊噪比，如可由第1圖之數位控制系統100所要求者，同時亦提供另一權重表示(可被需要以偵測錯誤狀況)。第一單端ADC電路301-1經配置以接收第一類比量值V1並提供標稱地指定數值D1=V1/VREF的第一碼。第一數位類比轉換器(DAC)電路301-2經配置以接收第一碼並提供類比量值，此類比量值被從第一類比量值V1減去，以導出第一類比餘數量值R1。ADC電路301-1與DAC電路301-2集體作為ADC電路301，ADC電路301經配置以接收V1並提供D1，以及表示V1相對於D1的餘數R1。第二ADC電路302經配置以接收第二類比量值V2並提供第二數位碼，以及表示第二類比量值V2相對於第二數位碼的第二類比餘數量值R2。由第二數位碼指定的數值標稱地為D2=V2/VREF。可選的餘數放大電路304經配置以接收第一與第二類比餘數 量值R1、R2，並提供經放大的類比餘數差異A＊(R1-R2)。餘數放大電路304的放大因數A可為大於1，以增進第五具體實施例的雜訊效能。第三ADC電路305經配置以接收經放大的類比餘數差異，並提供表示第一與第二類比餘數量值之差異的第三數位碼。由第三數位碼所指定的數值標稱地為D3=(R1-R2)/VREF。因此，ADC電路305的標稱作業併入了可選餘數放大電路304的放大因數A。數位介面電路303經配置以接收第一、第二與第三數位碼(D1、D2與D3)並提供表示複數個數值參數的數位碼CODE。第一數值參數可由結合數值(D1-D2+D3)來計算出，以表示(V1-V2)/VREF。第二數值參數可由結合數值(D1+D2)來計算出，以表示(V1+V2)/VREF。或者，第一與第二數值參數可被計算為(D1+0.5＊D3)與(D2-0.5＊D3)。可選擇各種其他的第一、第二與第三數位碼(D1、D2與D3)之組合，以表示V1與V2的權重表示。
數位介面電路303可經配置以回應於配置碼CONFIG，且數位碼CODE可由數種預定格式中的一種格式，經由串列及/或並列介面來傳送。因此，數位介面電路303可由與本文參照本發明教示之第一、第二、第三與第四具體實施例所說明者相同的方式，來提供複數個參數給數位系統。
第8圖圖示較佳的單端ADC電路401實施，單端ADC電路401可用於第7圖的ADC電路301與302。ADC電 路401為切換電容器電路，且ADC電路401經配置以提供具有一極性的類比餘數量值(-R1)，該極性與由ADC 301所提供之類比餘數量值R1相反。極性的改變可連同另一極性的改變(例如餘數放大電路304的放大因數A的極性)來使用。類比餘數量值(-R1)與R1兩者，表示相對於D1的類比量值V1。ADC電路401包含類比數位轉換控制電路ADCCC 402，ADCCC 402提供複數個(N個)二元(高/低或1/0)控制訊號S1、S2、S3……SN。控制訊號S1、S2、S3……SN集體作為指定數值D1的N位元二元權重碼。S1為最高有效位元而SN為最低有效位元。ADC電路401進一步包含成比例的電容器陣列403，電容器陣列403包含一些(N+1個)個別的電容器。成比例的電容器陣列403的電容值總和為C，並根據對於N位元二元權重碼D1的權重因數組來分配電容值總和C。因此，對應於最高有效位元S1之電容器的電容值為C/2；對應於次高有效位元S2之電容器的電容值為C/4，以此類推。兩個電容值為C/(2^N)的電容器對應於最低有效位元SN與終端控制訊號SX。終端控制訊號SX永遠為0(邏輯低)且終端控制訊號SX不為D1之N位元碼的部分。電容器403陣列中的每一電容器具有連接至共同終端404的終端，共同終端404為對於類比餘數量值(-R1)的埠。在取樣階段期間，在轉換週期之前，由取樣控制訊號SAMP控制的複數個取樣開關405-1、405-2將電壓V1耦合至電容器陣列403，以將陣列403中的每一 電容器充電至電壓V1。取樣控制訊號SAMP係從轉換啟動訊號CNVST(未明確圖示於第8圖中)導出，且取樣開關405-1、405-2經配置為在轉換週期期間為開啟(實質上非傳導)。因此，電壓V1在啟動轉換週期的CNVST上升邊緣處被取樣至電容器403上。複數個DAC開關406在取樣階段期間為實質上非傳導，且複數個DAC開關406在轉換週期期間為實質上傳導。詳言之，在轉換期間，DAC開關406根據對應控制訊號S1、S2、S3……SN的值，將電容器陣列403中的每一電容器的終端耦合至地或VREF。終端電容器由終端控制訊號SX=0耦合至地。因此，在轉換週期期間，在終端404處的標稱電壓為D1＊VREF-V1，D1＊VREF-V1為表示相對於D1的V1餘數的類比量值。類比餘數量值D1＊VREF-V1=(-R1)的量級(magnitude)指示D1表示V1的精確程度。可使用各種方法來決定V1的N位元精確表示D1，包含熟知的連續漸進方法。ADCCC 402為經配置為從比較器電路407接收邏輯狀態的數位狀態機，比較器電路407指示類比餘數量值(-R1)的極性。ADCCC 402在經配置為執行步驟序列時實施連續漸進演算法(並且連續漸進演算法可稱為SAR)，其中若比較器電路407指示(-R1)為負極性，則D1的值在從一個步驟進行至下一個步驟時提升，且其中若比較器電路407指示(-R1)為正極性，則D1的值下降。詳言之，ADCCC 402經配置為實施熟知的二元搜尋連續漸進演算法，以在N個步驟中獲得V1的N位元 精確表示D1。在另一具體實施例中，可使用快閃式ADC電路以提升ADC電路401的速度。例如，N位元快閃ADC電路(估算V1，未被圖示)可經配置以在僅一個步驟中即可提供D1的N位元碼。在另一具體實施例中，具有少於N位元解析度的快閃式ADC可經配置以與ADCCC實施連續漸進演算法，在(例如)兩個步驟中導出N位元精確碼D1。
第9圖圖示餘數放大電路410，餘數放大電路410可用於第7圖的餘數放大電路304。第9圖進一步圖示餘數放大電路410如何可被連接至可用於第7圖之ADC電路301、302的第一與第二ADC電路401-1、401-2。ADC電路401-1、401-2為第8圖的ADC電路401的實例。詳言之，第一ADC電路401-1接收第一類比量值V1並且第一ADC電路401-1提供數值D1的第一數位碼，並經由第一埠404-1(第8圖中的埠404)提供第一類比餘數量值(-R1)。類似的，第二ADC電路401-2接收第二類比量值V2並且第二ADC電路401-2提供數值D2的第二數位碼，並經由第二埠404-2(第8圖中的埠404)提供第二類比餘數量值(-R2)。第一與第二ADC電路401-1、401-2經配置以接收取樣控制訊號SAMP，如在本文中參照第8圖所說明者。餘數放大電路410為切換電容器電路，該切換電容器電路包含由重置控制訊號RST控制的開關411-1、411-2，以及由連接控制訊號CNCT控制的開關412-1、412-2。第10圖圖示控制訊號 SAMP、RST、CNCT的時序圖。轉換啟動訊號CNVST的上升邊緣啟動總和轉換週期，總和轉換週期包含第一部分A/D轉換週期(其中D1、D2的數位碼被決定)、接續的餘數放大期間(藉由餘數放大電路410放大)，與接續的第二部分A/D轉換週期(其中D3的數位碼被決定)。將接著說明第一部分A/D轉換週期。ADC電路401-1、401-2的作業已在本文中參照第8圖說明。開關411-1、411-2為關閉(傳導)而開關412-1、412-2為開啟(實質上非傳導)。因此，第一與第二電容器408-1、408-2被放電，而來自差動運算放大器電路409的差動輸出電壓標稱地為零。因此，餘數放大電路410被配置於重置配置中，準備進行餘數放大作業。可選地，餘數放大電路410(及/或ADC電路305)可在第一部分A/D轉換週期期間執行自動歸零(auto-zeroing)作業。接著將說明餘數放大的程序。在開關412-1、412-2被關閉之前一小段時間處，開關411-1、411-2被開啟。在埠404-1、404-2之間的電壓差(在開關412-1、412-2將要被關閉之前)，係表示第一與第二類比餘數量值的差(R2-R1)。在開關412-1、412-2關閉時，運算放大器電路經由埠404-1、404-2使電荷在電容器408-1、408-2中重分配，而使埠404-1、404-2之間的電壓標稱地朝向零安定。在完全安定狀態中，在電荷重分配中轉移的電荷量，為表示第一類比餘數量值(-R1)與第二類比餘數量值(-R2)之差的類比量值。電容器408-1、408-2將電荷類比量值轉換成電 壓類比量值，且運算放大器電路409提供表示經放大類比餘數差A＊(R1-R2)的輸出電壓差。因此，餘數放大電路410經配置為電荷至電壓轉換器電路。餘數放大因數A取決於電容器408-1、408-2的電容值與ADC電路401-1、401-2的電容性輸出阻抗。電容性輸出阻抗取決於嵌入電容器陣列(第8圖的403)的總和電容值C。例如，餘數放大因數A可為16、64或256，並且餘數放大因數A可根據D1與D2的數位碼的解析度N來選擇。運算放大器電路409的頻率響應可為可配置式，並且運算放大器電路409的頻率響應可根據總和A/D轉換程序的每一部分的回饋因數來選擇。接著將說明第二部分A/D轉換週期。ADC電路305可為任何類型之ADC電路，該ADC電路經配置為以所需精確度，處理由運算放大器409提供的經放大類比餘數差A＊(R1-R2)。例如，D1與D2的數位碼的精確度可為14位元，而ADC 305可為6位元快閃式ADC電路，該電路經配置為提供6位元的D3數位碼。可使用重疊(overlap)技術來提供對類比缺陷的強健度量測，且權重表示(D1-D2+D3)的數位碼可具有18位元的解析度(結合兩個14位元碼與一個6位元碼)。ADC電路401-1、401-2與305的解析度選擇，可取決於應用程式可需要哪種類比輸入量值V1與V2的權重表示。例如，第1圖的數位控制系統100可需要高精確度的(V1-V2)/VREF表示，且第1圖的數位控制系統100可僅需要相對為粗略的(V1+V2)/VREF表示。例如， ADC電路401-1、401-2可經配置為提供10位元的D1與D2數位碼，並且ADC電路305可經配置為提供10位元的D3碼。D1、D2與D3個別的三個10位元碼，可被結合以提供第一權重表示(D1-D2+D3)與第二權重表示(D1+D2)/2。在另一具體實施例中，第一權重表示可為(D3/2+D1)而第二權重表示可為(D3/2-D2)。ADC電路305可執行取樣作業，例如由控制訊號CNCT控制，而使ADC電路401-1、401-2可在第二部分A/D轉換週期期間返回取樣配置(以提升最大處理量率)。ADC電路305可(例如)為全差動SAR ADC(第8圖中單端ADC電路401的全差動配置；為在本發明領域中具有通常知識者所熟知)。
第11圖圖示本發明教示的另一具體實施例。第一三角積分ADC電路501與第二三角積分ADC電路502替換了第7圖的ADC電路301、302。第11圖的第三ADC電路505替換了第7圖的ADC電路305。數位介面電路503可類似或相同於第7圖的數位介面電路303。第一與第二三角積分ADC電路501、502提供不需被放大的類比餘數量值R1、R2，且第11圖的具體實施例中未包含第7圖的可選餘數放大電路304。三角積分ADC電路的作業係為熟知。三角積分ADC電路502係實質上相同於三角積分ADC電路501。藉由操作三角積分ADC電路501達時脈訊號CLK的預定週期數量NCLK，並使用降頻濾波器(decimation filter)結合一組NCLK值D11(對時脈訊號CLK每一週期的D11的一值)，來獲取D1的第 一數位碼。在一個具體實施例中，時脈訊號CLK可為自由運行時脈源，而NCLK可被稱為降頻因數。在另一具體實施例中，時脈訊號CLK可為NCLK脈衝的脈衝串，而包含降頻濾波器的ADC電路501可在轉換週期之前被重置(亦即，操作為遞增類型三角積分ADC)。三角積分ADC電路501包含第一增益級501-1，第一增益級501-1可為在基頻頻率處提供大量增益的離散時間(例如，切換電容器)或連續時間(例如，運算放大器-RC)積分器電路。第二增益級501-2可為離散時間或連續時間積分器電路，第二增益級501-2經配置為具有在預定第一頻率處具有零點(zero)的頻率響應，以在高於預定第一頻率的頻率處標稱地提供最小增益。類比餘數量值R1可由第一增益級501-1的輸出提供。R1可由實質上全刻度訊號擺幅來特徵化，且可不需要進一步的放大。在一個具體實施例中，ADC電路505可為差動輸入三角積分ADC電路，差動輸入三角積分ADC電路在轉換週期期間產生NCLK碼，NCLK碼被結合以提供D3的數位碼。在另一具體實施例中，ADC電路505可為提供單一碼的SAR ADC或快閃式ADC，單一碼表示在三角積分ADC電路501、502轉換週期末端處的類比餘數差。ADC電路505可經配置以實施作業，該作業將D3的值相對於第一增益級501-1及/或三角積分ADC電路501的頻率響應來標準化。
發明人已展望了本發明教示的各種變異，且本文所說 明的具體實施例僅為對示例性具體實施例的闡述說明。電路系統、架構、演算法、訊號與數值表示的適當選擇，可取決於特定的應用與其他因數，諸如可用類型的半導體、電容器、電阻器、可靠性電壓限制、晶圓使用面積、成本，以及典型地涉及於積體電路設計的額外因數與考量。例如，數位介面電路與ADC控制電路可被以CMOS技術實施為數位狀態機，或使用任何其他適合實施此種電路的已知電路技術、方法與製程技術。
根據本發明教示所實施的電路，可併入複數種半導體裝置類型(包含MOS、BJT、IGBT、IGFET、JFET、FINFET、有機電晶體、奈米碳管裝置等等)，其中一些半導體裝置類型可被選擇為可承受高電壓，且其他半導體裝置類型可被選擇為用於低電壓電路節點的快速安定。除了對稱MOS裝置以外，可使用提供非對稱裝置(BCD等等)的技術來實施電路，且技術可併入其他具有複數個尺寸與電氣特性的氧化物與實體結構。
類比電路可基於(並處理)任何類型的類比量值，該類比量值包含(但不限於)，電壓(任何類型的位能)、電流(任何物質的流)、電荷(任何物質的量)、磁性(任何(E/H/B...)的場類型)、波長(顏色、調性……)、力度(任何動能類型)、頻率/延遲/相位(任何與時間相關的參數)、溫度、強度、密度、黏度、活性，及/或以上任何者的結合。
類比/數位量值可或不可被特徵化為訊號。訊號可被相對於連續、離散，或混合的時間變數/參考來特徵化。離 散時間變數可為一致或不一致。
碼的數位狀態可由類比量值來呈現，並且碼的數位狀態可為二元(「位元」)或多重位準。可對多維度碼使用複數個類比量值(例如，兩個節點電壓代表兩個位元)。碼(包含多維度碼，該等多維度碼包含多重位準數位狀態)的解析度，可由將碼可指定的排列數量以2為基底取對數而計算出的位元數量來特徵化。數位表示(諸如CODE)可經由具有一或多個資料通道的並列或串列介面來傳送。並列/串列介面可由任何適合輸送被選擇以代表數位狀態之物理現象的媒體來通訊資訊，該等資訊包含(但不限於)經由傳導性媒體輸送電壓與電流訊號。串列介面可提供電流絕緣以限制干擾、增強安全性，或導出一些其他的益處。串列介面可併入明確的時序訊號(例如，時脈訊號)，或者串列介面可為自定時(self-timing)而具有(或不具有)直流平衡(dc-balancing)功能。可使用頻譜展開(spectrum-spreading)技術來減少干擾。串列介面可與其他應用共享(包含未執行A/D轉換的應用)，且數個位元流可被多工化於單一資料流中。串列介面可為雙向，並且串列介面可用以配置ADC電路及/或介面電路系統(包含CONFIG碼)。可併入任何已知的抑制或防止位元錯誤方法，該方法包含(但不限於)使用錯誤校正碼來編碼。
根據本發明教示來實施的ADC系統，可提供具有任何解析度(例如，4、8、11、16、18、20或24位元)的數值參數。第一與第二數值參數不需為相同解析度。量化程 序可為一致或不一致。本發明教示的具體實施例包含轉換單端與全差動訊號的ADC電路。可使用擬差動(pseudo-differential)ADC(在與取樣主要輸入實質上相同的時間取樣參考輸入)來轉換單端訊號。可使用ADC系統來轉換差動訊號，該ADC系統包含差動至單端之前端與單端ADC之後端。可由配置為根據任何已知A/D轉換原理(包含但不限於，連續漸進、三角積分(delta-sigma或sigma-delta)、遞增式、雙斜率、多斜率、快閃式、折疊式、二階式、次區間式、管線式、循環式、計數式、振盪器控制VCO/ICO、基於延遲、取樣、時間平均，以及以上之結合者)來操作的ADC電路來對單端及/或差動訊號進行A/D轉換。可使用濾波程序(包含多速率濾波程序)來結合來自數個A/D轉換的結果。連同本發明教示所使用的A/D轉換程序/電路，可併入數個演算法及/或電路技術，該數個演算法及/或電路技術包含但不限於數位重疊、數位校準/校正(靜態或適應性、操作於背景、前景、迴路內或迴路外)、補償、拔靴法抽樣(bootstrapping)、增益提升超取樣、失配成形(rnismatch-shaping)、平均、濾波、高頻抖動應用(附加性或通透)及/或任何其他已知的方法，以克服資料轉換器電路的缺陷，及/或增進資料轉換器電路的效能。
本發明教示可被併入為較大ADC系統中的子系統，及/或具有較高功能複雜度的積體電路系統，諸如工業控制系統、醫藥應用(例如，x光與MRI機器)、消費者應用(例 如，遊戲與電視)等等。
因此，儘管已圖示並說明了本發明教示的特定具體實施例，將顯然於在本發明領域中具有通常知識者的是，可進行改變與修改而不脫離本發明教示的較廣態樣範圍，且因此，所有位於本發明教示之真實精神與範圍內的此種改變與修改，係包含於附加申請專利範圍的範圍內。
100‧‧‧數位控制系統
101‧‧‧應變計感測器
102‧‧‧儀表放大器電路
103‧‧‧ADC電路
104‧‧‧數位系統
200‧‧‧A/D轉換器系統
201‧‧‧第一ADC
202‧‧‧第二ADC
203‧‧‧數位介面電路
204‧‧‧數位系統
301‧‧‧第一ADC電路
301-1‧‧‧第一單端ADC電路
301-2‧‧‧第一DAC電路
302‧‧‧第二ADC電路
303‧‧‧數位介面電路
304‧‧‧餘數放大電路
305‧‧‧ADC電路
401‧‧‧單端ADC電路
402‧‧‧類比數位轉換控制電路(ADCCC)
403‧‧‧電容器陣列
404‧‧‧共同終端
405-1‧‧‧取樣開關
405-2‧‧‧取樣開關
406‧‧‧DAC開關
407‧‧‧比較器電路
401-1‧‧‧第一ADC電路
401-2‧‧‧第二ADC電路
404-1‧‧‧第一埠
404-2‧‧‧第二埠
411-1‧‧‧開關
411-2‧‧‧開關
412-1‧‧‧開關
412-2‧‧‧開關
408-1‧‧‧第一電容器
408-2‧‧‧第二電容器
409‧‧‧差動運算放大器電路
410‧‧‧餘數放大電路
501‧‧‧第一三角積分ADC電路
502‧‧‧第二三角積分ADC電路
501-1‧‧‧第一增益級
501-2‧‧‧第二增益級
503‧‧‧數位介面電路
505‧‧‧ADC電路
本文所請求及/或說明的本發明被進一步以示例性的具體實施例來說明。該等示例性具體實施例被參考附加圖式來詳細說明。該等具體實施例為非限制性的示例性具體實施例，其中在附加圖式各視圖間類似的元件符號代表類似的結構，且其中：
第1圖(先前技術)圖示說明數位控制系統。
第2圖圖示說明本發明教示的數個具體實施例的功能性表示。
第3圖圖示說明本發明教示之第一具體實施例的時序圖。
第4圖圖示說明本發明教示之第二具體實施例的時序圖。
第5圖圖示說明本發明教示之第三具體實施例的時序圖。
第6圖圖示說明本發明教示之第四具體實施例的時序圖。
第7圖圖示說明本發明教示之第五具體實施例。
第8圖圖示用於單端A/D轉換的ADC電路。
第9圖圖示說明根據本發明教示之具體實施例來配置的餘數放大電路。
第10圖圖示說明第9圖的時序圖。
第11圖圖示說明本發明教示的具體實施例。
200‧‧‧A/D轉換器系統
201‧‧‧第一ADC
202‧‧‧第二ADC
203‧‧‧數位介面電路
204‧‧‧數位系統

Claims (20)

  1. 一種類比數位轉換器系統，包含：一第一類比數位轉換器電路，該第一類比數位轉換器電路經配置以提供表示一第一類比量值的一第一碼；該第一類比數位轉換器電路進一步經配置以提供表示該第一類比量值相對於該第一碼的一第一類比餘數量值；一第二類比數位轉換器電路，該第二類比數位轉換器電路經配置以提供表示一第二類比量值的一第二碼；該第二類比數位轉換器電路進一步經配置以提供表示該第二類比量值相對於該第二碼的一第二類比餘數量值；一第三類比數位轉換器電路，該第三類比數位轉換器電路經配置以提供表示該第一類比餘數量值與該第二類比餘數量值的一差的一第三碼；一數位介面電路，該數位介面電路經配置以提供表示該第一碼、該第二碼，及該第三碼之至少一者的一輸出碼。
  2. 如請求項1所述之類比數位轉換器系統，其中該第一類比量值為施加在一第一終端與一參考終端之間的一第一電壓，且該第二類比量值為施加在一第二終端與該參考終端之間的一第二電壓。
  3. 如請求項2所述之類比數位轉換器系統，其中該第三類比數位轉換器電路包含一電荷至電壓轉換器電路，該電荷至電壓轉換器電路經配置以接收一電荷量，該電荷量表示該第一類比餘數量值與該第二類比餘數量值的一差。
  4. 如請求項1所述之類比數位轉換器系統，其中該數位介面電路係可配置，且該數位介面電路被以一第一配置來配置為編碼一第一資訊組於該輸出碼中，且該數位介面電路被以一第二配置來配置為編碼一第二資訊組於該輸出碼中。
  5. 如請求項1所述之類比數位轉換器系統，其中該輸出碼包含表示該第一類比量值與該第二類比量值的一第一權重表示的一第一碼區段，且該輸出碼進一步包含表示該第一類比量值與該第二類比量值的一第二權重表示的一第二碼區段；該第一權重表示係不同於該第二權重表示。
  6. 如請求項5所述之類比數位轉換器系統，其中該數位介面電路包含：一串列介面電路，該串列介面電路經配置為在一時序訊號從一第一狀態轉變成一第二狀態時的一第一複數個時間實例處傳送該第一碼區段；該串列介面電路進一步經配置為在該時序訊號從該第二狀態轉變成該第一狀態時的一第二複數個時間實例處傳送該第二碼區段。
  7. 如請求項5所述之類比數位轉換器系統，其中該數位介面電路包含：一串列介面電路，該串列介面電路經配置為循序地傳送該第一碼區段與該第二碼區段。
  8. 如請求項1所述之類比數位轉換器系統，其中該輸出碼包含表示該第一類比量值的一第一碼區段，且該輸出碼進一步包含表示該第二類比量值的一第二碼區段。
  9. 如請求項1所述之類比數位轉換器系統，其中該輸出碼包含表示該第一類比量值與該第二類比量值的一差的一第一碼區段，且其中該輸出碼進一步包含表示該第一類比量值的一第二碼區段。
  10. 如請求項1所述之類比數位轉換器系統，其中該輸出碼包含表示該第一類比量值與該第二類比量值的一差的一第一碼區段，且其中該輸出碼進一步包含表示該第一類比量值與該第二類比量值的一平均的一第二碼區段。
  11. 如請求項1所述之類比數位轉換器系統，其中該第一類比數位轉換器電路包含一成比例的電容器陣列。
  12. 如請求項1所述之類比數位轉換器系統，其中該第一類比數位轉換器電路經配置以根據一連續漸進(successive-approximation)演算法來操作。
  13. 一種用以提供表示一第一類比量值與一第二類比量值的複數個數值參數的電路實施方法，包含以下步驟：產生表示該第一類比量值的一第一碼；產生表示該第二類比量值的一第二碼；結合該第一類比量值、該第二類比量值、該第一碼，與該第二碼，以導出一類比餘數量值；產生表示該類比餘數量值的一第三碼；結合該第一碼、該第二碼，與該第三碼，以提供該複數個數值參數。
  14. 如請求項13所述之方法，其中該複數個參數包含表示該第一類比量值的一第一參數。
  15. 如請求項14所述之方法，其中該複數個參數進一步包含表示該第二類比量值的一第二參數。
  16. 如請求項13所述之方法，該方法進一步包含以下步驟：在一串列介面上傳送一第一參數，該第一參數表示該第一類比量值與該第二類比量值的一差。
  17. 如請求項13所述之方法，該方法進一步包含以下步驟：提供一連續漸進演算法。
  18. 如請求項13所述之方法，該方法進一步包含以下步驟：提供一切換電容器電路。
  19. 如請求項13所述之方法，其中產生表示該類比餘數量值的該第三碼的步驟包含以下步驟：將該類比餘數量值放大。
  20. 如請求項19所述之方法，該方法進一步包含以下步驟：將一電路自動歸零(auto-zeroing)。
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