CN110474641B - 应用于超高速流水线折叠插值结构的模数转换器的数字编码电路及其方法 - Google Patents

应用于超高速流水线折叠插值结构的模数转换器的数字编码电路及其方法 Download PDF

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Abstract

本发明公开了一种应用于超高速流水线折叠插值结构的模数转换器的数字编码电路及其方法，该电路包括：循环温度计码转多进制译码电路模块、多进制转二进制逻辑译码器模块、串行加法器组模块；其中，循环温度计码转多进制码模块中包含递归钳位校正逻辑。本发明能减少由于电路结构以及工艺限制对ADC量化精度的影响，从而实现高速、准确的数字编码。

Description

应用于超高速流水线折叠插值结构的模数转换器的数字编码 电路及其方法
技术领域
本发明属于混合信号电路设计中模数转换器的数字编码方案技术领域，具体说就是一种适用于超高速流水线折叠插值ADC的数字编码解决方案。
背景技术
当前随着5G移动通信的兴起，欧盟启动Mobile andWireless CommunicationsEnablers for the Twenty-Twenty Information Society(METIS)项目，建立了新一代5G通信的标准，提出的指标中包含峰值数据速率需要大于10Gb/s和无线延迟小于1毫秒等，而我国工信部提出的5G通信标准中，要求ADC的速度和精度需要分别达到3.6Gs/s和12位，因此研究高速、高精度ADC具有重大意义和价值。
ADC实现的结构众多，其中主要有全并行、流水线、逐次逼近型和折叠插值等结构。全并行结构可以实现超高速量化转换，但是功耗和面积随着精度的提高而呈指数增加；流水线结构利用流水分级量化原理实现高速和高精度，由于结构内部负反馈对带宽的制约，较难实现超高速度；逐次逼近型结构具备较高设计自由度和较低功耗，同时利用时间交织技术可以达到超高速性能，然而增加过多的通道也引入了新的误差因素，需要额外的校准技术保证其精度性能，设计难度大大提高；折叠插值结构速度可以和全并行结构相媲美，而折叠电路和插值电路又有效降低了功耗和面积。另外，为了结合各个结构的优点，混合架构ADC也应运而生，如将流水结构应用于级联折叠插值ADC，可以有效解决级间带宽受限问题，进一步提高了ADC的速度与精度。
综上可以看出，流水线折叠插值技术在实现超高速和高精度ADC上具有一定的优势。然而折叠插值ADC采用全开环结构，其折叠内插信号产生的过零点对工艺偏差极其敏感，影响实际量化精度。在工艺特征尺寸越来越小、电源电压不断降低的情况下，模拟电路的失配成为电路设计的难点之一，也制约了折叠插值ADC的发展。
发明内容
本发明旨针对超高速流水线折叠插值的设计难点，提出一种应用于超高速流水线折叠插值结构的模数转换器的数字编码电路及其方法，以期能减少由于电路结构以及工艺限制对ADC量化精度的影响，从而实现高速、准确的数字编码。
本发明为解决技术问题采用如下技术方案：
本发明一种应用于超高速流水线折叠插值结构的模数转换器的数字编码电路，所述模数转换器是由一级预放大级和六级折叠插值级所构成的七级流水线，其特点是，所述数字编码电路包括：循环温度计码转多进制译码电路模块、多进制转二进制逻辑译码器模块、串行加法器组模块；
所述循环温度计码转多进制译码电路模块抽取所述模数转换器中一级预放大级输出的两路数字信号，包括：第0级第1路输出S0,1和第0级第2路输出S0,2；
所述循环温度计码转多进制译码电路模块抽取所述模数转换器中第一级折叠插值级至第五级折叠插值级中各级输出的三路数字信号，包括：第1级第1路输出S1,1、第1级第2路输出S1,2、第1级第3路输出S1,3～第5级第1路输出S5,1、第5级第2路输出S5,2、第5级第3路输出S5,3；
所述循环温度计码转多进制译码电路模块抽取所述模数转换器中第六级折叠插值级输出的六路数字信号，包括：第6级第1路输出S6,1～第6级第6路输出S6,6；其中，任意第m级的第1路输出Sm,1包含第m-1级的所有路输出的过零点信息；m＝1,2,…,6；
所述循环温度计码转多进制码译码电路模块将第六级折叠插值级输出的六路数字信号译码成三位多进制码值，依次记为第6级低位多进制码b6,0、第6级次高位多进制码b6,1和第6级高位多进制码b6,2，并根据所述六路数字信号利用编码递归钳位校正逻辑产生第6级校准码eout,6传递给第五级折叠插值级；
所述循环温度计码转多进制码译码电路模块，根据第i+1级校准码eout,i+1将第i级折叠插值级输出的三路数字信号Si,1、Si,2、Si,3译码成两位多进制码值，包括：第i级低位多进制码bi,0和第i级高位多进制码bi,1，并根据所述第i级折叠插值级中输出的三路数字信号Si,1、Si,2、Si,3利用编码递归钳位校正逻辑产生第i级校准码eout,i后传递给第i-1级折叠插值级；i＝1,2,…,5；
所述循环温度计码转多进制码译码电路模块，根据第1级校准码eout,1将一级预放大级输出的两路数字信号S0,1和S0,2译码成两位多进制码值，包括：第0级低位多进制码b0,0和第0级高位多进制码b0,1；
所述多进制转二进制逻辑译码电路模块包含6个多进制转二进制译码单元，任意第j个多进制转二进制译码单元将第j级低位多进制码bj,0和第j级高位多进制码bj,1转成相应位数的二进制数字码值dj；j＝0,1,…,5；
所述串行加法器组模块包将所述三位多进制码值b6,0、b6,1和b6,2以及6个二进制数字码值{dj|j＝0,1,…,5}依次相加，得到所述数字编码电路的数字输出D0,D1,…,D11。
本发明一种应用于超高速流水线折叠插值模数转换器中的数字编码方法，所述模数转换器是由一级预放大级和六级折叠插值级所构成的七级流水线，其特点是，所述数字编码方法是按如下步骤进行：
步骤1、抽取所述模数转换器中一级预放大级输出的两路数字信号，包括：第0级第1路输出S0,1和第0级第2路输出S0,2；
抽取所述模数转换器中第一级折叠插值级至第五级折叠插值级中各级输出的三路数字信号，包括：第1级第1路输出S1,1、第1级第2路输出S1,2、第1级第3路输出S1,3～第5级第1路输出S5,1、第5级第2路输出S5,2、第5级第3路输出S5,3；
抽取所述模数转换器中第六级折叠插值级输出的六路数字信号，包括：第6级第1路输出S6,1～第6级第6路输出S6,6；其中，任意第m级的第1路输出Sm,1包含第m-1级的所有路输出的过零点信息；m＝1,2,…,6；
步骤2、利用式(1)将第六级折叠插值级输出的六路数字信号译码成三位多进制码值，依次记为第6级低位多进制码b6,0、第6级次高位多进制码b6,1和第6级高位多进制码b6,2：
Figure GDA0003780349930000031
式(1)中，S′6,m表示第6级折叠插值级的第m路输出S6,m的逻辑非；+号表示逻辑“或”；S6,1S6,2表示两路输出的逻辑“与”操作；
步骤3：根据所述六路数字信号，利用式(2)产生第6级校准码eout,6：
eout,6＝S6,1 (2)
步骤4、根据第i+1级校准码eout,i+1，利用式(3)将第i级折叠插值级输出的三路数字信号Si,1、Si,2、Si,3译码成两位多进制码值，包括：第i级低位多进制码bi,0和第i级高位多进制码bi,1：
Figure GDA0003780349930000032
式(3)中，e′out,i+1表示第i+1级校准码eout,i+1的逻辑非；
步骤5、根据所述第i级折叠插值级中输出的三路数字信号Si,1、Si,2、Si,3，利用式(4)产生第i级校准码eout,i：
eout,i＝S′i,2Si,3eout,i+1+Si,1S′i,3e′out,i+1+Si,1Si,2eout,i+1 (4)
步骤6、根据第1级校准码eout,1，利用式(5)将一级预放大级输出的两路数字信号S0,1和S0,2译码成两位多进制码值，包括：第0级低位多进制码b0,0和第0级高位多进制码b0,1；
Figure GDA0003780349930000041
式(5)中，e′out,1表示第1级校准码eout,1的逻辑非；
步骤7、将第j级低位多进制码bj,0和第j级高位多进制码bj,1转成相应位数的二进制数字码值dj，j＝0,1,…,5：
步骤7.1、利用式(6)将第5级低位多进制码b5,0和第5级高位多进制码b5,1转成4位数的二进制数字码值d5＝{d5,3,d5,2,d5,1,d5,0}：
Figure GDA0003780349930000042
步骤7.2、利用式(7)将第4级低位多进制码b4,0和第4级高位多进制码b4,1转成6位数的二进制数字码值d4＝{d4,5,d4,4,d4,3,d4,2,d4,1,d4,0}：
Figure GDA0003780349930000043
步骤7.3、利用式(8)将第3级低位多进制码b3,0和第3级高位多进制码b3,1转成7位数的二进制数字码值d3＝{d3,6,d3,5,d3,4,d3,3,d3,2,d3,1,d3,0}：
Figure GDA0003780349930000051
步骤7.4、利用式(9)将第2级低位多进制码b2,0和第2级高位多进制码b2,1转成9位数的二进制数字码值d2＝{d2,8,d2,7,d2,6,d2,5,d2,4,d2,3,d2,2,d2,1,d2,0}：
Figure GDA0003780349930000052
步骤7.5、利用式(10)将第1级低位多进制码b1,0和第2级高位多进制码b1,1转成9位数的二进制数字码值d1＝{d1,9,d1,8,d1,7,d1,6,d1,5,d1,4,d1,3,d1,2,d1,1,d1,0}：
Figure GDA0003780349930000053
步骤7.6、利用式(11)将预放大级低位多进制码b0,0和第2级高位多进制码b0,1转成12位数的二进制数字码值d0＝{d0,11,d0,10,d0,9,d0,8,d0,7,d0,6,d0,5,d0,4,d0,3,d0,2,d0,1,d0,0}：
Figure GDA0003780349930000061
步骤8、将所述三位多进制码值b6,0、b6,1和b6,2以及6个二进制数字码值{dj|j＝0,1,…,5}依次相加，得到所述数字编码电路的数字输出D0,D1,…,D11。
与现有技术相比，本发明的有益效果在于：
1、本发明基于模数转换器的结构，通过合理设计每级比较器信号抽取、比较器抽取信号冗余，以及通过后级递归校准前级的方案，仅需23个比较器信号，即可完成12位精度的量化。与传统全并行模数转换器或者折叠插值模数转换器相比，大大减少了比较器数目。
2、本发明利用简易的逻辑电路以及冗余操作进行递归钳位校正，从而实现了低复杂度的数字校正；
3、本发明利用简易逻辑电路以及少量串行进位加法器实现了循环温度计码到多进制码再到二进制码的转换，避免了复杂逻辑以及复杂计算，实现了简易的全定制化译码。
附图说明
图1为本发明的整体实现框图；
图2为本发明的多进制转二进制译码具体实现方案图；
图3为本发明的串行进位加法器组的实现与组织方案图；
图4a为本发明中模数转换器输入的斜坡信号图；
图4b为本发明中输入斜坡信号时编码电路的输出图；
图5a为本发明中模数转换器输入的正弦信号图；
图5b为本发明中输入正弦信号时编码电路的输出图。
具体实施方式
本实施例中，模数转换器是由一级预放大级和六级折叠插值级所构成的七级流水线，一种应用于超高速流水线折叠插值结构的模数转换器的数字编码电路，如图1所示，包括：循环温度计码转多进制译码电路模块、多进制转二进制逻辑译码器模块、串行加法器组模块；
循环温度计码转多进制译码电路模块抽取模数转换器7级流水线中共23个比较器输出信号，因此本实施例中编码电路仅需要23个比较器，相比于传统折叠插值ADC，大大节省了比较器数目。23个比较器的输出信号具体包括：一级预放大级输出的两路数字信号，即：第0级第1路输出S0,1和第0级第2路输出S0,2；第一级折叠插值级至第五级折叠插值级中各级输出的三路数字信号，即：第1级第1路输出S1,1、第1级第2路输出S1,2、第1级第3路输出S1,3～第5级第1路输出S5,1、第5级第2路输出S5,2、第5级第3路输出S5,3；第六级折叠插值级输出的六路数字信号，即：第6级第1路输出S6,1～第6级第6路输出S6,6；其中，任意第m级的第1路输出Sm,1包含第m-1级的所有路输出的过零点信息；m＝1,2,…,6；
循环温度计码转多进制码译码电路模块将第六级折叠插值级输出的六路数字信号译码成三位多进制码值，依次记为第6级低位多进制码b6,0、第6级次高位多进制码b6,1和第6级高位多进制码b6,2，由于之前比较器信号抽取时，第6级的第一路S6,1包含第五级所有抽取比较器输出信号的过零点，同时由于流水线折叠插值模数转换器的级间增益放大作用，经过7级流水线放大的比较器输出可以近似为理想值，因此可以根据式(2)所示的递归钳位校正逻辑产生第6级校准码eout,6传递给第5级；
循环温度计码转多进制码译码电路模块根据第i+1级校准码eout,i+1将第i级折叠插值级输出的三路数字信号Si,1、Si,2、Si,3译码成两位多进制码值，包括：第i级低位多进制码bi,0和第i级高位多进制码bi,1，并根据第i级折叠插值级中输出的三路数字信号Si,1、Si,2、Si,3利用编码递归钳位校正逻辑产生第i级校准码eout,i后传递给第i-1级折叠插值级；i＝1,2,…,5；
循环温度计码转多进制码译码电路模块根据第1级校准码eout,1将一级预放大级输出的两路数字信号S0,1和S0,2译码成两位多进制码值，包括：第0级低位多进制码b0,0和第0级高位多进制码b0,1；
如图1所示，多进制转二进制逻辑译码电路模块包含6个多进制转二进制译码单元，任意第j个多进制转二进制译码单元将第j级低位多进制码bj,0和第j级高位多进制码bj,1转成相应位数的二进制数字码值dj；j＝0,1,…,5；
串行加法器组模块包将三位多进制码值b6,0、b6,1和b6,2以及6个二进制数字码值{dj|j＝0,1,…,5}依次相加，得到数字编码电路的数字输出D0,D1,…,D11。
本实施例中，一种应用于超高速流水线折叠插值模数转换器中的数字编码方法是按如下步骤进行：
步骤1、如图1所示，抽取模数转换器中一级预放大级输出的两路数字信号，包括：第0级第1路输出S0,1和第0级第2路输出S0,2；
抽取模数转换器中第一级折叠插值级至第五级折叠插值级中各级输出的三路数字信号，包括：第1级第1路输出S1,1、第1级第2路输出S1,2、第1级第3路输出S1,3～第5级第1路输出S5,1、第5级第2路输出S5,2、第5级第3路输出S5,3；
抽取模数转换器中第六级折叠插值级输出的六路数字信号，包括：第6级第1路输出S6,1～第6级第6路输出S6,6；其中，任意第m级的第1路输出Sm,1包含第m-1级的所有路输出的过零点信息；m＝1,2,…,6；
步骤2、利用式(1)将第六级折叠插值级输出的六路数字信号译码成三位多进制码值，依次记为第6级低位多进制码b6,0、第6级次高位多进制码b6,1和第6级高位多进制码b6,2：
Figure GDA0003780349930000081
式(1)中，S′6,m表示第6级折叠插值级的第m路输出S6,m的逻辑非；+号表示逻辑“或”；S6,1S6,2表示两路输出的逻辑“与”操作；
步骤3：根据六路数字信号利用式(2)产生第6级校准码eout,6：
eout,6＝S6,1 (2)
步骤4、根据第i+1级校准码eout,i+1，利用式(3)将第i级折叠插值级输出的三路数字信号Si,1、Si,2、Si,3译码成两位多进制码值，包括：第i级低位多进制码bi,0和第i级高位多进制码bi,1：
Figure GDA0003780349930000082
式(3)中，e′out,i+1表示第i+1级校准码eout,i+1的逻辑非；
步骤5、根据第i级折叠插值级中输出的三路数字信号Si,1、Si,2、Si,3，利用式(4)产生第i级校准码eout,i：
eout,i＝S′i,2Si,3eout,i+1+Si,1S′i,3e′out,i+1+Si,1Si,2eout,i+1 (4)
步骤6、根据第1级校准码eout,1，利用式(5)将一级预放大级输出的两路数字信号S0,1和S0,2译码成两位多进制码值，包括：第0级低位多进制码b0,0和第0级高位多进制码b0,1；
Figure GDA0003780349930000091
式(35)中，e′out,1表示第1级校准码eout,1的逻辑非；
步骤7、如图2所示的方式，将第j级低位多进制码bj,0和第j级高位多进制码bj,1转成相应位数的二进制数字码值dj，j＝0,1,…,5：
步骤7.1、利用式(6)将第5级低位多进制码b5,0和第5级高位多进制码b5,1转成4位数的二进制数字码值d5＝{d5,3,d5,2,d5,1,d5,0}：
Figure GDA0003780349930000092
步骤7.2、利用式(7)将第4级低位多进制码b4,0和第4级高位多进制码b4,1转成6位数的二进制数字码值d4＝{d4,5,d4,4,d4,3,d4,2,d4,1,d4,0}：
Figure GDA0003780349930000093
步骤7.3、利用式(8)将第3级低位多进制码b3,0和第3级高位多进制码b3,1转成7位数的二进制数字码值d3＝{d3,6,d3,5,d3,4,d3,3,d3,2,d3,1,d3,0}：
Figure GDA0003780349930000101
步骤7.4、利用式(9)将第2级低位多进制码b2,0和第2级高位多进制码b2,1转成9位数的二进制数字码值d2＝{d2,8,d2,7,d2,6,d2,5,d2,4,d2,3,d2,2,d2,1,d2,0}：
Figure GDA0003780349930000102
步骤7.5、利用式(10)将第1级低位多进制码b1,0和第2级高位多进制码b1,1转成9位数的二进制数字码值d1＝{d1,9,d1,8,d1,7,d1,6,d1,5,d1,4,d1,3,d1,2,d1,1,d1,0}：
Figure GDA0003780349930000103
步骤7.6、利用式(11)将预放大级低位多进制码b0,0和第2级高位多进制码b0,1转成12位数的二进制数字码值d0＝{d0,11,d0,10,d0,9,d0,8,d0,7,d0,6,d0,5,d0,4,d0,3,d0,2,d0,1,d0,0}：
Figure GDA0003780349930000111
步骤8、如图3所示的加法器组，将三位多进制码值b6,0、b6,1和b6,2以及6个二进制数字码值{dj|j＝0,1,…,5}依次相加，得到数字编码电路的数字输出D0,D1,…,D11。
图4a所示为输入模数转换器的斜坡信号，归一化幅值为-0.8到0.8，斜坡数量为5，图4b为经过模数转换器量化后，按照本发明抽取相应23个比较器输出，然后再编码，将编码后的12位二进制值转成归一化数值后的结果，可以看到数字编码电路编码完全正确。
图5a所示为输入模数转换器的正弦信号波形，归一化幅值为-0.8-0.8，周期数为2，图5b为经过模数转换器量化后，按照本发明抽取相应23个比较器输出，然后再编码，将编码后的12位二进制值转成归一化数值后的结果，可以看到数字编码电路同样编码完全正确。
综上所述，本发明通过简易逻辑以及少量加法计算，实现了编码，节省了硬件开销以及功耗。

Claims (2)

1.一种应用于超高速流水线折叠插值结构的模数转换器的数字编码电路，所述模数转换器是由一级预放大级和六级折叠插值级所构成的七级流水线，其特征是，所述数字编码电路包括：循环温度计码转多进制译码电路模块、多进制转二进制逻辑译码器模块、串行加法器组模块；
所述循环温度计码转多进制译码电路模块抽取所述模数转换器中一级预放大级输出的两路数字信号，包括：第0级第1路输出S0,1和第0级第2路输出S0,2；
所述循环温度计码转多进制译码电路模块抽取所述模数转换器中第一级折叠插值级至第五级折叠插值级中各级输出的三路数字信号，包括：第1级第1路输出S1,1、第1级第2路输出S1,2、第1级第3路输出S1,3～第5级第1路输出S5,1、第5级第2路输出S5,2、第5级第3路输出S5,3；
所述循环温度计码转多进制译码电路模块抽取所述模数转换器中第六级折叠插值级输出的六路数字信号，包括：第6级第1路输出S6,1～第6级第6路输出S6,6；其中，任意第m级的第1路输出Sm,1包含第m-1级的所有路输出的过零点信息；m＝1,2,…,6；
所述循环温度计码转多进制码译码电路模块将第六级折叠插值级输出的六路数字信号译码成三位多进制码值，依次记为第6级低位多进制码b6,0、第6级次高位多进制码b6,1和第6级高位多进制码b6,2，并根据所述六路数字信号利用编码递归钳位校正逻辑产生第6级校准码eout,6传递给第五级折叠插值级；
所述循环温度计码转多进制码译码电路模块，根据第i+1级校准码eout,i+1将第i级折叠插值级输出的三路数字信号Si,1、Si,2、Si,3译码成两位多进制码值，包括：第i级低位多进制码bi,0和第i级高位多进制码bi,1，并根据所述第i级折叠插值级中输出的三路数字信号Si,1、Si,2、Si,3利用编码递归钳位校正逻辑产生第i级校准码eout,i后传递给第i-1级折叠插值级；i＝1,2,…,5；
所述循环温度计码转多进制码译码电路模块，根据第1级校准码eout,1将一级预放大级输出的两路数字信号S0,1和S0,2译码成两位多进制码值，包括：第0级低位多进制码b0,0和第0级高位多进制码b0,1；
所述多进制转二进制逻辑译码电路模块包含6个多进制转二进制译码单元，任意第j个多进制转二进制译码单元将第j级低位多进制码bj,0和第j级高位多进制码bj,1转成相应位数的二进制数字码值dj；j＝0,1,…,5；
所述串行加法器组模块包将所述三位多进制码值b6,0、b6,1和b6,2以及6个二进制数字码值{dj|j＝0,1,…,5}依次相加，得到所述数字编码电路的数字输出D0,D1,…,D11。
2.一种应用于超高速流水线折叠插值模数转换器中的数字编码方法，所述模数转换器是由一级预放大级和六级折叠插值级所构成的七级流水线，其特征是，所述数字编码方法是按如下步骤进行：
步骤1、抽取所述模数转换器中一级预放大级输出的两路数字信号，包括：第0级第1路输出S0,1和第0级第2路输出S0,2；
抽取所述模数转换器中第一级折叠插值级至第五级折叠插值级中各级输出的三路数字信号，包括：第1级第1路输出S1,1、第1级第2路输出S1,2、第1级第3路输出S1,3～第5级第1路输出S5,1、第5级第2路输出S5,2、第5级第3路输出S5,3；
抽取所述模数转换器中第六级折叠插值级输出的六路数字信号，包括：第6级第1路输出S6,1～第6级第6路输出S6,6；其中，任意第m级的第1路输出Sm,1包含第m-1级的所有路输出的过零点信息；m＝1,2,…,6；
步骤2、利用式(1)将第六级折叠插值级输出的六路数字信号译码成三位多进制码值，依次记为第6级低位多进制码b6,0、第6级次高位多进制码b6,1和第6级高位多进制码b6,2：
Figure FDA0003780349920000021
式(1)中，S′6,m表示第6级折叠插值级的第m路输出S6,m的逻辑非；+号表示逻辑“或”；S6, 1S6,2表示两路输出的逻辑“与”操作；
步骤3：根据所述六路数字信号，利用式(2)产生第6级校准码eout,6：
eout,6＝S6,1 (2)
步骤4、根据第i+1级校准码eout,i+1，利用式(3)将第i级折叠插值级输出的三路数字信号Si,1、Si,2、Si,3译码成两位多进制码值，包括：第i级低位多进制码bi,0和第i级高位多进制码bi,1：
Figure FDA0003780349920000022
式(3)中，e′out,i+1表示第i+1级校准码eout,i+1的逻辑非；
步骤5、根据所述第i级折叠插值级中输出的三路数字信号Si,1、Si,2、Si,3，利用式(4)产生第i级校准码eout,i：
eout,i＝S′i,2Si,3eout,i+1+Si,1S′i,3e′out,i+1+Si,1Si,2eout,i+1 (4)
步骤6、根据第1级校准码eout,1，利用式(5)将一级预放大级输出的两路数字信号S0,1和S0,2译码成两位多进制码值，包括：第0级低位多进制码b0,0和第0级高位多进制码b0,1；
Figure FDA0003780349920000031
式(5)中，e′out,1表示第1级校准码eout,1的逻辑非；
步骤7、将第j级低位多进制码bj,0和第j级高位多进制码bj,1转成相应位数的二进制数字码值dj，j＝0,1,…,5：
步骤7.1、利用式(6)将第5级低位多进制码b5,0和第5级高位多进制码b5,1转成4位数的二进制数字码值d5＝{d5,3,d5,2,d5,1,d5,0}：
Figure FDA0003780349920000032
步骤7.2、利用式(7)将第4级低位多进制码b4,0和第4级高位多进制码b4,1转成6位数的二进制数字码值d4＝{d4,5,d4,4,d4,3,d4,2,d4,1,d4,0}：
Figure FDA0003780349920000033
步骤7.3、利用式(8)将第3级低位多进制码b3,0和第3级高位多进制码b3,1转成7位数的二进制数字码值d3＝{d3,6,d3,5,d3,4,d3,3,d3,2,d3,1,d3,0}：
Figure FDA0003780349920000041
步骤7.4、利用式(9)将第2级低位多进制码b2,0和第2级高位多进制码b2,1转成9位数的二进制数字码值d2＝{d2,8,d2,7,d2,6,d2,5,d2,4,d2,3,d2,2,d2,1,d2,0}：
Figure FDA0003780349920000042
步骤7.5、利用式(10)将第1级低位多进制码b1,0和第2级高位多进制码b1,1转成9位数的二进制数字码值d1＝{d1,9,d1,8,d1,7,d1,6,d1,5,d1,4,d1,3,d1,2,d1,1,d1,0}：
Figure FDA0003780349920000043
步骤7.6、利用式(11)将预放大级低位多进制码b0,0和第2级高位多进制码b0,1转成12位数的二进制数字码值d0＝{d0,11,d0,10,d0,9,d0,8,d0,7,d0,6,d0,5,d0,4,d0,3,d0,2,d0,1,d0,0}：
Figure FDA0003780349920000051
步骤8、将所述三位多进制码值b6,0、b6,1和b6,2以及6个二进制数字码值{dj|j＝0,1,…,5}依次相加，得到数字编码电路的数字输出D0,D1,…,D11。
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