CN113225085B - 一种高速一步多位逐次逼近-流水线混合型模数转换器 - Google Patents

Abstract

本发明涉及一种高速一步多位逐次逼近‑流水线混合型模数转换器，包括：N1(N1≥2)级子流水线结构、至少一个余差放大器和冗余位校正模块，N1级子流水线结构中第一级子流水线结构至第(N1‑1)级子流水线结构均包括一步多位逐次逼近型模数转换器、数模转换器和减法器，N1级子流水线结构中最后一级子流水线结构包括一步多位逐次逼近型模数转换器。该模数转换器中每一级采用一步多位逐次逼近型结构，可以在每个子级的转换周期中转化出多位数字码，提高了传统一步一位的逐次逼近‑流水线模数转器的每一级的转换速率，从而提高了整个模数转换器的转换速度，同时结合逐次逼近‑流水线混合架构的功耗低、复杂度低、线性度高的特点，实现了高性能的模数转换器。

Description

一种高速一步多位逐次逼近-流水线混合型模数转换器

技术领域

本发明属于模数转换领域，具体涉及一种高速一步多位逐次逼近-流水线混合型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC,Successive Approximation Register Analogto Digital Converter)是在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。逐次逼近型模数转换器的结构简单，功耗低等优点。一步多位逐次逼近型模数转换器，是指在SAR ADC的基础上，在一个转化周期中连续量化多位数字码，从而缩短量化周期数，提高模数转换器的转换速率，具有高速、低功耗的特点，一般应用高速、中高分辨率领域。

流水线型模数转换器(Pipeline ADC,Pipeline Analog to Digital Converter)通过多级低分辨率全并行对输入信号进行逐级量化，将低分辨率的量化码进行编码得到高分辨率的量化码。由于采用流水线形式的工作模式，所以提高了转换速率，一般运用在高速、高分辨率领域。

高速通信系统，如超宽带、光通信等，要求模数转换器具有高速高分辨率。然而，传统的逐次逼近-流水线型模数转换器每一级采用传统一步一位逐次逼近型模数转换器，即量化N位数字码需要N个转换周期，这种结构虽然降低了流水线模数转换器的功耗与面积，但是降低了整体模数转换器的转换速度，因此，在高等分辨率高速场合转换速率受到较大的限制。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种高速一步多位逐次逼近-流水线混合型模数转换器。本发明要解决的技术问题通过以下技术方案实现：

本发明实施例提供了一种高速一步多位逐次逼近-流水线混合型模数转换器，包括：N1(N1≥2)级子流水线结构、至少一个余差放大器和冗余位校正模块，相邻两级所述子流水线结构之间通过所述余差放大器连接，每级所述子流水线结构的数字信号输出端与所述冗余位校正模块的输入端连接，所述冗余位校正模块的输出端输出N位数字码；其中，

所述N1级子流水线结构中第一级子流水线结构至第(N1-1)级子流水线结构均包括一步多位逐次逼近型模数转换器、数模转换器和减法器，所述一步多位逐次逼近型模数转换器的输入端与所述减法器的第一输入端连接，所述一步多位逐次逼近型模数转换器的输出端与所述数模转换器的输入端、所述冗余位校正模块的输入端连接，所述数模转换器的输出端与所述减法器的第二输入端连接，所述减法器的输出端与所述余差放大器的输入端连接；

所述N1级子流水线结构中最后一级子流水线结构包括所述一步多位逐次逼近型模数转换器，所述一步多位逐次逼近型模数转换器的输入端与所述余差放大器的输出端连接，所述一步多位逐次逼近型模数转换器的输出端与所述冗余位校正模块的输入端连接。

在本发明的一个实施例中，当所述N1级子流水线结构中子流水线结构的分辨率为偶数时，所述子流水线结构采用一步多位结构；

当所述子流水线结构的分辨率为奇数时，所述子流水线结构的前(M-1)/K个周期采用一步多位结构，最后一个周期采用一步一位结构。

在本发明的一个实施例中，所述一步多位逐次逼近型模数转换器包括信号电容阵列、2^K-1-1(K≥1)个参考电容阵列、比较器组、控制逻辑电路、时钟产生电路和译码器，其中，

所述信号电容阵列的第一输入端输入模拟信号，所述信号电容阵列的第二输入端输入参考电压，所述信号电容阵列的第一输出端和第二输出端均与所述比较器组的输入端连接；每个所述参考电容阵列的输入端输入所述参考电压，每个所述参考电容阵列的第一输出端和第二输出端均与所述比较器组的输入端连接；所述比较器组的输出端与所述控制逻辑电路的输入端、所述时钟产生电路的输入端、所述译码器的输入端分别连接；所述控制逻辑电路的第一控制信号输出端与所述信号电容阵列的第三输入端连接，所述控制逻辑电路的第二控制信号输出端与所述参考电容阵列的第三输入端连接；所述时钟产生电路的输出端与所述比较器组的输入端连接；所述译码器的输出端输出数字信号。

在本发明的一个实施例中，所述信号电容阵列采用差分结构，所述参考电容阵列采用差分结构。

在本发明的一个实施例中，所述比较器组包括2^K-1(K≥1)个比较器，其中，

所述2^K-1个比较器中第一比较器至第2^K-1-1比较器的第一输入端与所述2^K-1-1个参考电容阵列中每个参考电容阵列的第一输出端一一对应连接，第二输入端与所述2^K-1-1个参考电容阵列中每个参考电容阵列的第二输出端一一对应连接，第三输入端均与所述信号电容阵列的第一输出端连接，第四输入端均与所述信号电容阵列的第二输出端连接；

所述2^K-1个比较器中第2^K-1比较器的第一输入端与所述信号电容阵列的第一输出端连接，第二输入端与所述信号电容阵列的第二输出端连接；

所述2^K-1个比较器中第2^K-1+1比较器至第2^K-1比较器的第一输入端与所述2^K-1-1个参考电容阵列中每个参考电容阵列的第二输出端一一对应连接，第二输入端与所述2^K-1-1个参考电容阵列中每个参考电容阵列的第一输出端一一对应连接，第三输入端均与所述信号电容阵列的第一输出端连接，第四输入端均与所述信号电容阵列的第二输出端连接；

所述2^K-1个比较器中每个比较器的时钟端与所述时钟产生电路的多个输出端一一对应连接；

所述2^K-1个比较器中每个比较器的输出端与所述控制逻辑电路的多个输入端、所述译码器的多个输入端、所述时钟产生电路的多个输入端一一对应连接。

在本发明的一个实施例中，所述第一比较器至所述第2^K-1-1比较器、所述第2^K-1+1比较器至第2^K-1比较器均包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管，其中，

所述第一NMOS管的栅极作为所述第一输入端，所述二NMOS管的栅极作为所述第二输入端，所述第三NMOS管的栅极作为所述第三输入端，所述第四NMOS管的栅极作为所述第四输入端；

所述第一NMOS管的源极、所述第二NMOS管的源极、所述第三NMOS管的源极、所述第四NMOS管的源极与所述第五NMOS管的漏极连接，所述第一NMOS管的漏极与所述第三NMOS管的漏极连接，所述第二NMOS管的漏极与所述第四NMOS管的漏极连接，所述第五NMOS管的源极接地，所述第五NMOS管的栅极输入所述时钟产生电路产生的比较器时钟信号。

在本发明的一个实施例中，所述时钟产生电路包括或非门和与门，其中，

所述或非门的第一输入端与第二输入端连接所述比较器组中任一比较器的差分输出端；所述或非门的输出端连接所述与门的第一输入端，所述与门的第二输入端输入采样时钟反相信号，所述与门的输出端连接所述比较器组中每个比较器的时钟输入。

在本发明的一个实施例中，所述控制逻辑电路包括N级D触发器和反相器，其中，

所述N级D触发器并联，所述N级D触发器中每级D触发器的第一输入端和所述反相器的输入端连接且输入采样时钟信号，所述反相器的输出端连接所述每级D触发器的第二输入端，所述每级D触发器的第一输出端输出第一输出信号(Spi)，所述每级D触发器的第二输出端输出第二输出信号(Sni)，所述每级D触发器的第三输出端连接所述译码器。

在本发明的一个实施例中，所述D触发器包括第一CMOS管、第二CMOS管、第三CMOS管、第四CMOS管、第五CMOS管、第六CMOS管、第七CMOS管、第八CMOS管、第九CMOS管和第十CMOS管，其中，

所述第一CMOS管的栅极、所述第二CMOS管的栅极、所述第五CMOS管的栅极和所述第六CMOS管的栅极接收所述时钟产生电路输出的使能信号，所述第一CMOS管的源极连接所述比较器的输出端以接收第一比较结果，所述第一CMOS管的漏极与所述第五CMOS管的漏极、所述第七CMOS管的栅极连接，所述第二CMOS管；所述第二CMOS管的源极连接所述比较器的输出端以接收第二比较结果，所述第二CMOS管的漏极与所述第六CMOS管的漏极、所述第八CMOS管的栅极连接；所述第三CMOS管的栅极、所述第四CMOS管的栅极均接收所述时钟产生电路产生的复位信号，所述第三CMOS管的源极、所述第四CMOS管的源极、所述第九CMOS管的源极、所述第十CMOS管的源极接地，所述第三CMOS管的漏极与所述第九CMOS管的漏极、所述第七CMOS管的漏极、所述第十CMOS管的栅极连接且输出第一输出信号；所述第四CMOS管的漏极与所述第八CMOS管漏极、所述第九CMOS管的栅极、所述第十CMOS管的漏极连接且输出第二输出信号；所述第五CMOS管的源极、所述第七CMOS管的源极、所述第八CMOS管的源极和所述第六CMOS管的源极连接电源。

在本发明的一个实施例中，所述余差放大器包括第一电容、第二电容、动态放大器、第一开关、第二开关和第三电容，其中，

所述第一电容的一端输入前一级所述子流水线结构输出的余差信号，所述第一电容的另一端与所述第二电容的一端、所述动态放大器的同相输入端连接，所述动态放大器的反相输入端接地，所述动态放大器的第一输出端与所述第二电容的另一端连接且输出第二电压，所述动态放大器的第二输出端与所述第一开关的一端连接，所述动态放大器的第三输出端与所述第二开关的一端连接，所述第一开关的另一端与所述第三电容的一端连接，所述第二开关的另一端与所述第三电容的另一端连接。

与现有技术相比，本发明的有益效果：

本发明的模数转换器中每一级采用一步多位逐次逼近型结构，可以在每个子级的转换周期中转化出多位数字码，提高了传统一步一位的逐次逼近-流水线模数转器的每一级的转换速率，从而提高了整个模数转换器的转换速度，同时结合逐次逼近-流水线混合架构的功耗低、复杂度低、线性度高的特点，实现了高性能的模数转换器。

附图说明

图1为本发明实施例提供的一种高速一步多位逐次逼近-流水线混合型模数转换器的结构示意图；

图2为本发明实施例提供的一种一步多位逐次逼近型模数转换器的结构示意图；

图3为本发明实施例提供的一种高速一步三位流水线混合型模数转换器在每次转换过程中信号电容阵列及参考电容阵列电压输出示意图；

图4为本发明实施例提供的一种四输入比较器的电路结构图；

图5为本发明实施例提供的一种时钟产生电路的结构示意图；

图6为本发明实施例提供的一种控制逻辑电路的结构示意图；

图7为本发明实施例提供的一种D触发器的结构示意图；

图8为本发明实施例提供的一种余差放大器的结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

实施例一

请参见图1，图1为本发明实施例提供的一种高速一步多位逐次逼近-流水线混合型模数转换器的结构示意图，该模数转换器为两级或两级以上的多级流水线结构，包括：N1(N1≥2)级子流水线结构、至少一个余差放大器和冗余位校正模块，其中，相邻两级子流水线结构之间通过余差放大器连接，每级子流水线结构的数字信号输出端与冗余位校正模块的输入端连接，冗余位校正模块的输出端输出N位数字码。具体地，以3级子流水线结构、2个余差放大器为例，第一级子流水线结构的输入端输入模拟信号和参考电压信号，其余差信号输出端连接第一余差放大器的输入端，第一余差放大器的输出端连接第二级子流水线结构的输入端，第二级子流水线结构的余差信号输出端连接第二余差放大器的输入端，第二余差放大器的输出端连接第三级余差放大器的输入端；第一级子流水线结构的数字信号输出端、第二级子流水线结构的数字信号输出端、第三子流水线结构的数字信号输出端均连接至冗余校正模块的输入端，冗余位校正模块的输出端输出N位数字码。

在一个具体实施例中，N1级子流水线结构中第一级子流水线结构至第(N1-1)级子流水线结构均包括一步多位逐次逼近型模数转换器即一步多位SAR ADC、数模转换器DAC和减法器，一步多位逐次逼近型模数转换器的输入端与减法器的第一输入端连接，一步多位逐次逼近型模数转换器的输出端与数模转换器的输入端、冗余位校正模块的输入端连接，数模转换器DAC的输出端与减法器的第二输入端连接，减法器的输出端与余差放大器的输入端连接；其中，减法器的第一输出入端输入模拟信号，第二输入端输入数模转换器DAC输出的模拟量，从而产生余差信号Vi。N1级子流水线结构中最后一级子流水线结构包括一步多位逐次逼近型模数转换器，一步多位逐次逼近型模数转换器的输入端与余差放大器的输出端连接，一步多位逐次逼近型模数转换器的输出端与冗余位校正模块的输入端连接。

具体地，一步多位逐次逼近-流水线混合型模数转换器中每级子流水线结构量化的位数即分辨率以Mi(i＝1，2，3…n)表示，以一个N位的高速一步三位逐次逼近-流水线混合型模数转换器为例，其第一级子流水线结构量化M1位，第二级子流水线结构量化M2位，以此类推；对应的，第一级子流水线结构中一步三位逐次逼近型模数转换器需要M1/3个转换周期；第二级子流水线结构中一步三位逐次逼近型模数转换结构需要M2/3个转换周期，以此类推；采用此方式可以提高逐次逼近-流水线混合型模数转换器的转换速率。

进一步地，当子流水线结构的分辨率Mi为偶数时，该级子流水线结构采用一步多位(K位)结构，当子流水线结构的分辨率Mi为奇数时，前(M-1)/K个周期采用一步多位(K位)结构，最后一个周期采用一步一位结构。对于N位模数转换器，每级流水线的分辨率之和形成该模数转换器量化的位数N，即N为M1、M2、…、Mn之和。

本实施例利用每级的逐次逼近型模数转换器提高了传统基于FLASH结构的精度与硬件效率，同时通过在每一级中采用一步多位逐次逼近型模数转换器结构，在每个子流水线结构的转换周期中转化出多位二进制数字码，大大减小了传统流水线模数转换器的复杂度、面积与功耗，提高了基于一步一位逐次逼近-流水线模数转换器的每一级的转换速度，从而提高整个模数转换器的量化速度，可应用于高分辨率高速度ADC领域。

请参见图2，图2为本发明实施例提供的一种一步多位逐次逼近型模数转换器的结构示意图，该一步多位逐次逼近型模数转换器包括信号电容阵列SDAC、2^K-1-1(K≥1)个参考电容阵列RDAC、比较器组CMP、控制逻辑电路、时钟产生电路和译码器。

其中，信号电容阵列SDAC的第一输入端输入模拟信号，信号电容阵列SDAC的第二输入端输入参考电压，信号电容阵列SDAC的第一输出端Vsig-dacp和第二输出端Vsig-dacn均与比较器组CMP的输入端连接；每个参考电容阵列RDAC的输入端输入参考电压，每个参考电容阵列RDAC的第一输出端Verf-dacn和第二输出端Verf-dacp均与比较器组CMP的输入端连接；比较器组CMP的输出端与控制逻辑电路的输入端、时钟产生电路的输入端、译码器的输入端分别连接；控制逻辑电路的第一控制信号输出端与信号电容阵列SDAC的第三输入端连接，控制逻辑电路的第二控制信号输出端与参考电容阵列RDAC的第三输入端连接；时钟产生电路的输出端与比较器组CMP的输入端连接；译码器的输出端输出数字信号至数模转换器DAC和冗余位校正模块。

在一个具体实施例中，信号电容阵列SDAC采用差分结构，其包括第一信号子电容阵列和第二信号子电容阵列；其中，第一信号子电容阵列的输入端输入模拟信号和参考电压，其输出端作为信号电容阵列SDAC的第一输出端Vsig–dacn和第二输出端Vsig-dacp中的任一个；同样，第二信号子电容阵列的输入端输入模拟信号和参考电压，其输出端第一输出端Vsig–dacn和第二输出端Vsig-dacp中的另一个。

在一个具体实施例中，参考电容阵列RDAC由2^K-1-1个参考电容阵列RDAC构成，每个参考电容阵列RDAC采用差分结构，即每个参考电容阵列RDAC均包括第一参考子电容阵列和第二参考子电容阵列；其中，第一参考子电容阵列的输入端输入参考电压，其输出端作为该参考电容阵列RDAC的第一输出端Verf-dacn或者第二输出端Verf-dacp；第二参考子电容阵列的输入端输入参考电压，其输出端作为该参考电容阵列RDAC的第二输出端Verf-dacp或者第一输出端Verf-dacn。可以理解的是，参考电容阵列RDAC包括多个第一输出端Verf-dacn和多个第二输出端Verf-dacp。

请参见图3，图3为本发明实施例提供的一种高速一步三位流水线混合型模数转换器在每次转换过程中信号电容阵列SDAC及参考电容阵列RDAC电压输出示意图。对于M位的第一级一步三位模数转换过程来说，需要M/3个比较周期，在第一个比较周期中，参考电容阵列RDAC将整个量化电压分为8个相等的区间，即(Vref,3/4Vref),(3/4Vref,2/4Vref),(2/4Vref,1/4Vref),(1/4Vref,0),(0,-1/4Vref),(-1/4Vref,-2/4Vref),(-2/4Vref,-3/4Vref),(-3/4Vref,Vref)，第一信号子电容阵列中第二输出端Vsig-dacp的输出电压是已经完成采样保持的正输入电压，第二信号子电容阵列中第一输出端Vsig–dacn的输出电压为已经完成采样的负输入电压，第一比较周期产生7位温度计码，经控制逻辑电路中的寄存器单元与译码器译码后得到该周期量化的三位数字码；第二个比较周期中，将上一比较周期的信号电容阵列SDAC输出电压所处的电压区间分为大小相等的8个区间，即(4/32Vref,3/32Vref),(3/32Vref,2/32Vref),(2/32Vref,1/32Vref),(1/32Vref,0),(0,-1/32Vref),(-1/32Vref,-2/32Vref),(-2/32Vref,-3/32Vref),(-3/32Vref,-4/32Vref)，共模保持不变，但差模减小8倍，后续比较过程与比较周期以此类推。

请再次参见图2，比较器组CMP包括2^K-1(K≥1)个比较器CMP，即比较器组CMP包括第一比较器、第二比较器、…、第2^K-1-1比较器、第2^K-1比较器、第2^K-1+1比较器、…、第2^K-1比较器，第一比较器至第2^K-1-1比较器、第2^K-1+1比较器至第2^K-1比较器为四输入比较器，该四输入比较器包括第一输入端H0、第二输入端H1、第三输入端H3和第四输入端H4，第2^K-1比较器为二输入比较器，该二输入比较器包括第一输入端S1和第二输入端S2，其中，第一输入端H0、第三输入端H3、第一输入端S1可以为同相输入端，第二输入端H1、第四输入端H4、第二输入端S2可以为反相输入端。进一步地，第一比较器至第2^K-1-1比较器的第一输入端H0与2^K-1-1个参考电容阵列RDAC中每个参考电容阵列RDAC的第一输出端Verf-dacn一一对应连接，第二输入端H1与2^K-1-1个参考电容阵列RDAC中每个参考电容阵列RDAC的第二输出端Verf-dacp一一对应连接，第三输入端H3均与信号电容阵列SDAC的第一输出端Vsig-dacp连接，第四输入端H4均与信号电容阵列SDACRDAC的第二输出端Vsig-dacn连接；第2^K-1比较器的第一输入端S1与信号电容阵列SDAC的第一输出端Vsig-dacp连接，第二输入端S2与信号电容阵列SDAC的第二输出端Vsig-dacn连接；第2^K-1+1比较器至第2^K-1比较器的第一输入端H0与2^{K -1}-1个参考电容阵列RDAC中每个参考电容阵列RDAC的第二输出端Verf-dacp一一对应连接，第二输入端H1与2^K-1-1个参考电容阵列RDAC中每个参考电容阵列RDAC的第一输出端Verf-dacn一一对应连接，第三输入端H3均与信号电容阵列SDAC的第一输出端Vsig-dacp连接，第四输入端H4均与信号电容阵列SDAC的第二输出端Vsig-dacn连接；所述2^K-1个比较器中每个比较器的时钟端与所述时钟产生电路的多个输出端一一对应连接；所述2^K-1个比较器中每个比较器的输出端与控制逻辑电路的多个输入端、译码器的多个输入端、时钟产生电路的多个输入端一一对应连接。

请参见图4，图4为本发明实施例提供的一种四输入比较器的电路结构图。该四输入比较器包括第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5。

其中，第一NMOS管MN1的栅极作为第一输入端H0，二NMOS管MN2的栅极作为第二输入端H1，第三NMOS管MN3的栅极作为第三输入端H3，第四NMOS管MN4的栅极作为第四输入端H4；第一NMOS管MN1的源极、第二NMOS管MN2的源极、第三NMOS管MN3的源极、第四NMOS管MN4的源极与第五NMOS管MN5的漏极连接，第一NMOS管MN1的漏极与第三NMOS管MN3的漏极连接，第二NMOS管MN2的漏极与第四NMOS管MN4的漏极连接，第五NMOS管MN5的源极接地，第五NMOS管MN5的栅极输入时钟产生电路产生的比较器时钟信号CLK_COMP。

请参见图5，图5为本发明实施例提供的一种时钟产生电路的结构示意图。该时钟产生电路包括或非门和与门，与门和或非门形成组合逻辑电路。其中，或非门的第一输入端与第二输入端连接比较器组CMP中任一比较器的差分输出端；或非门的输出端连接与门的第一输入端，与门的第二输入端输入采样时钟反相信号

与门的输出端连接比较器组CMP中每个比较器的时钟端CLK_COMP。进一步地，与门和或非门所形成的组合逻辑电路可以从比较器组CMP中任意获取一个比较器输出的比较结果，或者获取多个比较器输出的比较结果，从而为比较器提供时钟信号。需要说明的是，图5中的比较器CMP是比较器组CMP中的比较器。

请参见图6，图6为本发明实施例提供的一种控制逻辑电路的结构示意图。该控制逻辑电路SAR LOGIC包括：N级D触发器和反相器，其中，N级D触发器并联，N级D触发器中每级D触发器的第一输入端和反相器的输入端连接且均输入外部输入的采样时钟信号CS，反相器的输出端连接每级D触发器的第二输入端，每级D触发器的第一输出端输出第一输出信号Spi，每级D触发器的第二输出端输出第二输出信号Sni，每级D触发器的第三输出端Di连接译码器。需要说明的是，由于每级D触发器的输出端的输出信号D1、D2、…、Dn与比较器组CMP中每个比较器的输出电平相对应，控制逻辑电路SAR LOGIC可以与译码器相连，将输出信号D1、D2、…、Dn输出至译码器，也可由比较器将其输出电平输出至译码器进行直接译码。

请参见图7，图7为本发明实施例提供的一种D触发器的结构示意图。D触发器包括第一CMOS管M1、第二CMOS管M2、第三CMOS管M3、第四CMOS管M4、第五CMOS管M5、第六CMOS管M6、第七CMOS管M7、第八CMOS管M8、第九CMOS管M9和第十CMOS管M10。

其中，第一CMOS管M1的栅极、第二CMOS管M2的栅极、第五CMOS管M5的栅极和第六CMOS管M6的栅极接收时钟产生电路输出的使能信号ENi，第一CMOS管M1的源极连接比较器的输出端以接收第一比较结果Op，第一CMOS管M1的漏极与第五CMOS管M5的漏极、第七CMOS管M7的栅极连接，第二CMOS管M2；第二CMOS管M2的源极连接比较器的输出端以接收第二比较结果On，第二CMOS管M2的漏极与第六CMOS管M6的漏极、第八CMOS管M8的栅极连接；第三CMOS管M3的栅极、第四CMOS管M4的栅极均接收时钟产生电路产生的复位信号RST，第三CMOS管M3的源极、第四CMOS管M4的源极、第九CMOS管M9的源极、第十CMOS管M10的源极接地，第三CMOS管M3的漏极与第九CMOS管M9的漏极、第七CMOS管M7的漏极、第十CMOS管M10的栅极连接且输出第一输出信号Spi；第四CMOS管M4的漏极与第八CMOS管M8漏极、第九CMOS管M9的栅极、第十CMOS管M10的漏极连接且输出第二输出信号Sni；第五CMOS管M5的源极、第七CMOS管M7的源极、第八CMOS管M8的源极和第六CMOS管M6的源极连接电源VDD。

请参见图8，图8为本发明实施例提供的一种余差放大器的结构示意图。该余差放大器包括第一电容Cs、第二电容C_F、动态放大器DA、第一开关CLK1、第二开关CLK2和第三电容C_RES。

其中，第一电容Cs的一端输入前一级子流水线结构输出的余差信号Vi，第一电容Cs的另一端与第二电容C_F的一端、动态放大器DA的同相输入端连接，动态放大器DA的反相输入端接地，动态放大器DA的第一输出端与第二电容C_F的另一端连接且输出电压信号Vo，动态放大器DA的第二输出端与第一开关CLK1的一端连接，动态放大器DA的第三输出端与第二开关CLK2的一端连接，第一开关CLK1的另一端与第三电容C_RES的一端连接，第二开关CLK2的另一端与第三电容C_RES的另一端连接。

本实施例中，余差放大器的增益为1，级间增益A_CL可由下式进行确定：

其中，C_S表示第一电容，C_F表示第二电容。

余差放大器采用闭环动态放大器结构，输入端输入前一级子流水线结构输出的余差信号Vi，输出端连接下一级一步多位逐次逼近模数转换器中采样保持电路的输入端；该余差放大器主要用来将前一级子流水线结构中得到的余差信号Vi经过放大后传送至下一级继续量化，因此每一级子流水线结构都输出一个余量值作为下一级子流水线结构的输入，同时产生当前级的低分辨率的数字码到冗余位校正模块中。

在一个具体实施例中，冗余位校正模块具有多个输入端，每个输入端分别输入每一级一步多位逐次逼近型模数转换器量化的数字码；输出端为整个高速一步多位逐次逼近-流水线混合型模数转换器的输出端，其输出为经编码转换后所得到的N位二进制数字码，该二进制数字码与模拟信号相对应。

本实施例的模数转换器中每一级采用一步多位逐次逼近型结构，可以在每个子级的转换周期中转化出多位数字码，提高了传统一步一位的逐次逼近-流水线模数转器的每一级的转换速率，从而提高了整个模数转换器的转换速度，同时结合逐次逼近-流水线混合架构的功耗低、复杂度低、线性度高的特点，实现了高性能的模数转换器。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，包括：N1(N1≥2)级子流水线结构、至少一个余差放大器和冗余位校正模块，相邻两级所述子流水线结构之间通过所述余差放大器连接，每级所述子流水线结构的数字信号输出端与所述冗余位校正模块的输入端连接，所述冗余位校正模块的输出端输出N位数字码；其中，

所述N1级子流水线结构中第一级子流水线结构至第(N1-1)级子流水线结构均包括一步多位逐次逼近型模数转换器、数模转换器和减法器，所述一步多位逐次逼近型模数转换器的输入端与所述减法器的第一输入端连接，所述一步多位逐次逼近型模数转换器的输出端与所述数模转换器的输入端、所述冗余位校正模块的输入端连接，所述数模转换器的输出端与所述减法器的第二输入端连接，所述减法器的输出端与所述余差放大器的输入端连接；

所述N1级子流水线结构中最后一级子流水线结构包括所述一步多位逐次逼近型模数转换器，所述一步多位逐次逼近型模数转换器的输入端与所述余差放大器的输出端连接，所述一步多位逐次逼近型模数转换器的输出端与所述冗余位校正模块的输入端连接。

2.根据权利要求1所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，

当所述N1级子流水线结构中子流水线结构的分辨率为偶数时，所述子流水线结构采用一步多位结构；

当所述子流水线结构的分辨率为奇数时，所述子流水线结构的前(M-1)/K个周期采用一步多位结构，最后一个周期采用一步一位结构。

3.根据权利要求1所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述一步多位逐次逼近型模数转换器包括信号电容阵列(SDAC)、2^K-1-1(K≥1)个参考电容阵列(RDAC)、比较器组(CMP)、控制逻辑电路、时钟产生电路和译码器，其中，

所述信号电容阵列(SDAC)的第一输入端输入模拟信号，所述信号电容阵列(SDAC)的第二输入端输入参考电压，所述信号电容阵列(SDAC)的第一输出端(Vsig-dacp)和第二输出端(Vsig-dacn)均与所述比较器组(CMP)的输入端连接；每个所述参考电容阵列(RDAC)的输入端输入所述参考电压，每个所述参考电容阵列(RDAC)的第一输出端(Verf-dacn)和第二输出端(Verf-dacp)均与所述比较器组(CMP)的输入端连接；所述比较器组(CMP)的输出端与所述控制逻辑电路的输入端、所述时钟产生电路的输入端、所述译码器的输入端分别连接；所述控制逻辑电路的第一控制信号输出端与所述信号电容阵列(SDAC)的第三输入端连接，所述控制逻辑电路的第二控制信号输出端与所述参考电容阵列(RDAC)的第三输入端连接；所述时钟产生电路的输出端与所述比较器组(CMP)的输入端连接；所述译码器的输出端输出数字信号。

4.根据权利要求3所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述信号电容阵列(SDAC)采用差分结构，所述参考电容阵列(RDAC)采用差分结构。

5.根据权利要求3所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述比较器组(CMP)包括2^K-1(K≥1)个比较器，其中，

所述2^K-1个比较器中第一比较器至第2^K-1-1比较器的第一输入端(H0)与所述2^K-1-1个参考电容阵列(RDAC)中每个参考电容阵列(RDAC)的第一输出端(Verf-dacn)一一对应连接，第二输入端(H1)与所述2^K-1-1个参考电容阵列(RDAC)中每个参考电容阵列(RDAC)的第二输出端(Verf-dacp)一一对应连接，第三输入端(H3)均与所述信号电容阵列(SDAC)的第一输出端(Vsig-dacp)连接，第四输入端(H4)均与所述信号电容阵列(SDAC)的第二输出端(Vsig-dacn)连接；

所述2^K-1个比较器中第2^K-1比较器的第一输入端(S1)与所述信号电容阵列(SDAC)的第一输出端(Vsig-dacp)连接，第二输入端(S2)与所述信号电容阵列(SDAC)的第二输出端(Vsig-dacn)连接；

所述2^K-1个比较器中第2^K-1+1比较器至第2^K-1比较器的第一输入端(H0)与所述2^K-1-1个参考电容阵列(RDAC)中每个参考电容阵列(RDAC)的第二输出端(Verf-dacp)一一对应连接，第二输入端(H1)与所述2^K-1-1个参考电容阵列(RDAC)中每个参考电容阵列(RDAC)的第一输出端(Verf-dacn)一一对应连接，第三输入端(H3)均与所述信号电容阵列(SDAC)的第一输出端(Vsig-dacp)连接，第四输入端(H4)均与所述信号电容阵列(SDAC)的第二输出端(Vsig-dacn)连接；

所述2^K-1个比较器中每个比较器的时钟端与所述时钟产生电路的多个输出端一一对应连接；

所述2^K-1个比较器中每个比较器的输出端与所述控制逻辑电路的多个输入端、所述译码器的多个输入端、所述时钟产生电路的多个输入端一一对应连接。

6.根据权利要求5所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述第一比较器至所述第2^K-1-1比较器、所述第2^K-1+1比较器至第2^K-1比较器均包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第五NMOS管(MN5)，其中，

所述第一NMOS管(MN1)的栅极作为所述第一输入端(H0)，所述二NMOS管(MN2)的栅极作为所述第二输入端(H1)，所述第三NMOS管(MN3)的栅极作为所述第三输入端(H3)，所述第四NMOS管(MN4)的栅极作为所述第四输入端(H4)；

所述第一NMOS管(MN1)的源极、所述第二NMOS管(MN2)的源极、所述第三NMOS管(MN3)的源极、所述第四NMOS管(MN4)的源极与所述第五NMOS管(MN5)的漏极连接，所述第一NMOS管(MN1)的漏极与所述第三NMOS管(MN3)的漏极连接，所述第二NMOS管(MN2)的漏极与所述第四NMOS管(MN4)的漏极连接，所述第五NMOS管(MN5)的源极接地，所述第五NMOS管(MN5)的栅极输入所述时钟产生电路产生的比较器时钟信号。

7.根据权利要求5所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述时钟产生电路包括或非门和与门，其中，

所述或非门的第一输入端与第二输入端连接所述比较器组(CMP)中任一比较器的差分输出端；所述或非门的输出端连接所述与门的第一输入端，所述与门的第二输入端输入采样时钟反相信号

所述与门的输出端连接所述比较器组(CMP)中每个比较器的时钟输入端(CLK_COMP)。

8.根据权利要求3所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述控制逻辑电路包括N级D触发器和反相器，其中，

所述N级D触发器并联，所述N级D触发器中每级D触发器的第一输入端和所述反相器的输入端连接且输入采样时钟信号(CS)，所述反相器的输出端连接所述每级D触发器的第二输入端，所述每级D触发器的第一输出端输出第一输出信号(Spi)，所述每级D触发器的第二输出端输出第二输出信号(Sni)，所述每级D触发器的第三输出端(Di)连接所述译码器。

9.根据权利要求8所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述D触发器包括第一CMOS管(M1)、第二CMOS管(M2)、第三CMOS管(M3)、第四CMOS管(M4)、第五CMOS管(M5)、第六CMOS管(M6)、第七CMOS管(M7)、第八CMOS管(M8)、第九CMOS管(M9)和第十CMOS管(M10)，其中，

所述第一CMOS管(M1)的栅极、所述第二CMOS管(M2)的栅极、所述第五CMOS管(M5)的栅极和所述第六CMOS管(M6)的栅极接收所述时钟产生电路输出的使能信号，所述第一CMOS管(M1)的源极连接所述比较器的输出端以接收第一比较结果(Op)，所述第一CMOS管(M1)的漏极与所述第五CMOS管(M5)的漏极、所述第七CMOS管(M7)的栅极连接，所述第二CMOS管(M2)；所述第二CMOS管(M2)的源极连接所述比较器的输出端以接收第二比较结果(On)，所述第二CMOS管(M2)的漏极与所述第六CMOS管(M6)的漏极、所述第八CMOS管(M8)的栅极连接；所述第三CMOS管(M3)的栅极、所述第四CMOS管(M4)的栅极均接收所述时钟产生电路产生的复位信号(RST)，所述第三CMOS管(M3)的源极、所述第四CMOS管(M4)的源极、所述第九CMOS管(M9)的源极、所述第十CMOS管(M10)的源极接地，所述第三CMOS管(M3)的漏极与所述第九CMOS管(M9)的漏极、所述第七CMOS管(M7)的漏极、所述第十CMOS管(M10)的栅极连接且输出第一输出信号(Spi)；所述第四CMOS管(M4)的漏极与所述第八CMOS管(M8)漏极、所述第九CMOS管(M9)的栅极、所述第十CMOS管(M10)的漏极连接且输出第二输出信号(Sni)；所述第五CMOS管(M5)的源极、所述第七CMOS管(M7)的源极、所述第八CMOS管(M8)的源极和所述第六CMOS管(M6)的源极连接电源(VDD)。

10.根据权利要求3所述的一种高速一步多位逐次逼近-流水线混合型模数转换器，其特征在于，所述余差放大器包括第一电容(Cs)、第二电容(C_F)、动态放大器(DA)、第一开关(CLK1)、第二开关(CLK2)和第三电容(C_RES)，其中，

所述第一电容(Cs)的一端输入前一级所述子流水线结构输出的余差信号(Vi)，所述第一电容(Cs)的另一端与所述第二电容(C_F)的一端、所述动态放大器(DA)的同相输入端连接，所述动态放大器(DA)的反相输入端接地，所述动态放大器(DA)的第一输出端与所述第二电容(C_F)的另一端连接且输出第二电压(Vo)，所述动态放大器(DA)的第二输出端与所述第一开关(CLK1)的一端连接，所述动态放大器(DA)的第三输出端与所述第二开关(CLK2)的一端连接，所述第一开关(CLK1)的另一端与所述第三电容(C_RES)的一端连接，所述第二开关(CLK2)的另一端与所述第三电容(C_RES)的另一端连接。

Images