CN110086471A - 一种一步三位逐次逼近型模数转换器 - Google Patents

Abstract

本发明属于数模转换领域，具体涉及一种一步三位逐次逼近型模数转换器，第一自举开关设置在模拟信号输入端与信号电容阵列之间，第二自举开关设置在参考电压输入端与参考电容阵列之间，信号电容阵列的输出端、参考电容阵列的输出端分别与比较器组的第一输入端连接、第二输入端连接；比较器组的第一输出端与控制逻辑电路的输入端连接，控制逻辑电路的第一控制信号输出端、第二控制信号输出端分别与信号电容阵列的控制信号输入端和参考电容阵列的控制信号输入端连接；寄存器单元设置在控制逻辑电路的结果输出端与译码器的信号输入端之间；伪异步时钟产生单元获得比较器组比较结果为比较器提供时钟信号。本发明可以提高模数转换速率。

Description

一种一步三位逐次逼近型模数转换器

技术领域

本发明属于数模转换领域，具体涉及一种一步三位逐次逼近型模数转换器。

背景技术

逐次逼近型模数转换器(SAR ADC，successive approximation register Analogto Digital)，是在每一次转换过程中，通过遍历所有的量化值并将其转化为模拟值，将输入信号与其逐一比较，最终得到要输出的数字信号。由于逐次逼近型模数转换器的结构简单，功耗低等优点，因此，逐次逼近型模数转换器在可穿戴设备和医疗器械等低功耗需求领域被广泛采用。

高速通信系统，如超宽带、光通信等，要求模数转换器具有中低分辨率，采样率超过1GHz。传统异步逐次逼近型模数转换器由于结构简单，且功耗较低，广泛应用于以上系统。然而，受限于单个比较器的结构，传统逐次逼近型模数转换器在每个比较周期内只能量化一位数字码，称为一步一位逐次逼近型模数转换器，这样，一个N位精度的逐次逼近型模数转换器至少需要N个比较周期，因此，转换速率受到很大的限制。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种一步三位逐次逼近型模数转换器。本发明要解决的技术问题通过以下技术方案实现：

一种一步三位逐次逼近型模数转换器，包括：模拟信号输入端、参考电压输入端、信号电容阵列、参考电容阵列、逻辑控制电路、比较器组、伪异步时钟产生单元、寄存器单元、译码器、第一自举开关和第二自举开关；

所述第一自举开关设置在所述模拟信号输入端与所述信号电容阵列之间，所述第二自举开关设置在所述参考电压输入端与所述参考电容阵列之间，所述信号电容阵列的输出端与所述比较器组的第一输入端连接，所述参考电容阵列的输出端与所述比较器组的第二输入端连接；所述比较器组的第一输出端与控制逻辑电路的输入端连接，所述控制逻辑电路的第一控制信号输出端与信号电容阵列的控制信号输入端连接，所述控制逻辑电路的第二控制信号输出端与参考电容阵列的控制信号输入端连接；所述寄存器单元设置在控制逻辑电路的结果输出端与译码器的信号输入端之间；所述比较器组的第二输出端与伪异步时钟产生单元的输入端连接，所述伪异步时钟产生单元的输出端与比较器组的时钟信号输入端连接。

在本发明的一个实施例中，所述第一自举开关和第二自举开关的输出端均包括两个输出接口。

在本发明的一个实施例中，所述信号电容阵列包括第一子电容阵列和第二子电容阵列，所述第一子电容阵列的输入端与第一自举开关的第一输出接口连接，第二子电容阵列的输入端与第一自举开关的第二输出接口连接，所述第一子电容阵列和所述第二子电容阵列的输出端与比较器组的输入端连接。

在本发明的一个实施例中，所述参考电容阵列包括第三子电容阵列和第四子电容阵列，所述第三子电容阵列的输入端与第二自举开关的第一输出接口连接，第四子电容阵列的输入端与第二自举开关的第二输出接口连接，所述第三子电容阵列和所述第四子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第二控制信号输出端分别与第三子电容阵列和第四子电容阵列连接。

在本发明的一个实施例中，所述比较器组包括第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器；

所述第一比较器、第二比较器、第三比较器的第一输入端与第四子电容阵列的输出端连接、第二输入端与第三子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接；

所述第四比较器的第一输入端与第一子电容阵列的输出端连接、第二输入端与第二子电容阵列的输出端连接；

所述第五比较器、第六比较器、第七比较器的第一输入端与第三子电容阵列的输出端连接、第二输入端与第四子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接。

在本发明的一个实施例中，所述伪异步时钟产生单元包括冗余比较器和组合逻辑电路；

所述逻辑组合电路包括或非门和与门；

所述冗余比较器的输入端与参考电容阵列的输出端连接；所述冗余比较器的输出端与与非门的输入端连接，所述与非门的输出端和与门的第一输入端，所述与门的第二输入端输入采样时钟的反相信号，所述与门的输出端与冗余比较器的时钟端连接，所述与门的输出端还与所述第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器的时钟输入端连接。

在本发明的一个实施例中，所述第一子电容阵列和第二子电容阵列均包括：冗余电容、若干依次并行连接的加权电容器组，所述加权电容器组包括7n个电容，n≥1。

在本发明的一个实施例中，所述第三子电容阵列和第四子电容阵列均包括：冗余电容、若干依次并行连接的加权电容器组，所述加权电容器组包括m+3个电容，m≥0。

在本发明的一个实施例中，所述第一比较器和第七比较器结构相同，所述第一比较器包括H10、H11、H12和H13四个输入端，所述第七比较器包括H70、H71、H72和H73四个输入端，所述第一比较器和第七比较器的晶体管宽长比为H10：H11：H12：H13＝H70：H71：H72：H73＝3:3:1:1；

所述第二比较器和第六比较器结构相同，所述第二比较器包括H20、H21、H22和H23四个输入端，所述第六比较器包括H60、H61、H62和H63四个输入端，所述第二比较器和第六比较器的晶体管宽长比为H20：H21：H22：H23＝H60：H61：H62：H63＝2:2:1:1；

所述第三比较器和第五比较器结构相同，所述第三比较器包括H30、H31、H32和H33四个输入端，所述第五比较器包括H50、H51、H52和H53四个输入端，所述第三比较器和第五比较器的晶体管宽长比为H30：H31：H32：H33＝H50：H51：H52：H53＝1:1:1:1；

所述第四比较器包括H40和H41两个输入端，所述第四比较器的晶体管宽长比为H40：H41＝1:1。

本发明的有益效果：

本发明采用信号电容阵列、参考电容阵列分别对模拟信号和参考电压置位和转换，再通过比较器组对信号进行比较输出，并通过逻辑控制电路得到数字码，提高模数转换速率。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种一步三位逐次逼近性模数转换器的结构示意图；

图2是本发明实施例提供的一种一步三位逐次逼近性模数转换器中信号电容阵列及参考电容阵列的电路图；

图3是本发明实施例提供的一种一步三位逐次逼近性模数转换器中信号电容阵列及参考电容阵列电压输出示意图；

图4是本发明实施例提供的一种一步三位逐次逼近性模数转换器的比较器组电路示意图；

图5是本发明实施例提供的一种一步三位逐次逼近性模数转换器的伪异步时钟产生单元示意图；

图6是本发明实施例提供的一种一步三位逐次逼近性模数转换器的控制信号产生电路示意图；

图7是本发明实施例提供的一种一步三位逐次逼近性模数转换器的复位信号产生电路示意图；

图8是本发明实施例提供的一种一步三位逐次逼近性模数转换器的使能信号产生电路电路图；

图9是本发明实施例提供的一种一步三位逐次逼近性模数转换器的逻辑控制器电路连接示意图；

图10是本发明实施例提供的一种一步三位逐次逼近性模数转换器的逻辑控制器内部结构示意图；

图11是本发明实施例提供的一种一步三位逐次逼近性模数转换器的寄存器单元的电路图

图12是本发明实施例提供的一种一步三位逐次逼近性模数转换器的四输入比较器的电路结构图；

图13是本发明实施例提供的一种一步三位逐次逼近性模数转换器的双输入比较器的电路结构图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图1，图1是本发明实施例提供的一种一步三位逐次逼近性模数转换器的结构示意图，一种一步三位逐次逼近型模数转换器，包括：模拟信号输入端、参考电压输入端、信号电容阵列、参考电容阵列、逻辑控制电路、比较器组、伪异步时钟产生单元、寄存器单元、译码器、第一自举开关和第二自举开关；

所述第一自举开关设置在所述模拟信号输入端与所述信号电容阵列之间，所述第二自举开关设置在所述参考电压输入端与所述参考电容阵列之间，所述信号电容阵列的输出端与所述比较器组的第一输入端连接，所述参考电容阵列的输出端与所述比较器组的第二输入端连接；所述比较器组的第一输出端与控制逻辑电路的输入端连接，所述控制逻辑电路的第一控制信号输出端与信号电容阵列的控制信号输入端连接，所述控制逻辑电路的第二控制信号输出端与参考电容阵列的控制信号输入端连接；所述寄存器单元设置在控制逻辑电路的结果输出端与译码器的信号输入端之间；所述比较器组的第二输出端与伪异步时钟产生单元的输入端连接，所述伪异步时钟产生单元的输出端与比较器组的时钟信号输入端连接。

在本发明的一个实施例中，所述第一自举开关和第二自举开关的输出端均包括两个输出接口。

请参见图2，图2是本发明实施例提供的一种一步三位逐次逼近性模数转换器中信号电容阵列及参考电容阵列的电路图，在本发明的一个实施例中，所述信号电容阵列包括第一子电容阵列和第二子电容阵列,所述第一子电容阵列的输入端与第一自举开关的第一输出接口连接，第二子电容阵列的输入端与第一自举开关的第二输出接口连接，所述第一子电容阵列和所述第二子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第一控制信号输出端分别与第一子电容阵列和第二子电容阵列连接。

在本发明的一个实施例中，所述参考电容阵列包括第三子电容阵列和第四子电容阵列，所述第三子电容阵列的输入端与第二自举开关的第一输出接口连接，第四子电容阵列的输入端与第二自举开关的第二输出接口连接，所述第三子电容阵列和所述第四子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第二控制信号输出端分别与第三子电容阵列和第四子电容阵列连接。

在本发明的一个实施例中，请参考图4，图4是本发明实施例提供的一种一步三位逐次逼近性模数转换器的比较器组电路示意图，所述比较器组包括第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器；

所述第一比较器、第二比较器、第三比较器的第一输入端与第四子电容阵列的输出端连接、第二输入端与第三子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接；

所述第四比较器的第一输入端与第一子电容阵列的输出端连接、第二输入端与第二子电容阵列的输出端连接；

所述第五比较器、第六比较器、第七比较器的第一输入端与第三子电容阵列的输出端连接、第二输入端与第四子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接。

在本发明的一个实施例中，请参考图5，图5是本发明实施例提供的一种一步三位逐次逼近性模数转换器的伪异步时钟产生单元示意图，所述伪异步时钟产生单元包括冗余比较器和组合逻辑电路；

所述逻辑组合电路包括或非门和与门；

所述冗余比较器的输入端与参考电容阵列的输出端连接；所述冗余比较器的输出端与与非门的输入端连接，所述与非门的输出端和与门的第一输入端，所述与门的第二输入端输入采样时钟的反相信号，所述与门的输出端与冗余比较器的时钟端连接，所述与门的输出端还与所述第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器的时钟输入端连接。

在本发明的一个实施例中，所述第一子电容阵列和第二子电容阵列均包括：冗余电容、若干依次并行连接的加权电容器组，所述加权电容器组包括7n个电容，n≥1。

具体的，第一子电容阵列和第二子电容阵列中加权电容器组包括7个电容。第一子电容阵列的加权电容器组(C₁₀₀、C₁₀₁、C₁₀₂、C₁₀₃、....、C₁₁₄、C₁₁₅、C₁₁₆)的上极板、冗余电容C_R1的上极板接第一信号电容阵列输出电压V_sig-dacp，第一子电容阵列的加权电容器组(C₁₀₀、C₁₀₁、C₁₀₂、C₁₀₃、....、C₁₁₄、C₁₁₅、C₁₁₆)、冗余电容C_R1的下极板与第一单刀双掷开关的不动端连接，第一单刀多掷开关的动端选择性连接第一参考电压V_refp和第二参考电压V_refn，逻辑控制电路的第一控制信号输出端通过冗余电容C_R1与第一字电容阵列连接；第二子电容阵列的加权电容器组(C₂₀₀、C₂₀₁、C₂₀₂、C₂₀₃、C₂₀₄、C₂₀₅、.......、C₂₁₅、C₂₁₆)的上极板、冗余电容C_R1的上极板接第二信号电容阵列输出电压V_sig-dacn，第二子电容阵列的加权电容器组(C₂₀₀、C₂₀₁、C₂₀₂、C₂₀₃、C₂₀₄、C₂₀₅、.......、C₂₁₅、C₂₁₆)、冗余电容C_R2的下极板与第二单刀双掷开关的不动端连接，第二单刀多掷开关的动端选择性连接第一参考电压V_refp和第二参考电压V_refn，逻辑控制电路的第一控制信号输出端通过冗余电容C_R2与第一字电容阵列连接。

在本发明的一个实施例中，所述第三子电容阵列和第四子电容阵列均包括：冗余电容、若干依次并行连接的加权电容器组，所述加权电容器组包括m+3个电容，m≥0。

具体的，第三子电容阵列和第四子电容阵列的加权电容组包括三个电容。第三子电容阵列(C₃₀、C₃₁、C₃₂)的上极板、冗余电容C_R3的上极板接第一参考电容阵列输出电压V_ref-dacp，第三子电容阵列(C₃₀、C₃₁、C₃₂)的下极板、冗余电容C_R3的下极板接第三单刀双掷开关的不动端，第三单刀双掷开关的动端选择性连接第一参考电压V_refp和第二参考电压V_refn，逻辑控制电路的第二控制信号输出端通过冗余电容C_R3与第三子电容阵列连接；第四子电容阵列(C₄₀、C₄₁、C₄₂)的上极板、冗余电容C_R4的上极板接第二参考电容阵列输出电压V_ref-dacn，第四子电容阵列(C₃₀、C₃₁、C₃₂)的下极板、冗余电容C_R3的下极板接第三单刀双掷开关的不动端，第三单刀双掷开关的动端选择性连接第一参考电压V_refp和第二参考电压V_refn，逻辑控制电路的第二控制信号输出端通过冗余电容C_R3与第三子电容阵列连接。

在本发明的一个实施例中，所述第一比较器和第七比较器结构相同，所述第一比较器包括H10、H11、H12和H13四个输入端，所述第七比较器包括H70、H71、H72和H73四个输入端，所述第一比较器和第七比较器的晶体管宽长比为H10：H11：H12：H13＝H70：H71：H72：H73＝3:3:1:1；

所述第二比较器和第六比较器结构相同，所述第二比较器包括H20、H21、H22和H23四个输入端，所述第六比较器包括H60、H61、H62和H63四个输入端，所述第二比较器和第六比较器的晶体管宽长比为H20：H21：H22：H23＝H60：H61：H62：H63＝2:2:1:1；

所述第三比较器和第五比较器结构相同，所述第三比较器包括H30、H31、H32和H33四个输入端，所述第五比较器包括H50、H51、H52和H53四个输入端，所述第三比较器和第五比较器的晶体管宽长比为H30：H31：H32：H33＝H50：H51：H52：H53＝1:1:1:1；

所述第四比较器包括H40和H41两个输入端，所述第四比较器的晶体管宽长比为H40：H41＝1:1。

进一步地，第一比较器与第七比较器结构相同，同相输入端H10与反相输入端H11的晶体管宽长比为3，同相输入端H10与反相输入端H11分别连接第二参考电容阵列输出电压V_ref-dacn和第一参考电容阵列输出电压V_ref-dacp，同相输入端H70与反相输入端H71的晶体管宽长比为3，同相输入端H70与反相输入端H71分别连接第一参考电容阵列输出电压V_ref-dacp和第二参考电容阵列输出电压V_ref-dacn，同相输入端H12与反相输入端H13的晶体管宽长比为1，同相输入端H12与反相输入端H13分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn，同相输入端H72与反相输入端H73的晶体管宽长比为1，同相输入端H72与反相输入端H73分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn；第二比较器与第六比较器的结构相同，同相输入端H20与反相输入端H21的晶体管宽长比为2，同相输入端H20与反相输入端H21分别连接第二参考电容阵列输出电压V_ref-dacn和第一参考电容阵列输出电压V_ref-dacp，同相输入端H60与反相输入端H61的晶体管宽长比为2，同相输入端H60与反相输入端H61分别连接第一参考电容阵列输出电压V_ref-dacp和第二参考电容阵列输出电压V_ref-dacn，同相输入端H22与反相输入端H23的晶体管宽长比为1，同相输入端H22与反相输入端H23分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn，同相输入端H62与反相输入端H63的晶体管宽长比为1，同相输入端H62与反相输入端H63分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn；第三比较器与第五比较器的结构相同，同相输入端H30与反相输入端H31的晶体管宽长比为1，同相输入端H30与反相输入端H31分别连接第二参考电容阵列输出电压V_ref-dacn和第一参考电容阵列输出电压V_ref-dacp，输入端同相输入端H50与反相输入端H51的晶体管宽长比为1，输入端同相输入端H50与反相输入端H51分别连接第一参考电容阵列输出电压V_ref-dacp和第二参考电容阵列输出电压V_ref-dacn，同相输入端H32与反相输入端H33的晶体管宽长比为1，同相输入端H32与反相输入端H33分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn，同相输入端H52与反相输入端H53的晶体管宽长比为1，同相输入端H52与反相输入端H53分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn；第四比较器的同相输入端H40与反相输入端H41的晶体管宽长比为1，同相输入端H40与反相输入端H41分别连接第一信号电容阵列输出电压V_sig-dacp和第二信号电容阵列输出电压V_sig-dacn。

进一步地，伪异步时钟产生单元的冗余比较器输入端与参考电容阵列的第三子电容阵列和第四子电容阵列的输出端V_ref-dacp和V_ref-dacn连接。第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器接收来自伪异步时钟产生单元发送的时钟信号CLK_COMP。

更进一步地，如图12所示，第一比较器、第二比较器、第三比较器、第五比较器、第六比较器、第七比较器包括NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、NMOS管MN5，其中NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4的源极与NMOS管MN5的漏极连接，NMOS管MN1的漏极与NMOS管MN3的漏极连接，NMOS管MN2的漏极与NMOS管MN4的漏极连接，NMOS管MN5的源极接地，NMOS管MN5的栅极输入时钟信号CLK_COMP。

具体的，在第一比较器中，NMOS管MN1的栅极与第二参考电容阵列输出电压V_ref-dacn相连，NMOS管MN2的栅极与第一参考电容阵列输出电压V_ref-dacp相连，NMOS管MN3的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN4的栅极与第二信号电容阵列输出电压V_sig-dacn相连。其中NMOS管MN1与NMOS管MN2的宽长比均为3W/L，NMOS管MN3与NMOS管MN4的宽长比均为W/L。在第七比较器中，NMOS管MN1的栅极与第一参考电容阵列输出电压V_ref-dacp相连，NMOS管MN2的栅极与第二参考电容阵列输出电压V_ref-dacn相连，NMOS管MN3的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN4的栅极与第二信号电容阵列输出电压V_sig-dacn相连。其中NMOS管MN1与NMOS管MN2的宽长比均为3W/L，NMOS管MN3与NMOS管MN4的宽长比均为W/L。在第二比较器中，NMOS管MN1的栅极与第二参考电容阵列输出电压V_ref-dacn相连，NMOS管MN2的栅极与第一参考电容阵列输出电压V_ref-dacp相连，NMOS管MN3的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN4的栅极与第二信号电容阵列输出电压V_sig-dacn相连。其中NMOS管MN1与NMOS管MN2的宽长比均为2W/L，NMOS管MN3与NMOS管MN4的宽长比均为W/L。在第六比较器中，NMOS管MN1的栅极与第一参考电容阵列输出电压V_ref-dacp相连，NMOS管MN2的栅极与第二参考电容阵列输出电压V_ref-dacn相连，NMOS管MN3的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN4的栅极与第二信号电容阵列输出电压V_sig-dacn相连。其中NMOS管MN1与NMOS管MN2的宽长比均为2W/L，NMOS管MN3与NMOS管MN4的宽长比均为W/L。在第三比较器中，NMOS管MN1的栅极与第二参考电容阵列输出电压V_ref-dacn相连，NMOS管MN2的栅极与第一参考电容阵列输出电压V_ref-dacp相连，NMOS管MN3的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN4的栅极与第二信号电容阵列输出电压V_sig-dacn相连。其中NMOS管MN1与NMOS管MN2的宽长比均为W/L，NMOS管MN3与NMOS管MN4的宽长比均为W/L。在第五比较器中，NMOS管MN1的栅极与第一参考电容阵列输出电压V_ref-dacp相连，NMOS管MN2的栅极与第二参考电容阵列输出电压V_ref-dacn相连，NMOS管MN3的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN4的栅极与第二信号电容阵列输出电压V_sig-dacn相连。其中NMOS管MN1与NMOS管MN2的宽长比均为W/L，NMOS管MN3与NMOS管MN4的宽长比均为W/L。

还需要说明的是，如图13所示，第四比较器包括NMOS管MN6、NMOS管MN7、NMOS管MN8，NMOS管MN6、NMOS管MN7的源极均与NMOS管MN8的漏极连接，NMOS管MN6、NMOS管MN7的漏极与对应负载连接，NMOS管MN8的栅极输入时钟信号CLK_COMP，NMOS管MN8的源极接地。

具体的，第四比较器中，NMOS管MN6的栅极与第一信号电容阵列输出电压V_sig-dacp相连，NMOS管MN7的栅极与第二信号电容阵列输出电压V_sig-dacn相连，NMOS管MN6与NMOS管MN7的宽长比为W/L。

进一步地，第一自举开关和第二自举开关分别对模拟信号输入端输入的信号和参考电压输入端输入的信号进行采样，分别将采样结果保持在信号电容阵列和参考电容阵列上，第一子电容阵列和第二子电容阵列分别对采样结果的正负端进行重采样并将重采样结果发送至比较器中，参考电容阵列的第三子电容阵列和第四子电容阵列的对第二自举开关的采样结果进行重采样并将重采样结果发送至比较器中,其中参考电容阵列在每个比较周期结束后，只对其中一个电容进行开关切换，即在第一比较周期结束后，第三子电容阵列中的电容C₃₀下极板接第一参考电压V_refp，而第四子电容阵列的电容C₄₀下极板接第二参考电压V_refn，第二比较周期结束后，第三子电容阵列的电容C₃₁的下极板接第二参考电压V_refn，第四子电容阵列的电容C₄₁的下极板接第一参考电压V_refp，以此类推。在逻辑控制电路的控制下，比较器产生7位温度计码，并在逻辑控制电路的控制下将7位温度计码取反，并将取反结果发送至第一子电容阵列和第二子电容阵列。每个比较周期都会获得7位温度计码，7位温度计码经过译码器转换后得到3位二进制数字码，在完成M次转换后可以得到7*M个温度计码，经过译码器转换后，可以得到3*M位二进制数字码。

具体的，如图3所示，本发明实施例中，第一参考电容阵列输出电压V_ref-dacp、第二参考电容阵列输出电压V_ref-dacn、第一信号电容阵列输出电压V_sig-dacp、第二信号电容阵列输出电压V_sig-dacn、第一参考电压V_refp、第二参考电压V_refn输入信号的电压范围为(-1,1)V。在第一比较周期内，第一字电容阵列的第一信号电容阵列输出电压V_sig-dacp是已经完成采样保持的正输入电压，第二子电容阵列的第二信号电容阵列输出电压V_sig-dacn为已经完成采样的负输入电压，第三子电容阵列的第一参考电容阵列输出电压V_ref-dacp的上电压为1/4V，第四子电容阵列的第二参考电容阵列输出电压V_ref-dacn的上电压为-1/4V，第一比较周期产生7位温度计码。第二比较周期内，第一子电容阵上的第一信号电容阵列输出电压V_sig-dacp在逻辑控制电路的控制下产生相应变化，第二子电容阵列的第二信号电容阵列输出电压V_sig-dacn上电压在逻辑控制电路控制下也产生相应变化，二者共模保持不变，差模减小8倍。第三子电容阵列的第一参考电容阵列输出电压V_ref-dacp上电压为1/32V，第四子电容阵列的第二参考电容阵列输出电压V_ref-dacn上电压为-1/32V。

具体的，请参见图6，图6是本发明实施例提供的一种一步三位逐次逼近性模数转换器的控制信号产生电路示意图，逻辑控制电路包括控制信号产生电路、n个逻辑控制单元并联，控制信号产生电路的输出端分别与n个逻辑控制单元的控制信号输入端连接，逻辑控制单元包括复位信号产生电路、使能信号产生电路和控制逻辑单元。控制信号产生电路包括n个级联的D触发器，第一触发器的第一输入端和第二输入端输入采样信号CS，其他D触发器的第一输入端与前一D触发器的输出端连接，第二输入端输入采样信号CS，比较器的第一比较结果Op、第二比较结果On分别与或非门的第一输入端和第二输入端连接，并将输出结果发送至n个D触发器的第三输入端；如图8所示，使能信号产生电路包括n个使能信号产生单元，第一使能信号产生单元包括分别和与门两个输入端连接的非门，第二使能信号产生单元、第三使能信号产生单元........第n使能信号产生单元包括与门和与门第二输入端连接的非门，第n-1D触发器的输出与第N-1使能信号产生单元的第二输入端连接，并与第N使能信号产生单元的第一输入端连接，第1使能信号产生单元的第一输入端与采样信号CS连接，第n使能信号产生单元的第二输入端通过反相器与复位信号产生电路的输出端连接，第一使能信号产生单元、第二使能信号产生单元.......第n使能信号产生产单元的与门分别输出使能信号EN₁、使能信号EN₂........使能信号EN_n；如图7所示，复位信号产生电路包括三个触发器和一个与门，第一触发器、第二触发器、第三触发器依次级联，第一触发器的输入端输入采样信号CS，触发器级联后和与门的第一输入端连接，与门的第二输入端输入采样信号CS，与门输出复位信号RST；如图9所示，使能信号En_n输入逻辑控制器的使能输入端输入逻辑控制器，复位信号RST通过复位信号输入端输入逻辑控制器，比较器的输出信号在逻辑控制器上通过交叉锁存的方式产生第一输出信号Sp_n和第二输出信号Sn_n，第一输出信号Sp_n和第二输出信号Sn_n通过逻辑控制电路的第一控制信号输出端和第二控制信号输出端分别与信号电容阵列和参考电容阵列连接，第一输出信号Sp_n和第二输出信号Sn_n通过逻辑控制电路的结果输出端输出至寄存器单元进行存储并得到输出结果D_n；译码器接寄存器单元的输出结果D_n，将每周期产生的温度计码转换为二进制码，n大于等于7。

进一步地，如图10所示，逻辑控制器包括10个CMOS管(M1、M2、M3、M4、M5、M6、M7、M8、M9、M10)，其中，CMOS管(M5、M6、M7、M8)的栅极均接电源VDD，CMOS管(M1、M5)的源极接收使能信号ENn，CMOS管(M1、M5)的漏极与CMOS管(M7)的源极连接,CMOS管(M3、M9)的漏极与CMOS管(M7)的漏极连接，CMOS管(M3、M4、M9、M10)的栅极接地，CMOS管(M4、M10)的漏极与CMOS管(M8)的源极连接，CMOS管(M9)的源极与CMOS管(M8)的漏极连接，CMOS管(M10)的源极与CMOS管(M7)的漏极连接，CMOS管(M6、M2)的源极均接收使能信号ENn，CMOS管(M6、M2)的漏极与CMOS管(M8)的源极连接，CMOS管(M1、M2)均与比较器的第一输出端连接，并分别接收第一比较结果Op和第二比较结果On，CMOS管(M3、M4)的源极与复位电路产生电路的输出端连接接收复位信号RST，CMOS管(M3、M4)的漏极分别输出第一输出信号Sp_n和第二输出信号Sn_n。

具体的，如图11所示，寄存器单元包括若干并联的D触发器DFF(D触发器DFF采用C²MOS结构)，采样信号CS通过反相器与D触发器DFF的第一采样信号输入端连接，采样信号CS还与D触发器DFF的第二采样信号输入端连接，D触发器DFF的信号输入端与逻辑控制电路的结果输出端连接，用来依次存储每位数字码。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种一步三位逐次逼近型模数转换器，其特征在于，包括：模拟信号输入端、参考电压输入端、信号电容阵列、参考电容阵列、逻辑控制电路、比较器组、伪异步时钟产生单元、寄存器单元、译码器、第一自举开关和第二自举开关；

所述第一自举开关设置在所述模拟信号输入端与所述信号电容阵列之间，所述第二自举开关设置在所述参考电压输入端与所述参考电容阵列之间，所述信号电容阵列的输出端与所述比较器组的第一输入端连接，所述参考电容阵列的输出端与所述比较器组的第二输入端连接；所述比较器组的第一输出端与控制逻辑电路的输入端连接，所述控制逻辑电路的第一控制信号输出端与信号电容阵列的控制信号输入端连接，所述控制逻辑电路的第二控制信号输出端与参考电容阵列的控制信号输入端连接；所述寄存器单元设置在控制逻辑电路的结果输出端与译码器的信号输入端之间；所述比较器组的第二输出端与伪异步时钟产生单元的输入端连接，所述伪异步时钟产生单元的输出端与比较器组的时钟信号输入端连接。

2.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述第一自举开关和第二自举开关的输出端均包括两个输出接口。

3.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述信号电容阵列包括第一子电容阵列和第二子电容阵列，所述第一子电容阵列的输入端与第一自举开关的第一输出接口连接，第二子电容阵列的输入端与第一自举开关的第二输出接口连接，所述第一子电容阵列和所述第二子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第一控制信号输出端分别与第一子电容阵列和第二子电容阵列连接。

4.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述参考电容阵列包括第三子电容阵列和第四子电容阵列，所述第三子电容阵列的输入端与第二自举开关的第一输出接口连接，第四子电容阵列的输入端与第二自举开关的第二输出接口连接，所述第三子电容阵列和所述第四子电容阵列的输出端与比较器组的输入端连接，所述控制逻辑电路的第二控制信号输出端分别与第三子电容阵列和第四子电容阵列连接。

5.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述比较器组包括第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器；

所述第一比较器、第二比较器、第三比较器的第一输入端与第四子电容阵列的输出端连接、第二输入端与第三子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接；

所述第四比较器的第一输入端与第一子电容阵列的输出端连接、第二输入端与第二子电容阵列的输出端连接；

所述第五比较器、第六比较器、第七比较器的第一输入端与第三子电容阵列的输出端连接、第二输入端与第四子电容阵列的输出端连接、第三输入端与第一子电容阵列的输出端连接、第四输入端与第二子电容阵列的输出端连接。

6.根据权利要求1所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述伪异步时钟产生单元包括冗余比较器和组合逻辑电路；

所述逻辑组合电路包括或非门和与门；

所述冗余比较器的输入端与参考电容阵列的输出端连接；所述冗余比较器的输出端与与非门的输入端连接，所述与非门的输出端和与门的第一输入端，所述与门的第二输入端输入采样时钟的反相信号，所述与门的输出端与冗余比较器的时钟端连接，所述与门的输出端还与所述第一比较器、第二比较器、第三比较器、第四比较器、第五比较器、第六比较器和第七比较器的时钟输入端连接。

7.根据权利要求3所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述第一子电容阵列和第二子电容阵列均包括：冗余电容、若干依次并行连接的加权电容器组，所述加权电容器组包括7n个电容，n≥1。

8.根据权利要求4所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述第三子电容阵列和第四子电容阵列均包括：冗余电容、若干依次并行连接的加权电容器组，所述加权电容器组包括m+3个电容，m≥0。

9.根据权利要求5所述的一种一步三位逐次逼近型模数转换器，其特征在于，所述第一比较器和第七比较器结构相同，所述第一比较器包括H10、H11、H12和H13四个输入端，所述第七比较器包括H70、H71、H72和H73四个输入端，所述第一比较器和第七比较器的晶体管宽长比为H10：H11：H12：H13＝H70：H71：H72：H73＝3:3:1:1；

所述第二比较器和第六比较器结构相同，所述第二比较器包括H20、H21、H22和H23四个输入端，所述第六比较器包括H60、H61、H62和H63四个输入端，所述第二比较器和第六比较器的晶体管宽长比为H20：H21：H22：H23＝H60：H61：H62：H63＝2:2:1:1；

所述第三比较器和第五比较器结构相同，所述第三比较器包括H30、H31、H32和H33四个输入端，所述第五比较器包括H50、H51、H52和H53四个输入端，所述第三比较器和第五比较器的晶体管宽长比为H30：H31：H32：H33＝H50：H51：H52：H53＝1:1:1:1；

所述第四比较器包括H40和H41两个输入端，所述第四比较器的晶体管宽长比为H40：H41＝1:1。