CN109936369A - 一种混合结构sar-vco adc - Google Patents
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Abstract
本发明涉及一种混合结构SAR‑VCO ADC，包括：粗量化单元、细量化单元和输出单元；其中，所述粗量化单元用于对输入信号进行量化，得到残差信号和第一量化结果；所述细量化单元用于对所述残差信号进行量化，得到第二量化结果；所述输出单元用于根据所述第一量化结果和所述第二量化结果计算最终量化结果。本发明采用两级量化结构，其第一级由粗量化的SAR ADC结构构成，第二级由细量化的VCO‑based ADC结构构成，即利用VCO‑based ADC的固有噪声整形特性对SAR ADC量化后的剩余量进行细量化。在整体上完成10位量化精度的功能，本发明实施例结合了SAR ADC和VCO‑based ADC的优点，在提升量化精度的同时大大减小了功耗和面积。
Description
技术领域
本发明属于数模混合集成电路设计，具体涉及一种混合结构SAR-VCO ADC。
背景技术
逐次逼近型模数转换器(SAR ADC，successive approximation register Analogto Digital)是一种中高精度、低转换速率的超低功耗模数转换器。其采用二进制搜索算法，每个比较周期只输出一位结果，需要多个周期才能完成整个量化过程，最终得到要输出的数字信号。由于逐次逼近型模数转换器的结构简单，面积小、功耗低等优点，因此，SARADC在可穿戴设备和医疗器械等低功耗需求领域被广泛采用。
近些年数字技术的飞速发展导致了各种系统对模数转换器的要求也越来越高，新型的模数转换技术不断涌现。对模数转换器的电路结构设计来说，需要在功耗、速度、精度、面积等方面进行折中考虑。所以必须根据模数转换器的不同应用场合来选择不同的电路结构，从而使性能价格比达到最优。
随着移动电子市场的不断扩大，现如今对模数转换器基本有以下要求：1.低功耗，2.面积小，3.精度高，然而，现有的SAR ADC随着精度的增加其面积会呈指数型增加，因此，SAR ADC只适合于中等精度的应用，对于高等精度的需求，SAR ADC就受到了较大的限制。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种混合结构SAR-VCO ADC。本发明要解决的技术问题通过以下技术方案实现：
本发明实施例提供了一种混合结构SAR-VCO ADC，包括：粗量化单元、细量化单元和输出单元；其中，
所述粗量化单元用于对输入信号进行量化，得到残差信号和第一量化结果；
所述细量化单元用于对所述残差信号进行量化，得到第二量化结果；
所述输出单元用于根据所述第一量化结果和所述第二量化结果计算最终量化结果。
在本发明的一个实施例中，所述粗量化单元包括：自举开关、差分电容阵列、动态比较器、逻辑电路和异步控制电路；
所述自举开关用于对所述输入信号进行采样，得到预处理信号；
所述差分电容阵列用于在置位所述预处理信号后获取残差信号并保存；
所述异步控制电路用于提供驱动信号；
所述比较器用于根据所述驱动信号对保存的所述残差信号进行比较，得到所述第一量化结果；
所述逻辑电路用于根据所述驱动信号保存并输出所述第一量化结果。
在本发明的一个实施例中，所述差分电容阵列为7位差分电容阵列。
在本发明的一个实施例中，所述自举开关为栅压自举开关。
在本发明的一个实施例中，所述残差信号包括VP信号和VN信号。
在本发明的一个实施例中，所述细量化单元包括：第一量化子单元，第二量化子单元和减法器子单元；其中，
所述第一量化子单元用于量化所述VP信号，得到第一输出码；
所述第二量化子单元用于量化所述VN信号，得到第二输出码；
所述减法器子单元用于对所述第一输出码和第二输出码进行处理，得到所述第二量化结果。
在本发明的一个实施例中，所述第一量化子单元包括：第一采样开关、第一电压电流转换器、第一CCO电路、第一相位量化器、和第一编码器；其中，
所述第一采样开关用于控制输入所述VP信号；
所述第一电压电流转换器用于对输入的所述VP信号进行转换，得到第一电流信号，
所述第一CCO电路用于将所述第一电流信号转换为第一相位信号；
所述第一相位量化器用于对所述第一相位信号进行采样量化，得到第一温度计码；
所述第一编码器用于对所述第一温度计码进行转换，得到第一输出码。
在本发明的一个实施例中，所述第一相位量化器包括：第一触发器模块、第一异或门模块；其中，
所述第一触发器模块用于对所述第一相位信号进行采样，得到第一采样信号；
所述第一异或门模块用于对所述第一采样信号进行量化，得到所述第一温度计码。
在本发明的一个实施例中，所述第二量化子单元包括：第二采样开关、第二电压电流转换器、第二CCO电路、第二相位量化器、和第二编码器；其中，
所述第二采样开关用于控制输入所述VN信号；
所述第二电压电流转换器用于对输入的所述VN信号进行转换，得到第二电流信号，
所述第二CCO电路用于将所述第二电流信号转换为第二相位信号；
所述第二相位量化器用于对所述第二相位信号进行采样量化，得到第二温度计码；
所述第二编码器用于对所述第二温度计码进行转换，得到第二输出码。
在本发明的一个实施例中，所述第二相位量化器包括：第二触发器模块、第二异或门模块；其中，
所述第二触发器模块用于对所述第二相位信号进行采样，得到第二采样信号；
所述第二异或门模块用于对所述第二采样信号进行量化，得到所述第二温度计码。
与现有技术相比，本发明的有益效果：
本发明实施例提供的混合结构SAR-VCO ADC利用细量化单元对粗量化单元量化后的剩余量进行量化，在整体上完成了10位量化精度的功能，在提升量化精度的同时大大减小了功耗和面积。
附图说明
图1为本发明实施例提供的混合结构SAR-VCO ADC的单元连接示意图；
图2为本发明实施例提供的混合结构SAR-VCO ADC的结构示意图；
图3为本发明实施例提供的粗量化单元的结构示意图；
图4为本发明实施例提供的自举开关的电路结构示意图；
图5为本发明实施例提供的动态比较器的电路结构示意图；
图6为本发明实施例提供的逻辑电路的电路结构示意图；
图7为本发明实施例提供的动态逻辑单元的电路结构示意图；
图8为本发明实施例提供的动态逻辑单元时序波形图；
图9为本发明实施例提供的异步控制电路的电路结构示意图；
图10为本发明实施例提供的异步控制电路的时序波形图；
图11为本发明实施例提供的第一CCO电路和第一相位量化器的结构示意图；
图12为本发明实施例提供的环形振荡器延迟单元的电路结构示意图；
图13为本发明实施例提供的维持阻塞D触发器的电路结构示意图；
图14为本发明实施例提供的异或门XOR对称套筒式的电路结构示意图；
图15为本发明实施例提供的第一电压电流转换器的电路结构示意图；
图16为本发明实施例提供的编码器的结构示意图；
图17为本发明实施例提供的全加器的电路结构示意图；
图18为本发明实施例提供的减法器子单元的电路结构示意图；
图19为本发明实施例提供的1位二进制减法器的电路结构示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1至图16，图1为本发明实施例提供的混合结SAR-VCO ADC的单元连接示意图；
图2为本发明实施例提供的混合结SAR-VCO ADC的结构示意图；
图3为本发明实施例提供的粗量化单元的结构示意图；
图4为本发明实施例提供的自举开关的电路结构示意图；
图5为本发明实施例提供的动态比较器的电路结构示意图；
图6为本发明实施例提供的逻辑电路的电路结构示意图；
图7为本发明实施例提供的动态逻辑单元的电路结构示意图；
图8为本发明实施例提供的动态逻辑单元时序波形图；
图9为本发明实施例提供的异步控制电路的电路结构示意图；
图10为本发明实施例提供的异步控制电路的时序波形图；
图11为本发明实施例提供的第一CCO电路和第一相位量化器的结构示意图；
图12为本发明实施例提供的环形振荡器延迟单元的电路结构示意图；
图13为本发明实施例提供的维持阻塞D触发器的电路结构示意图；
图14为本发明实施例提供的异或门XOR对称套筒式的电路结构示意图；
图15为本发明实施例提供的第一电压电流转换器的电路结构示意图；
图16为本发明实施例提供的编码器的结构示意图；
图17为本发明实施例提供的全加器的电路结构示意图；
图18为本发明实施例提供的减法器子单元的电路结构示意图；
图19为本发明实施例提供的1位二进制减法器的电路结构示意图。
本发明实施例提供了种混合结SAR-VCO ADC，如图1所示，包括：粗量化单元、细量化单元和输出单元；其中，
所述粗量化单元用于对输入信号进行量化，得到残差信号和第一量化结果；
所述细量化单元用于对所述残差信号进行量化，得到第二量化结果；
所述输出单元用于根据所述第一量化结果和所述第二量化结果计算最终量化结果。
具体地，本发明提供的混合结构SAR-VCO ADC采用两级量化，第一级为粗量化单元，第二级为细量化单元，其中，粗量化单元采用SAR ADC结构，细量化单元采用VCO-basedADC结构。
具体地，本分明提供的混合结构SAR-VCO ADC在对输入信号进行量化时，首先通过第一级的粗量化单元对输入信号进行量化，得到第一量化结果，其可以得到常用的SAR ADC的量化精度；然后第二级的细量化单元再次对第一级的粗量化单元量化得到的残差信号进行细量化，得到第二量化结果。输出单元在得到第一量化结果和第二量化结果后，将第一量化结果作为高位，将第二量化结果作为低位，得到一个最终的量化结果并输出。
进一步地，本发明提供的混合结构SAR-VCO ADC在采样阶段时，第一级的粗量化单元对输入信号进行量化时，第二级的细量化单元在时钟控制下连接到差分共模电平(VCM)，其第二级量化结果为0。当第一级处于转换阶段时，SAR ADC对采样信号进行逐次逼近转换。在Clkc时钟控制下，比较器对电容阵列上极板的差分模拟信号进行比较，并将比较结果输出至SAR的逻辑电路。SAR逻辑控制电路产生相应的控制信号驱动电容阵列完成逐次逼近，然后根据比较结果依次获得每位数字输出码并将其储存。第一级SAR ADC量化完成后会输出第一量化结果Dout1，并且将最终的残差信号存储在电容阵列的上极板。
具体地，第一级的粗量化单元为M1位SAR ADC，第二级的细量化单元为M2为的VCO-based ADC，则第一级SAR ADC量化后的残差信号范围为LSB，LSB也是第二级VCO-based ADC的最大输入范围。其中，LSB＝Vref/2M1。
在本发明的结构中，非理想效应对两级量化单元分辨率的影响也是至关重要的。通过考虑线性、相位噪声、功耗和面积等所有因素条件下，并且在行为级仿真中使用10位的总位数和固定不变的采样速率作为前提条件，分析出两级不同分辨率组合对本发明的SAR-VCO ADC性能的影响。根据行为建模和仿真的结果，可以得到本发明的SAR-VCO ADC由6-bitSAR ADC和4位VCO-based ADC为最优分辨率分配方案，也为后续晶体管级设计提供理论基础与方法。
本发明提供的混合结构SAR-VCO ADC，与同等精度的SAR ADC相比，减小了面积，降低了功耗，同时又弥补VCO-based ADC量化范围小的缺点。
进一步地，如图2所示，所述粗量化单元包括：自举开关、差分电容阵列、动态比较器、逻辑电路和异步控制电路；
所述自举开关用于对所述输入信号进行采样，得到残差信号；
所述差分电容阵列用于对所述残差信号进行保存；
所述异步控制电路用于提供驱动信号；
所述比较器用于根据所述驱动信号对保存的所述残差信号进行比较，得到所述第一量化结果；
所述逻辑电路用于根据所述驱动信号保存并输出所述第一量化结果。
具体地，如图3所示，第一级的粗量化单元采用的SAR ADC结构，在采样阶段时，通过自举开关实现对输入信号的采样，并将采样到的信号分别保存在差分电容阵列的两个电容阵列的上极板上，即得到预处理信号。采样阶段结束后，异步控制电路驱动clkc信号变为低电平，其中，clkc信号为比较器的控制信号，进而驱动动态比较器进入比较阶段，动态比较器对差分电容阵列的上极板的预处理信号进行比较，并输出第一次比较结果，动态比较器输出结果的变化驱动异步控制电路产生相关的控制信号clkc信号和valid信号，其中，通过valid信号的下降沿驱动逻辑电路对第一次比较结果进行锁存，并通过clkc的上升沿驱动动态比较器进入复位状态，比较器输出都为高电平。在第一次比较结果锁存后，该结果驱动逻辑电路中的电容开关电路对差分电容阵列中最高位电容的下极板进行相应的充放电操作，从而实现了差分电容阵列上极板电压第一次逐次逼近的置位。
在第一个比较周期完成后，在异步控制逻辑电路的控制下，粗量化单元的SAR ADC完成后续的比较过程，逻辑电路依次将比较结果进行锁存，而逻辑电路中的电容开关电路也会根据每次的锁存结果进行置位操作。当6次比较以及锁存完成后，就能得到第一级粗量化单元的6位第一量化结果Dout1，当第六次置位操作完成后，在差分电容阵列的上极板就能得到需要进行细量化的残差信号VP和VN。
优选的，第一级的粗量化单元为7位差分电容阵列的，采用现有的7位SAR ADC也可实现本发明提出的第一级粗量化，得到第一量化结果。
具体地，待输入的输入信号分别为VIP和VIN。优选地，自举开关为栅压自举开关，其也可采用现有的采样开关结构以达到本发明动态比较器的功能，如图4所示，该栅压自举开关的电路中的M401～M409为MOS管，VDD为电源电压，CDAC为电容阵列的等效电容，通过该电路，可以实现对输入信号的采样。优选的，如图3所示，差分电容阵列的第一电容阵列通过采样开关对输入信号VIP进行采样，其电容分别为C、C、2C、4C、8C、16C、32C，其中，电容C直接连接共模电压VCM，电容C、2C、4C、8C、16C、32C分别通过开关选择性连接电源电压VDD、共模电压VCM、地电压三个中的一个；同理，差分电容阵列的第二电容阵列通过采样开关对输入信号VIN进行采样，其电容分别为C、C、2C、4C、8C、16C、32C，其中，电容C直接连接共模电压VCM，电容C、2C、4C、8C、16C、32C分别通过开关选择性连接电源电压VDD、共模电压VCM、地电压三个中的一个。
进一步地，动态比较器为两级动态比较器，其也可采用现有的两级动态比较器结构以达到本发明动态比较器的功能，优选地，如图5所示，两级动态比较器的电路中，M500～M512为MOS管，Clkb信号通过连接M500的栅极，残差信号VP输入M501的栅极，残差信号VN输入M502的栅极，最后通过该比较器电路进行比较并输出比较的结果OUTP和OUTN。优选地，如图6所示，逻辑电路由6个动态逻辑单元(Dynamic logic)和1个D触发器(DFF)组成，完成对比较器输出的比较结果的移位寄存功能，其中，该6个动态逻辑单元和D触发器依次连接。如图7所示，动态逻辑单元通过输入OUTP和OUTN，在valid信号的驱动下进行工作，并输出端RDY信号，其工作的时序波形图如图8所示。优选地，如图9所示，动态比较器输出的RDY信号分别与采样信号(Sample)、OUTP和OUTN同时输入异步控制电路，驱动异步控制电路产生Clkc信号和Valid信号。如图10所示，异步控制电路在采样信号进入下降沿时，RDY信号处于低电平，随后在Clkc信号的驱动下，异步控制电路根据OUTP和OUTN产生Valid信号。
进一步地，所述细量化单元包括：第一量化子单元，第二量化子单元和减法器子单元；其中，
所述第一量化子单元用于量化所述VP信号，得到第一输出码；
所述第二量化子单元用于量化所述VN信号，得到第二输出码；
所述减法器子单元用于对所述第一输出码和第二输出码进行处理，得到所述第二量化结果。
具体地，当第一级粗量化完成后，第二级的细量化单元开始工作，其中，第一量化子单元从第一级的粗量化单元的第一电容阵列中获取残差信号VP，然后对VP信号进行量化，得到第一输出码，同理，第二量化子单对第二电容阵列中的残差信号VN进行量化得到第二输出码，其中，第一输出码和第二输出码为4位二进制码。对于细量化单元(VCO-basedADC)来说，有用的信息是两个输入残差信号VP和VN差值的大小。所以采用减法器子单元对两个量化的输出码进行减法操作，最后实现VCO-based ADC将模拟差分输入到数字输出的转换，得到第二量化结果Dout2，其中，减法器子单元为4位二进制的减法器。
进一步地，所述第一量化子单元包括：第一采样开关、第一电压电流转换器、第一CCO电路、第一相位量化器、和第一编码器；其中，
所述第一采样开关用于控制输入所述VP信号；
所述第一电压电流转换器用于对输入的所述VP信号进行转换，得到第一电流信号；
所述第一CCO电路用于将所述第一电流信号转换为第一相位信号；
所述第一相位量化器用于对所述第一相位信号进行采样量化，得到第一温度计码；
所述第一编码器用于对所述第一温度计码进行转换，得到第一输出码。
具体地，如图2所示，第一采样开关连接第一电容阵列，进而获取残差信号VP，第一电压电流转换器将采样开关获取的VP信号进行电流转换，得到第一电流信号(Ictr1)，第一电流信号驱动第一CCO电路产生第一相位信号，进而实现了从模拟电压信号到相位信号的转换。在产生相位信号后，第一相位量化器对该信号进行采样量化，得到第一温度计码，然后第一编码器对该第一温度计码进行转换，得到第一量化子单元的输出结果第一输出码。
进一步地，如图15所示，电路中的M1501～M1508为MOS管，IB为恒定电流源，M1504(M1503)既是源跟随器的输入器件,也是增益级的输入器件，电路中把输入器件的源和衬底相连避免体效应的影响。并使用由M1504和M1506(M1503和M1505)组成的局部反馈环路来保持输入管的电流恒定。VP信号连接M1504的栅端，IM1504(和IM1503)与IB的差值乘以结点A(和B)的阻抗就得到M1506(和M1505)栅极的反馈电压。假设M1501和M1502电流恒定，环路使-ΔIM1505和ΔIM1506来提供电阻R中的电流变化量，它们被M1507和M1508镜像后进行电流输出。
通过该电路的转换，将VP信号转换成Ictr1。
具体地，如图11所示，第一CCO电路是由15个首尾相连的环形振荡器延迟单元组成的15级环形CCO电路，环形振荡器延迟单元采用CMOS反相器组成，在该反相器内部采用正反馈环路结构以加快寄生电容充放电速度。通过电流控制信号对延迟单元的寄生电容周期性地进行充放电来产生振荡信号。其中，当前环形振荡器延迟单元的正向输出端(OUT+)连接下一级环形振荡器延迟单元的反向输入端(IN-)，当前环形振荡器延迟单元的反向输出端(OUT-)连接下一级环形振荡器延迟单元的正向输入端(IN+)，每一级环形振荡器延迟单元均输入Ictr1，每一级环形振荡器延迟单元的反向输出端(OUT-)作为该环形振荡器延迟单元的输出端。优选地，该环形振荡器延迟单元的结构如图12所示，IN+为环形振荡器延迟单元的正向输入端，IN-为环形振荡器延迟单元的反向输入端，OUT+为环形振荡器延迟单元的正向输出端，OUT-为环形振荡器延迟单元的反向输出端。本发明实施例采用电流信号来控制环形振荡器延迟单元，其可获得更好的线性度。
进一步地，如图11所示，所述第一相位量化器包括：第一触发器模块、第一异或门模块；其中，
所述第一触发器模块用于对所述第一相位信号进行采样，得到第一采样信号；
所述第一异或门模块用于对所述第一采样信号进行量化，得到所述第一温度计码。
具体地，第一触发器模块由维持阻塞D触发器组成，如图13所示，每个维持阻塞D触发器由6个三输入的与非门NAND组成，其组成了两级触发器组，每一级触发器组均由15阶维持阻塞D触发器组成，其中，第一级触发器组中每个维持阻塞D触发器的D输入端连接一个第一CCO电路的输出端，第二级触发器组中每个维持阻塞D触发器的D输入端分别依次连接第一级的一个维持阻塞D触发器的输出端，即环形振荡器延迟单元、第一级触发器组的维持阻塞D触发器和第二级触发器组的维持阻塞D触发器一一连接。该两级D触发器组对上述的第一相位信号进行采样，分别存储当前时刻的量化信息和上一时刻的量化信息，采样完成后，再通过第一异或门模块对采样到的信息进行量化处理，即对两个量化信息执行异或操作获得15位温度计码，其代表了两个时刻相位信号的相位跳变的数量。
进一步地，第一异或门模块包括15个异或门，第一异或门模块分别连接上述两级触发器组，其中，每个异或门的两个输入端分别依次连接上述的第一级的一个维持阻塞D触发器的输出端和第二级的一个维持阻塞D触发器的输出端。通过该第一异或门模块对第一采样信号进行处理得到了第一温度计码。组成第一异或门模块的15个异或门为XOR对称套筒式结构的异或门，如图14所示，A和B为该异或门的输入端，其对应连接第一触发器模块，输出端为OUT，该异或门模块的输出端均连接第一编码器的输入端。为了把第一温度计码转换为二进制码并进行单端输出，需要使用基于全加器的第一编码器。如图16所示，该编码器采用华莱士树拓扑结构，由11个全加器构成，其中T1到T15为输入信号，没有顺序要求，输出为B1到B4，其中B4为最高位，B1为最低位。其工作原理是将温度计码中1的个数进行统计并得到4位二进制的第一输出码。如图17所示，该全加器单元采用互补CMOS的加法器设计，只需要24个晶体管和两个反相器INV组成。
进一步地，所述第二量化子单元包括：第二采样开关、第二电压电流转换器、第二CCO电路、第二相位量化器、和第二编码器；其中，
所述第二采样开关用于控制输入所述VN信号；
所述第二电压电流转换器用于对输入的所述VN信号进行转换，得到第二电流信号；
所述第二CCO电路用于将所述第二电流信号转换为第二相位信号；
所述第二相位量化器用于对所述第二相位信号进行采样量化，得到第二温度计码；
所述第二编码器用于对所述第二温度计码进行转换，得到第二输出码。
进一步地，所述第二相位量化器包括：第二触发器模块、第二异或门模块；其中，
所述第二触发器模块用于对所述第二相位信号进行采样，得到第二采样信号；
所述第二异或门模块用于对所述第二采样信号进行量化，得到所述第二温度计码。
具体地，第二量化子单元与第一量化子单元采用相同的结构，其对残差信号VN进行采样量化，最终生成第二输出码，其具体过程同第一量化子单元的采样量化过程相同，此处不再赘述。
具体地，在通过第一量化子单元和第二量化子单元分别获取第一输出码和第二输出码之后，再通过减法器子单元对该第一输出码和第二输出码进行处理，如图18所示，该减法器子单元由4个1位二进制减法器和一个异或门XOR构成组成，其中，Ai和Bi分别作为第i位减法器的信号输入端，Si为第i位减法器的最终输出结果(3≥i≥1)，A0～A3输入第一量化子单元输出的4位二级制输出码，B0～B3输入第二量化子单元输出的4为二进制输出码。S0～S1为输出端，输出第二量化结果。优选地，如图19所示，1位减法器的电路主要分为三个部分，其中，Ⅰ部分由两个反相器INV和三个与非门NAND构成，实现异或逻辑功能。判断输入信号Ak和Bk是否一致，并输出信号M；II部分也实现异或逻辑功能，其输入为借位信号Lk-1和信号M，通过逻辑可以得到减法器的最终输出结果Sk；该减法器的借位信号Lk则由第三部分III提供。在1位减法器中，借位信号指的是低位向本位的借位，借位信号Lk-1为借位入，借位信号Lk为借位出。
具体地，在得到第一量化结果和第二量化结果之后，输出单元对这两个量化结果进行处理，将第一量化结果(6位)作为高位，将第二量化结果(4位)作为地位，输出一个最终量化结果(10位)。
本发明采用两级量化结构，其第一级由粗量化的SAR ADC结构构成，第二级由细量化的VCO-based ADC结构构成，即利用VCO-based ADC的固有噪声整形特性对SAR ADC量化后的剩余量进行细量化。在整体上完成10位量化精度的功能，本发明实施例结合了SAR ADC和VCO-based ADC的优点，在提升量化精度的同时大大减小了功耗和面积。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种混合结构SAR-VCO ADC，其特征在于，包括：粗量化单元、细量化单元和输出单元；其中，
所述粗量化单元用于对输入信号进行量化，得到残差信号和第一量化结果；
所述细量化单元用于对所述残差信号进行量化，得到第二量化结果；
所述输出单元用于根据所述第一量化结果和所述第二量化结果计算最终量化结果。
2.根据权利要求1所述的混合结构SAR-VCO ADC，其特征在于，所述粗量化单元包括：自举开关、差分电容阵列、动态比较器、逻辑电路和异步控制电路；
所述自举开关用于对所述输入信号进行采样，得到预处理信号；
所述差分电容阵列用于置位所述预处理信号后获取残差信号并保存；
所述异步控制电路用于提供驱动信号；
所述比较器用于根据所述驱动信号对保存的所述残差信号进行比较，得到所述第一量化结果；
所述逻辑电路用于根据所述驱动信号保存并输出所述第一量化结果。
3.根据权利要求2所述的混合结构SAR-VCO ADC，其特征在于，所述差分电容阵列为7位差分电容阵列。
4.根据权利要求1所述的混合结构SAR-VCO ADC，其特征在于，所述自举开关为栅压自举开关。
5.根据权利要求1所述的混合结构SAR-VCO ADC，其特征在于，所述残差信号包括VP信号和VN信号。
6.根据权利要求5所述的混合结构SAR-VCO ADC，其特征在于，所述细量化单元包括：第一量化子单元，第二量化子单元和减法器子单元；其中，
所述第一量化子单元用于量化所述VP信号，得到第一输出码；
所述第二量化子单元用于量化所述VN信号，得到第二输出码；
所述减法器子单元用于对所述第一输出码和第二输出码进行处理，得到所述第二量化结果。
7.根据权利要求6所述的混合结构SAR-VCO ADC，其特征在于，所述第一量化子单元包括：第一采样开关、第一电压电流转换器、第一CCO电路、第一相位量化器、和第一编码器；其中，
所述第一采样开关用于控制输入所述VP信号；
所述第一电压电流转换器用于对输入的所述VP信号进行转换，得到第一电流信号；
所述第一CCO电路用于将所述第一电流信号转换为第一相位信号；
所述第一相位量化器用于对所述第一相位信号进行采样量化，得到第一温度计码；
所述第一编码器用于对所述第一温度计码进行转换，得到第一输出码。
8.根据权利要求7所述的混合结构SAR-VCO ADC，其特征在于，所述第一相位量化器包括：第一触发器模块、第一异或门模块；其中，
所述第一触发器模块用于对所述第一相位信号进行采样，得到第一采样信号；
所述第一异或门模块用于对所述第一采样信号进行量化，得到所述第一温度计码。
9.根据权利要求6所述的混合结构SAR-VCO ADC，其特征在于，所述第二量化子单元包括：第二采样开关、第二电压电流转换器、第二CCO电路、第二相位量化器、和第二编码器；其中，
所述第二采样开关用于控制输入所述VN信号；
所述第二电压电流转换器用于对输入的所述VN信号进行转换，得到第二电流信号；
所述第二CCO电路用于将所述第二电流信号转换为第二相位信号；
所述第二相位量化器用于对所述第二相位信号进行采样量化，得到第二温度计码；
所述第二编码器用于对所述第二温度计码进行转换，得到第二输出码。
10.根据权利要求9所述的混合结构SAR-VCO ADC，其特征在于，所述第二相位量化器包括：第二触发器模块、第二异或门模块；其中，
所述第二触发器模块用于对所述第二相位信号进行采样，得到第二采样信号；
所述第二异或门模块用于对所述第二采样信号进行量化，得到所述第二温度计码。
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