CN103532553B - 基于循环时间数字转换器的时域adc - Google Patents

Abstract

本发明涉及微电子学的模拟集成电路设计领域，为进一步增加传统时域ADC的输入范围和线性度并降低延时匹配误差，本发明采用的技术方案是，基于循环时间数字转换器的时域ADC，由三部分电路模块构成，电路模块一为电压时间转换器VTC：两个采样开关Sh，两个放电开关Sd，两个采样电容CH或CL与Cref，两个电流源I和两个比较器Com1和Com2；第一个采样开关Sh的一端接模拟输入VH或VL，另一端接采样电容CH或CL的一端和第一个放电开关Sd的一端。采样电容CH或CL的另一端接地，本发明主要应用于模拟集成电路设计。

Description

基于循环时间数字转换器的时域ADC

技术领域

本发明涉及微电子学的模拟集成电路设计领域，特别涉及一种基于循环时间数字转换器的时域ADC。

技术背景

时域数据转换在近年发展迅速。时域ADC是使用数字电路来处理模拟信号的有效解决方法。时域ADC有很多优点，例如，数字信号边沿传输的时域分辨率要优于模拟信号的电压分辨率。而且采用时域ADC，上升沿的时间差量变化可以替代传统电压和电流的变化，整个电路可以取代大尺寸高功耗的模拟电路。组成时域ADC的有两个重要器件，电压时间转换器(VoltagetoTimeConverter,VTC)和时间数字转换器(TimetoDigitalConverter,TDC)。VTC用来将模拟输入信号转换为时间信号，而TDC将时间信号转换为数字量。

上述技术至少存在以下缺点和不足：

传统VTC的线性度和输入范围都不够理想，由于使用的线性输入范围很窄，通常几百毫伏的输入范围对应不到几百皮秒的时间量。另外，传统的延时线结构TDC由于工艺不确定性和延迟线折叠导致的延时不匹配使得时间到数字量化过程存在误差。这些缺点限制了后续信号处理并且使得时域ADC的性能受到限制。

发明内容

为克服现有技术的不足，本发明旨在进一步增加传统时域ADC的输入范围和线性度并降低延时匹配误差，为达到上述目的，本发明采用的技术方案是，基于循环时间数字转换器的时域ADC，由三部分电路模块构成，电路模块一为电压时间转换器VTC：两个采样开关Sh，两个放电开关Sd，两个采样电容CH或CL与Cref，两个电流源I和两个比较器Com1和Com2；第一个采样开关Sh的一端接模拟输入VH或VL，另一端接采样电容CH或CL的一端和第一个放电开关Sd的一端。采样电容CH或CL的另一端接地；第一个放电开关Sd的另一端接第一个电流源I的流入端和第一个比较器Com1的负端；第一个电流源I的流出端接地；第一个比较器的正端和第二个比较器的正端相连，共同接比较电压Vcm；第一个比较器Com1的输出端为高或低输出时间TH或TL；第二个采样开关Sh的一端接模拟输入Vref，另一端接参考采样电容Cref的一端和第二个放电开关Sd的一端；参考采样电容Cref的另一端接地；第二个放电开关Sd的另一端接第二个电流源I的流入端和第二个比较器Com2的负端；第二个电流源I的流出端接地；第二个比较器的输出端Com2为输出参考时间TR；第二个电路模块为循环时间数字转换器；第三个电路模块为读出电路；模拟输入信号Vin经过VTC转换实现脉冲输出，完成模拟电压到时间信号的转换；转换完成后的时间信号由电压时间转换器VTC进行数字量化，最后由读出电路完成数字码值的相加和输出。

读出电路结构为：读出电路时钟信号连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg_clk信号；Reg_clk信号经反相器后形成rst复位信号；Reg_clk信号还作为REG寄存器的触发信号；RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0-D7连接REG寄存器的输入端。

时间放大器电路结构：三个D触发器，一个二输入与非门，一个二输入异或门，一个多路选择器，一个开关，一个电容，一个比较器和两个电流源；时间信号的输入端Tin1和Tin2分别连接两个D触发器的Clk输入端，两个D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN；二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN；电流源Ia的流出端与多路选择器的1端相连，电流源Ia流入端和高电平VDD相连；电流源Ib的流入端与多路选择器的0端相连，电流源Ib流出端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM；电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。

本发明具备下列技术效果：

本发明实施例提供了一种基于循环时间数字转换器的时域ADC电路，与传统时域ADC相比，提出的基于循环时间数字转换器的时域ADC采用电容-比较器型VTC来增加输入范围并保证模拟电压到时间转换的线性度。在时间量化部分，采用循环时间数字转换器通过重复使用转换级来降低器件间的不匹配，降低了电路的设计要求。上述电路和具体的实现方法，实现了对输入模拟电压信号的数字量化，满足了实际应用中的需要。

附图说明

图1是本发明提供的基于循环数字转换器的时域ADC结构框图；

图2是本发明提供的电压时间转换电路原理示意图；

图3是本发明提供的电压时间转换电路时序图；

图4是本发明提供的循环时间数字转换器电路原理示意图；

图5是本发明提供的DTC电路示意图；

图6是本发明提供的时间放大器电路原理示意图；

图7是本发明提供的时间放大器电路时序图；

图8是本发明提供的读出电路原理示意图。

附图中，各标号所代表的部件列表如下：

VTC：电压时间转换器；TDC：时间数字转换器；

ReadoutCircuit:读出电路；VH:高输入电压；

VL:低输入电压；Vref:输入参考电压；

Vcm:比较电压；I：电流源；Sh:采样开关；

Sd:放电开关；CH(L):高/低输入电压采样电容；

Cref:输入参考电压采样电容；Com1：比较器1；

Com2：比较器2；TH(L):高/低输出时间；

TR：输出参考时间；VDD:高电平；

VSS:低电平；Tin1：输入时间信号1；

Tin2：输入时间信号2；Tout1：输出时间信号1；

Tout2：输出时间信号2；Rst1:TDC复位信号1；

Rst2:TDC复位信号2；S：多路选择器控制端；

Ia：电流源a；Ib：电流源b；

Rst:电容复位开关；Reg:寄存器；

MUX:多路选择器；DTC:数字时间转换器；

Tref:延时单元；PD:相位检测器；

Read:转换读出信号；Output<7:0>:码值输出端；

C0C1:1.5bit转换码值；TDC_Rst:TDC全局复位信号；

Finish_Rst:TDC转换结束信号；Reg_clk:寄存器时钟信号；

RSD_Rst:读出电路复位信号；rst:单次转换完成复位信号。

具体实施方式

为了增加传统时间放大器的输入范围，使输出在较大范围内保持线性并且降低延时匹配误差，本发明提供了基于循环时间数字转换器的时域ADC，主要包含三部分电路模块，详见下文描述：

电路模块一为电压时间转换器(VTC)，其电路结构参见图2，实现电路包括：两个采样开关Sh，两个放电开关Sd，两个采样电容CH(L)和Cref，两个电流源I和两个比较器Com1和Com2。第一个采样开关Sh的一端接模拟输入VH(L)，另一端接采样电容CH(L)的一端和第一个放电开关Sd的一端。采样电容CH(L)的另一端接地。第一个放电开关Sd的另一端接第一个电流源I的流入端和第一个比较器Com1的负端。第一个电流源I的流出端接地。第一个比较器的正端和第二个比较器的正端相连，共同接比较电压Vcm。第一个比较器Com1的输出端为高(低)输出时间TH(L)。第二个采样开关Sh的一端接模拟输入Vref，另一端接参考采样电容Cref的一端和第二个放电开关Sd的一端。参考采样电容Cref的另一端接地。第二个放电开关Sd的另一端接第二个电流源I的流入端和第二个比较器Com2的负端。第二个电流源I的流出端接地。第二个比较器的输出端Com2为输出参考时间TR。

第二个电路模块为循环时间数字转换器，其电路结构参见图4。实现电路框图包括：多路选择器、D触发器、延时单元、相位检测器、子DTC(数字到时间转换器)、读出电路、时间放大器、非门、与门等。CyclicTDC采用对称结构，对称结构可以获得类似于CyclicADC的算法并消除匹配误差以获得良好的线性度。多路选择器选择初始时间信号和余差信号。PD相位检测器比较In1和In1经过延时单元后的相位差。比较的结果作为DTC输入进行进一步转换。

DTC的原理电路图参见图5。Tin1(Tin2)与Tin1+0.5TR(Tin2+0.5TR)分别和多路选择器的输入端相连。CH(CL)控制多路选择器的选择端。CH和CL经过非门、与门运算后输出转换码值C0、C1。多路选择器的输出端经过延时单元与逻辑单元后产生复位信号Rst1(Rst2)。多路选择器的输出端作于时间余量输出端与时间乘2放大器的输入端相连。

时间放大器电路结构参见图6，实现电路包括：三个D触发器，一个二输入与非门，一个二输入异或门，一个多路选择器，一个开关，一个电容，一个比较器和两个电流源。时间信号的输入端Tin1和Tin2分别连接两个D触发器的Clk输入端，两个D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连。二输入与非门的输出端连接两个D触发器的复位端RN。二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN。电流源Ia的流出端与多路选择器的1端相连，电流源Ia流入端和高电平VDD相连。电流源Ib的流入端与多路选择器的0端相连，电流源Ib流出端和低电平VSS相连。多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM。电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。

第三个电路模块为读出电路，其原理图参见图8。读出电路时钟信号连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD。D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg_clk信号。Reg_clk信号经反相器后形成rst复位信号。Reg_clk信号还作为REG寄存器的触发信号。RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号。C0C1分别连接在半加器链的第一个和第二个单元的输入端。D0-D7连接REG寄存器的输入端。

三个电路模块组成的整体架构其工作原理参见图1。模拟输入信号Vin经过VTC转换实现脉冲输出，完成模拟电压到时间信号的转换。转换完成后的时间信号由cyclicTDC进行数字量化，最后由读出电路完成数字码值的相加和输出。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

首先对VTC电路模块进行说明，如图1所示，详见下文描述：

在初始阶段，图2所示VTC的采样开关Sh闭合，放电开关Sd断开。采样电容CH(L)和Cref在采样电压VH(或VL)和Vref下充电，当采样电压为高于Vref的VH时，采样电容被充电为VH，当采样电压为低于Vref的VL时，采样电容被充电为VL。在t0时刻，两个采样开关Sb断开，两个放电开关Sd同时闭合。这时采样电容CH(L)和Cref上的电压开始以时间为函数线性减小。当采样电容CH(L)和Cref上的电压低于比较器Com1和Com2的阈值电压时，两个比较器的输出发生翻转。假设电流源I是相同的，那么TR和TH(或TL)之间的时间差就和输入电压差VH(或VL)和Vref线性相关。

当输入电压为VL时，其电压值低于Vref，则Vref和VL的放电时间差为：

${\mathrm{\&Delta;T}}_1=\frac{C}{I}(V_{ref}-VL)$

同理，当输入电压为VH时，其电压值高于Vref，则VH和Vref的放电时间差为：

${\mathrm{\&Delta;T}}_2=\frac{C}{I}(VH-V_{ref})$

接下来对cyclicTDC电路模块进行说明。由VTC转换的时间量接下来进入图四所示的循环TDC进行时间量的数字量化。参见图四，当多路选择器MUX被电路复位信号TDC_Rst复位之后，Tin1和Tin2将分别初始化In1和In2。Tref是延时单元，将决定cyclicTDC的量化范围。由传输特性可知，Tref为0.25TR。整个循环TDC的转换范围为±TR。相位检测器PD将会检测信号变化的差值。PD检测In1+Tref和In2(或者In2+Tref和In1)的上升沿并决定DTC的输出。DTC电路参见图五，当CH和CL都是高电平时，T1和T2通过多路选择器，其差值ΔT＝T1-T2会进入TDA进行乘2放大；当CH和CL不相同时，多路选择器会选择输出ΔT+0.5TR(或ΔT-0.5TR)，TDA对其值进行放大得到2ΔT+TR(或2ΔT-TR)。DTC在完成时间差量的选择后产生复位信号Rst1和Rst2。DTC完成时间余量的输出。TDA对时间余量放大后将新的时间差返回多路选择器MUX的输入端，进行新一轮的时间量化。转换过程一直持续到Finish_Rst信号产生。所有的时序信号都是由初始的Tin1和Tin2时间量产生。

CyclicTDC电路中的时间乘2电路可以增大CyclicTDC的量化范围。图六显示了提出的TDA电路结构。在t0时刻，复位开关SRst断开，完成采样电容C的复位，电容电压为VCM。在t1时刻，S为高电平，多路选择器将电流源Ia和电容C相连，电容C开始以电流固定Ia开始充电，充电过程持续到t2时刻，S变为低电平，此时得到电容C上的电压VS，由此得到：

${\mathrm{\&Delta;T}}_1=t_2-t_1=\frac{C}{I_a}(V_S-V_{CM})$

S变为低电平后，多路选择器将电流源Ib和电容C相连，电容开始以电流固定Ib开始放电，当电容C上的电压小于VCM时，比较器状态发生翻转，从而输出比较信号Tout2，S经过D触发器后输出比较信号Tout1。假设比较器状态发生翻转为时刻t3，即电容电压从t2时刻的VS开始下降到t3时刻的VCM，由此得到：

${\mathrm{\&Delta;T}}_2=t_3-t_2=\frac{C}{-I_b}(V_{CM}-V_S)=\frac{C}{I_b}(V_S-V_{CM})$

所以得到输出的信号时间差：

$\mathrm{\&Delta;}T=T_{out1}-T_{out2}=C(V_S-V_{CM})(\frac{1}{I_a}+\frac{1}{I_b})$

得到时间增益：

$G=\frac{\mathrm{\&Delta;}T}{{\mathrm{\&Delta;T}}_1}=\frac{T_{out1}-T_{out2}}{t_2-t_1}=1+\frac{I_a}{I_b}$

输出时间增益由电流源的比值I_a/I_b控制，输出的时间差△T为输入时间差△T₁的G倍。假设电流Ia和Ib等，则:

ΔT＝GΔT₁＝2ΔT₁

此时的时间放大器为乘2时间放大器，完成对时间余量的乘二放大。

最后对图8显示的是读出电路进行说明。每次转换的C0和C1将被按错位相加进行操作和存储。错位相加的机理和循环ADC的类似。Read信号由DTC产生，并作为读出电路的时钟信号。当转换达到所需要的精度时，rst复位信号将会产生并复位整个读出电路。

下面以基于循环时间数字转换器的时域ADC电路为例，分析其工作原理，详见下文描述：

假设采用如下参数VDD为1.8V，VSS为0V，VTC部分的两组采样电容C为150fF，I为10μA,Vcm为0.6V，VL为1V，VH为1.4V，VR为1.2V。在初始阶段，采样电容完成对输入模拟电压的采样。

情形一：

若输入的模拟电压为VH和Vref，在t0＝5ns时，两组采样电容开始放电。在t3＝21ns和t2＝18ns时，两组比较器发生翻转，输出TH和TR，输出时间差TH-TR＝3ns。此时间量进入cyclicTDC进行数字量化，假设Tref为5ns,则输入时间范围为±20ns。当输入时间差Ti<-Tref时，TDC输出00码字，当输入电压-Tref<Ti<Tref时，TDC输出01码字,当输入电压Ti>Tref时，TDC输出10码字。初始输入Ti为3ns，根据级电路输入输出关系有：

第一步：输出转换结果M1L1，其值为01，输出余差时间To1＝2*3＝6ns；

第二步：输出转换结果M2L2，其值为10，输出余差时间To2＝2*6-20＝-8ns；

第三步：输出转换结果M3L3，其值为00，输出余差时间To3＝2*(-8)+20＝4ns；

第四步：输出转换结果M4L4，其值为01，输出余差时间To4＝2*4＝8ns；

第五步：输出转换结果M5L5，其值为10，输出余差时间To5＝2*8-20＝-4ns；

第六步：输出转换结果M6L6，其值为01，输出余差时间To6＝2*(-4)＝-8ns；

第七步：输出转换结果M7L7，其值为00，输出余差时间To7＝2*(-8)+20＝4ns。

最后，通过一种错位相加的方法将各步转换结果转换为标准的二进制转换输出，得到的码值为10010010。则输入电压差VH-VR＝0.2V转换为数字码值10010010。

情形二：

若输入的模拟电压为VL和Vref，在t0＝5ns时，两组采样电容开始放电。在t1＝15ns和t2＝18ns时，两组比较器发生翻转，输出TL和TR，输出时间差TL-TR＝-3ns。此时间量进入cyclicTDC进行数字量化，假设Tref为5ns,则输入时间范围为±20ns。当输入时间差Ti<-Tref时，TDC输出00码字，当输入电压-Tref<Ti<Tref时，TDC输出01码字,当输入电压Ti>Tref时，TDC输出10码字。初始输入Ti为3ns，根据级电路输入输出关系有：

第一步：输出转换结果M1L1，其值为01，输出余差时间To1＝2*(-3)＝-6ns；

第二步：输出转换结果M2L2，其值为00，输出余差时间To2＝2*(-6)+20＝8ns；

第三步：输出转换结果M3L3，其值为10，输出余差时间To3＝2*8-20＝-4ns；

第四步：输出转换结果M4L4，其值为01，输出余差时间To4＝2*(-4)＝-8ns；

第五步：输出转换结果M5L5，其值为00，输出余差时间To5＝2*(-8)+20＝4ns；

第六步：输出转换结果M6L6，其值为01，输出余差时间To6＝2*4＝8ns；

第七步：输出转换结果M7L7，其值为10，输出余差时间To7＝2*8-20＝-4ns。

最后，通过一种错位相加的方法将各步转换结果转换为标准的二进制转换输出，得到的码值为1101100。则输入电压差VL-VR＝-0.2V转换为数字码值1101100。

Claims (3)

1.一种基于循环时间数字转换器的时域ADC，其特征是，由三部分电路模块构成，电路模块一为电压时间转换器VTC：两个采样开关Sh，两个放电开关Sd，两个采样电容CH或CL与Cref，两个电流源I和两个比较器Com1和Com2；第一个采样开关Sh的一端接模拟输入VH或VL，另一端接采样电容CH或CL的一端和第一个放电开关Sd的一端；采样电容CH或CL的另一端接地；第一个放电开关Sd的另一端接第一个电流源I的流入端和第一个比较器Com1的负端；第一个电流源I的流出端接地；第一个比较器的正端和第二个比较器的正端相连，共同接比较电压Vcm；第一个比较器Com1的输出端为高或低输出时间TH或TL；第二个采样开关Sh的一端接模拟输入Vref，另一端接参考采样电容Cref的一端和第二个放电开关Sd的一端；参考采样电容Cref的另一端接地；第二个放电开关Sd的另一端接第二个电流源I的流入端和第二个比较器Com2的负端；第二个电流源I的流出端接地；第二个比较器的输出端Com2为输出参考时间TR；第二个电路模块为循环时间数字转换器；第三个电路模块为读出电路；模拟输入信号Vin经过VTC转换实现脉冲输出，完成模拟电压到时间信号的转换；转换完成后的时间信号由电压时间转换器VTC进行数字量化，最后由读出电路完成数字码值的相加和输出。

2.如权利要求1所述的基于循环时间数字转换器的时域ADC，其特征是，读出电路结构为：读出电路时钟信号连接D触发器链和半加器链的Clk时钟输入端，D触发器链的输入端接高电平VDD；D触发器链的输出端信号和经Delay和反相器后的信号做与运算，进而形成Reg_clk信号；Reg_clk信号经反相器后形成rst复位信号；Reg_clk信号还作为REG寄存器的触发信号；RSD_Rst和rst进行与运算后作为D触发器链和半加器链的复位信号；C0C1分别连接在半加器链的第一个和第二个单元的输入端；D0-D7连接REG寄存器的输入端。

3.如权利要求1所述的基于循环时间数字转换器的时域ADC，其特征是，时间放大器电路结构：三个D触发器，一个二输入与非门，一个二输入异或门，一个多路选择器，一个开关，一个电容，一个比较器和两个电流源；时间信号的输入端Tin1和Tin2分别连接两个D触发器的Clk输入端，两个D触发器的D输入端与高电平VDD相连，两个D触发器的Q输出端分别和二输入与非门的输入端及二输入异或门输入端相连；二输入与非门的输出端连接两个D触发器的复位端RN；二输入异或门输出端连接多路选择器的控制端S，S连接第三个D触发器的Clk输入端，第三个D触发器的D输入端连接高电平VDD，电容复位的反向信号连接第三个D触发器的复位端RN；电流源Ia的流出端与多路选择器的1端相连，电流源Ia流入端和高电平VDD相连；电流源Ib的流入端与多路选择器的0端相连，电流源Ib流出端和低电平VSS相连；多路选择器的输出端和电容C的一端相连，电容C的另一端接参考电平VCM；电容的复位开关和比较器的两个输入端分别跨接在电容C的两端。