CN102545902B

CN102545902B - 一种多步单斜模拟数字信号转换装置

Info

Publication number: CN102545902B
Application number: CN201210015324.3A
Authority: CN
Inventors: 李全良; 吴南健; 韩烨; 石匆
Original assignee: Institute of Semiconductors of CAS
Current assignee: Institute of Semiconductors of CAS
Priority date: 2012-01-17
Filing date: 2012-01-17
Publication date: 2014-05-14
Anticipated expiration: 2032-01-17
Also published as: CN102545902A

Abstract

本发明公开了一种多步单斜模拟数字信号转换装置，包括采样保持求余放大模块、斜坡和参考电压产生模块、比较器、计数器、控制信号发生器、数字校正单元和输出模块，输入电压V_in被采样保持求余放大模块采样后作为比较器的一个输入信号V_SH1，与斜坡电压V_ramp进行比较，V_ramp随计数器输出值的增加而线性增加，当V_ramp大于V_SH1时，比较器输出发生跳变，触发数字校正单元内的寄存器锁存此时计数器的值，即ADC的第1步量化值；第2，...，N_S步量化过程与第1步量化过程一样；以上N_S步量化得到的值，经数字校正单元内的校正电路校正后寄存在输出模块内，在控制信号发生器的控制下移位串行或并行输出。本发明与传统的单斜ADC相比，具有速度快、对比较器指标要求低等优点。

Description

一种多步单斜模拟数字信号转换装置

技术领域

本发明属于集成电路技术领域，具体涉及一种多步单斜模拟数字信号转换装置。

背景技术

高速CMOS图像传感器一般都采用列并行读出电路，每列读出电路都包含一个模拟数字信号转换装置(ADC)，整个高速CMOS图像传感器芯片的面积随着ADC面积的增加而线性增加。目前，用于高速CMOS图像传感器列并行读出电路的ADC主要有：单斜ADC、逐次逼近ADC等。单斜ADC结构简单、面积小，但其量化周期长，完成一次量化需要2^N个时钟周期，其中N为ADC的位数。逐次逼近ADC速度快，完成一次量化需要N个时钟周期，但每个逐次逼近ADC都包含一个DAC，面积大。

发明内容

(一)要解决的技术问题

为了解决单斜ADC速度慢、逐次逼近ADC面积大的问题，本发明提供了一种多步单斜模拟数字信号转换装置，该装置与传统单斜ADC相比，具有速度快、对比较器指标要求低等优点，同时也具有传统单斜ADC面积小、功耗低的优点；与逐次逼近ADC相比具有面积小的优点。

(二)技术方案

为了解决上述问题，本发明提供了一种多步单斜模拟数字信号转换装置，包括采样保持求余放大模块1、斜坡和参考电压产生模块2、比较器3、计数器4、控制信号发生器5、数字校正单元6和输出模块7，其特征在于：需要量化的输入电压V_in被采样保持求余放大模块1采样后作为比较器3的一个输入信号V_SH1，与斜坡和参考电压模块2产生的斜坡电压V_ramp进行比较，V_ramp随计数器4输出值的增加而线性增加，当V_ramp大于V_SH1时，比较器3输出发生跳变，触发数字校正单元6内的寄存器锁存此时计数器4的值，即该多步单斜模拟数字信号转换装置ADC的第1步量化值；ADC的第1步的量化值经控制信号发生器5译码后产生选通信号，该选通信号从斜坡和参考电压产生模块2产生的参考电压中选择与ADC的第1步的量化值相应的参考电压V_R1，采样保持求余放大模块1对V_SH1与V_R1求余且放大A倍并采样后，输出采样电压V_SH2，V_SH2与斜坡电压V_ramp进行比较，进行第2步量化，其中若每步1.5bit，则A＝2¹＝2；若每步2.5bit，则A＝2²＝4；若每步3.5bit，则A＝2³＝8；……；第2步量化过程与第1步量化过程一样，第2步量化完成后进行第3，...，N_S步的求余、放大、采样及量化，第3，...，N_S步的求余、放大、采样及量化过程与第2步量化过程一样；以上N_S步量化得到的值，经数字校正单元6内的校正电路校正后得到ADC的量化值；ADC的量化值寄存在输出模块7内，在控制信号发生器5的控制下移位串行或并行输出。

上述方案中，若每步量化得到的数字信号位数为n位，则满足：N_S×(n-1)+1＝N，其中N_S为量化步数，N为ADC输出数字信号的位数。

上述方案中，输入电压V_in和地作为采样保持求余放大模块1的第1步量化的输入信号；采样保持求余放大模块1在第i步量化时的输出电压V_SHi以及斜坡和参考电压产生模块2产生的与ADC第i步量化值相应的参考电压V_Ri，二者共同作为采样保持求余放大模块1在第i+1步量化的输入电压，采样保持求余放大模块1对V_SHi和V_Ri求余、放大、采样后输出电压V_SH(i+1)，V_SH(i+1)与斜坡电压V_ramp进行比较，进行第i+1步量化，其中i＝1，2，...，N_S-1。

上述方案中，对于第i步量化，采样保持求余放大模块1输出电压V_SHi与斜坡电压产生模块产生的斜坡电压V_ramp作为比较器的输入，当V_ramp大于V_SHi时，比较器输出发生翻转，其中i＝1，2，...，N_S。

上述方案中，对于每一步量化，比较器3的输出和计数器4的输出作为数字校正单元6的输入，当比较器3输出跳变时，触发数字校正单元6内的寄存器锁存此时计数器的值，即为ADC该步的量化值。

上述方案中，所述斜坡和参考电压产生模块2在控制信号发生器5的控制下，产生斜坡电压V_ramp，斜坡电压V_ramp与计数器4的输出值D及斜坡和参考电压产生模块2的输入基准电压V_REF成正比。

上述方案中，所述ADC的第i步量化值D经控制信号发生器5译码后产生选通信号，从斜坡和参考电压产生模块2产生的参考电压中选择与量化值D相应的参考电压V_Ri，V_Ri与量化值D及斜坡和参考电压产生模块2的输入基准电压V_REF成正比，其中i＝1，2，...，N_S-1。

上述方案中，所述控制信号发生器5在输入时钟Clock、复位信号Reset_n和启动信号Start的作用下，产生ADC量化过程中所需的控制信号，控制该多步单斜模拟数字信号转换装置有序工作。

上述方案中，所述计数器4在控制信号发生器5的控制下进行计数，给控制信号发生器5和数字校正单元6提供计数值。

上述方案中，所述数字校正单元6在比较器3的输出和控制信号发生器5的控制下，记录下该多步单斜模拟数字信号转换装置的每步量化值，并进行数字校正。

上述方案中，该多步单斜模拟数字信号转换装置的N_S步量化值经数字校正单元6内的校正电路校正后得到ADC量化值，校正后得到的ADC的量化值锁存在输出模块7内的寄存器里，在控制信号发生器5的控制下移位串行或并行输出。

(三)有益效果

本发明提供的多步单斜模拟数字信号转换装置，与单斜ADC相比，具有速度快、对比较器指标要求低等优点，同时也具有单斜ADC面积小、功耗低的优点；与逐次逼近ADC相比具有面积小的优点。该多步单斜ADC用于高速CMOS图像传感器的列并行读出电路中时，斜坡和参考电压产生模块、计数器、控制信号发生器等可以列共享，减小列读出电路的面积。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简要的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。

图1为本发明提供的多步单斜模拟数字信号转换装置的结构框图；

图2为依照本发明实施例的多步单斜模拟数字信号转换装置中采样保持求余放大模块的电路图；

图3为依照本发明实施例的多步单斜模拟数字信号转换装置中采样保持求余放大模块的工作时序图；

图4为依照本发明实施例的多步单斜模拟数字信号转换装置中斜坡和参考电压产生模块的电路图；

图5为依照本发明实施例的多步单斜模拟数字信号转换装置的传输曲线；

图6为依照本发明实施例的多步单斜模拟数字信号转换装置中数字校正单元的电路图；

图7为依照本发明实施例的多步单斜模拟数字信号转换装置中比较器的电路图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明的保护范围。

图1为本发明提供的多步单斜模拟数字信号转换装置的结构框图，该装置包括采样保持求余放大模块1、斜坡和参考电压产生模块2、比较器3、计数器4、控制信号发生器5、数字校正单元6及输出模块7。其中，需要量化的输入电压V_in被采样保持求余放大模块1采样后作为比较器3的一个输入信号V_SH1。V_SH1与斜坡和参考电压模块2产生的斜坡电压V_ramp进行比较，当V_ramp大于V_SH1时，比较器3的输出发生跳变，比较器3输出发生跳变触发数字校正单元6内的寄存器锁存此时计数器4的值，即ADC的第1步量化值；ADC的第1步的量化值经控制信号发生器5译码后产生选通信号，该选通信号从斜坡和参考电压产生模块2产生的参考电压中选择与ADC的第1步量化值相应的参考电压V_R1。采样保持求余放大模块1对V_SH1与V_R1求余且放大A(若每步1.5bit，则A＝2¹＝2；若每步2.5bit，则A＝2²＝4；若每步3.5bit，则A＝2³＝8；……)倍并采样后，输出采样电压V_SH2。V_SH2与斜坡电压V_ramp进行比较，进行第2步量化，其过程和第1步一样。第2步量化完成后进行第3，...，N_S步的求余、放大、采样及量化，第3，...，N_S步的求余、放大、采样及量化的过程和第2步的一样。以上N_S步量化得到的值，在数字校正单元6内经校正电路校正后得到ADC的量化值。ADC的量化值寄存在输出模块7的寄存器内，并在控制信号发生器5的控制下移位串行或并行输出。在控制信号发生器5的控制下，该多步单斜模拟数字信号转换装置按设计的步骤将模拟信号转化为数字信号并输出。

本发明提供的多步单斜模拟数字信号转换装置，每步转换的位数及ADC的位数不同，其结构也相应的不同，本实施例以每步2.5位，5步11位ADC为例对本发明进行详细说明。

图2为依照本发明实施例的多步单斜模拟数字信号转换装置中采样保持求余放大模块的电路图，该采样保持求余放大模块由运放、电容和开关构成。该电路图的工作时序如图3所示，第1步量化分为采样Vin和采样量化V_SH1两相；第i步量化分为求余放大和采样量化V_SHi两相；第i-1步采样V_SH(i-1)得到的信号，作为第i步求余放大相的采样保持求余放大模块1的一个输入，其中i＝2，...，5。下面具体分析采样保持求余放大模块1每步各相的工作过程：

1)、第1步采样Vin相：首先，开关S1、S4、S5闭合，开关S0、S2、S3、S6断开，电容C1对Vin采样，电容C2放电至零；之后开关S1、S2、S4、S5、S6断开，开关S0、S3闭合，电荷从电容C1转移到C2，由电荷守恒可求出电荷转移后V_SH1的值为(C1/C2)×Vin，其中C1大小为4C，C2是由开关和单位电容C组成的可变电容，通过信号P[3:0]控制C2的大小。采样Vin时，可以改变C2的大小，使V_SH1等于A*Vin。其中，A等于C1/C2，可取1，2，4。

2)、第1步采样量化V_SH1相：开关S4、S6闭合，开关S0、S1、S2、S3、S5断开，V_SH1保持在电容C2上，并通过C1采样。在该相内，V_SH1与斜坡和参考电压参数模块2产生的斜坡电压V_ramp进行比较，求得ADC的第1步的量化值。

3)、第i步求余放大相：首先，开关S5闭合，开关S0、S1、S2、S3、S4、S6断开，电容C2放电至零；之后开关S0、S1、S4、S5、S6断开，开关S2、S3闭合，电荷从电容C1转移到C2，根据电荷守恒可求出电荷转移后采样保持求余放大模块1输出电压V_SHi值为(C1/C2)×(V_SH(i-1)-V_R(i-1))。由图4本发明实施例ADC的传输曲线可知，应取C1/C2的值为4，即通过信号P[3:0]控制C2等于C。其中，i等于2、...、5；V_R(i-1)是ADC的第i-1步的量化值相应的模拟电压值。ADC的第i-1步的量化值经控制信号发生器5译码后产生选通信号，选通信号从斜坡和参考电压参数模块2产生的参考电压中选择与ADC的第i-1步的量化值相应的模拟电压值V_R(i-1)。

4)、第i步采样量化V_SHi相，开关S4、S6闭合，开关S0、S1、S2、S3、S5断开，V_SHi保持在电容C2上，并通过C1采样。在该相内，采样保持求余放大模块1的输出电压V_SHi与斜坡和参考电压参数模块2产生的斜坡电压V_ramp进行比较，求得ADC第i步的量化值。其中，i等于2，...，5。

图4为依照本发明实施例的多步单斜模拟数字信号转换装置中斜坡和参考电压产生模块的电路图，该斜坡和参考电压产生模块由16个阻值为R的电阻R₁、R₂、...、R₁₆，13个开关SW₁、SW₂、...、SW₁₃和一个缓冲器Buffer组成。斜坡和参考电压产生模块2在采样保持求余放大模块1采样量化V_SHi相和求余放大相时分别输出斜坡电压V_ramp和参考电压V_Ri，其中i等于1，2，...，5。

当斜坡和参考电压产生模块2工作于采样量化V_SHi相，计数器4的值经过控制信号发生器5译码后，选通相应的开关，输出斜坡电压V_ramp。当斜坡和参考电压产生模块2工作于求余放大相时，ADC的第i-1步的量化值经控制信号发生器5译码后产生选通信号，选通信号从斜坡和参考电压参数模块2产生的参考电压中选择与ADC的第i-1步的量化值相应的模拟电压值V_R(i-1)，其中i等于2，...，5。斜坡电压和参考电压是控制信号发生器根据本发明具体实施例ADC的传输曲线和传输函数，控制斜坡和参考电压产生模块内开关切换得到的。本发明具体实施例ADC的传输曲线如图5所示；传输函数为：

V_{RES} = \{\begin{matrix} 4 \times V_{in}, (0 < V_{in} < \frac{3}{16} V_{FS}, b = 0) \\ 4 \times (V_{in} - \frac{2}{16} V_{FS}), (\frac{3}{16} V_{FS} \leq V_{in} < \frac{5}{16} V_{FS}, b = 1) \\ 4 \times (V_{in} - \frac{4}{16} V_{FS}), (\frac{5}{16} V_{FS} \leq V_{in} < \frac{7}{16} V_{FS}, b = 2) \\ 4 \times (V_{in} - \frac{4}{16} V_{FS}), (\frac{7}{16} V_{FS} \leq V_{in} < \frac{9}{16} V_{FS}, b = 3) \\ 4 \times (V_{in} - \frac{8}{16} V_{FS}), (\frac{9}{16} V_{FS} \leq V_{in} < \frac{11}{16} V_{FS}, b = 4) \\ 4 \times (V_{in} - \frac{10}{16} V_{FS}), (\frac{11}{16} V_{FS} \leq V_{in} < \frac{13}{16} V_{FS}, b = 5) \\ 4 \times (V_{in} - \frac{12}{16} V_{FS}), (\frac{13}{16} V_{FS} \leq V_{in} < V_{FS}, b = 6) \end{matrix} - - - (1)

其中，V_in为待量化的电压；V_RES为余量电压，即求余采样保持求余放大模块1求余放大采样后输出的采样电压V_SHi；V_FS为ADC的满刻度电压，本实施例中等于斜坡和参考电压产生模块的基准电压V_REF；b为ADC的每步量化值。

本发明具体实施例中，数字校正单元采用数字冗余校正技术进行校正，若ADC第i步得到的量化值为b_i2b_i1b_i0，其中i＝1，2，...，5；ADC的量化值为B₁₀B₉B₈B₇B₆B₅B₄B₃B₂B₁B₀，b_i2b_i1b_i0错位相加得到B₁₀B₉B₈B₇B₆B₅B₄B₃B₂B₁B₀，如公式(2)所示。

本发明具体实施例中，实现公式(2)错位相加的数字校正单元电路如图6所示，图6为依照本发明实施例的多步单斜模拟数字信号转换装置中数字校正单元的电路图。该数字校正单元电路由5个3位寄存器DFF₁，...，DFF₅，5个半加器，3个全加器，一个或门组成。其工作过程如下，首先寄存器DFF₁，...，DFF₅复位，ADC进行第1步量化时，当比较器输出信号CMP发生翻转时，触发寄存器DFF₅锁存当前计数器4的输出D₂D₁D₀，即将ADC的第1步的量化值存在寄存器DFF₅中，此后在控制信号发生器5产生的移位信号Shift的控制下，寄存器DFF_(j+1)的值移存到寄存器DFF_i中，其中j为1，2，3，4。ADC进行第2，3，4步量化时，数字校正单元电路的工作过程和ADC进行第1步量化时一样。ADC第5步量化得到的量化值锁存到寄存器DFF₅，这样第i步量化得到的量化值b_i2b_i1b_i0存在寄存器DFF_i，b_i2b_i1b_i0按公式(2)错位相加后得到11位ADC的量化值B₁₀B₉B₈B₇B₆B₅B₄B₃B₂B₁B₀。由于最高位b₁₂和次高位的进位不会同时为1，或门就可以实现相加。B₁₀B₉B₈B₇B₆B₅B₄B₃B₂B₁B₀在信号发生器产生的控制信号作用下，存到输出模块7内的11位寄存器，等待输出，其中i为1，2，3，4，5。

本发明具体实施例中，比较器3采用常用的两级开环比较器，电路图如图7所示，图7为依照本发明实施例的多步单斜模拟数字信号转换装置中比较器的电路图。3位计数器4由3个D触发器组成，在控制信号发生器5的控制下从0到6计数；输出模块有一个11位移位寄存器构成，ADC的量化值在控制信号发生器5的控制下移位串行或11位并行输出。控制信号发生器5在时钟信号Clock、复位信号Reset、启动信号Start等信号的作用下，产生控制信号，控制ADC按设计的步骤有序工作，完成模数转化功能。

以上内容是结合本发明的实施方式对本发明作的进一步的详细说明，不能就此认定本发明的具体实施只局限于以上这些说明。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干推演或变形，这些推演或变形也应当视为本发明的保护范围。

Claims

1.一种多步单斜模拟数字信号转换装置，包括采样保持求余放大模块(1)、斜坡和参考电压产生模块(2)、比较器(3)、计数器(4)、控制信号发生器(5)、数字校正单元(6)和输出模块(7)，其特征在于：

需要量化的输入电压V_in被采样保持求余放大模块(1)采样后作为比较器(3)的一个输入信号V_SH1，与斜坡和参考电压模块(2)产生的斜坡电压V_ramp进行比较，V_ramp随计数器(4)输出值的增加而线性增加，当V_ramp大于V_SH1时，比较器(3)输出发生跳变，触发数字校正单元(6)内的寄存器锁存此时计数器(4)的值，即该多步单斜模拟数字信号转换装置ADC的第1步量化值；

ADC的第1步的量化值经控制信号发生器(5)译码后产生选通信号，该选通信号从斜坡和参考电压产生模块(2)产生的参考电压中选择与ADC的第1步的量化值相应的参考电压V_R1，采样保持求余放大模块(1)对V_SH1与V_R1求余且放大A倍并采样后，输出采样电压V_SH2，V_SH2与斜坡电压V_ramp进行比较，进行第2步量化，其中若每步1.5bit，则A=2¹=2；若每步2.5bit，则A=2²=4；若每步3.5bit，则A=2³=8；

第2步量化过程与第1步量化过程一样，第2步量化完成后进行第3至N_S步的求余、放大、采样及量化，第3至N_S步的求余、放大、采样及量化过程与第2步量化过程一样，其中N_S为量化步数，N为ADC输出数字信号的位数；

以上N_S步量化得到的值，经数字校正单元(6)内的校正电路校正后得到ADC的量化值；ADC的量化值寄存在输出模块(7)内，在控制信号发生器(5)的控制下移位串行或并行输出；

其中，所述第3至N_S步的求余、放大、采样及量化过程与第2步量化过程一样，具体包括：

输入电压V_in和地作为采样保持求余放大模块(1)的第1步量化的输入信号；采样保持求余放大模块(1)在第i步量化时的输出电压V_SHi以及斜坡和参考电压产生模块(2)产生的与ADC第i步量化值相应的参考电压V_Ri，二者共同作为采样保持求余放大模块(1)在第i+1步量化的输入电压，采样保持求余放大模块(1)对V_SHi和V_Ri求余、放大、采样后输出电压V_SH(i+1)，V_SH(i+1)与斜坡电压V_ramp进行比较，进行第i+1步量化，其中i=1，2，...，N_S-1；

对于第i步量化，采样保持求余放大模块(1)输出电压V_SHi与斜坡电压产生模块产生的斜坡电压V_ramp作为比较器的输入，当V_ramp大于V_SHi时，比较器输出发生翻转，其中i=1，2，...，N_S；

对于每一步量化，比较器(3)的输出和计数器(4)的输出作为数字校正单元(6)的输入，当比较器(3)输出跳变时，触发数字校正单元(6)内的寄存器锁存此时计数器的值，即为ADC该步的量化值；

所述斜坡和参考电压产生模块(2)在控制信号发生器(5)的控制下，产生斜坡电压V_ramp，斜坡电压V_ramp与计数器(4)的输出值D及斜坡和参考电压产生模块(2)的输入基准电压V_REF成正比；

所述ADC的第i步量化值D经控制信号发生器(5)译码后产生选通信号，从斜坡和参考电压产生模块(2)产生的参考电压中选择与量化值D相应的参考电压V_Ri，V_Ri与量化值D及斜坡和参考电压产生模块(2)的输入基准电压V_REF成正比，其中i=1，2，...，N_S-1。

2.根据权利要求1所述的多步单斜模拟数字信号转换装置，其特征是：若每步量化得到的数字信号位数为n位，则满足：N_S×(n-1)+1＝N，其中N_S为量化步数，N为ADC输出数字信号的位数。

3.根据权利要求1所述的多步单斜模拟数字信号转换装置，其特征是：所述控制信号发生器(5)在输入时钟Clock、复位信号Reset_n和启动信号Start的作用下，产生ADC量化过程中所需的控制信号，控制该多步单斜模拟数字信号转换装置有序工作。

4.根据权利要求1所述的多步单斜模拟数字信号转换装置，其特征是：所述计数器(4)在控制信号发生器(5)的控制下进行计数，给控制信号发生器(5)和数字校正单元(6)提供计数值。

5.根据权利要求1所述的多步单斜模拟数字信号转换装置，其特征是：所述数字校正单元(6)在比较器(3)的输出和控制信号发生器(5)的控制下，记录下该多步单斜模拟数字信号转换装置的每步量化值，并进行数字校正。

6.根据权利要求1所述的多步单斜模拟数字信号转换装置，其特征是：该多步单斜模拟数字信号转换装置的N_S步量化值经数字校正单元(6)内的校正电路校正后得到ADC量化值，校正后得到的ADC的量化值锁存在输出模块(7)内的寄存器里，在控制信号发生器(5)的控制下移位串行或并行输出。