JP6949368B2 - Ａ／ｄ変換器およびこれを用いたセンサ装置 - Google Patents

Description

本発明はＡ／Ｄ変換器およびこれを用いたセンサ装置に関する。より詳細には、逐次比較型Ａ／Ｄ変換器およびこれと直列に接続されたΔΣ型Ａ／Ｄ変換器から構成されたＡ／Ｄ変換器に関する。さらに、このように構成されたＡ／Ｄ変換器を有し、高精度、高速、かつ低消費電力を実現したセンサー装置に関する。

（従来のセンサー装置）
図２２に従来のセンサー装置１００を示す。センサー装置１００は、自然界の信号（被センス信号）を検知してこれを電気信号に変換する単位センサー１１１が、行と列からなる行列状に配置されたセンサー領域１１０を有する。単位センサー１１１は行選択線１１２と列選択線１１３に接続されている。垂直（行）操作回路１３０は行選択線１１２の一つに所定電圧を供給することによってセンサー領域１１０の行を選択する。列選択線１１３はＡ／Ｄ変換部１２０に接続されている。Ａ／Ｄ変換部１２０は複数のＡ／Ｄ変換器が列状に配置されて構成されたＡ／Ｄ変換器列１２２を含む。さらに、任意的に減算増幅回路１２１が列選択線１１３とＡ／Ｄ変換器列１２２との間に挿入されてもよい。Ａ／Ｄ水平（列）操作回路１５０はＡ／Ｄ変換器列１２２の各列出力を順次選択してデータ出力端子１５１に転送して出力する。タイミング制御回路１４０は図示しないクロック供給回路からクロック入力端子１４１に供給されるクロック信号に同期して、垂直（行）操作回路１３０と水平（列）操作回路１５０をそれぞれ制御するパルス信号を生成する。

クロック入力に同期して、タイミング制御回路１４０で作成されたパルス信号に同期して、垂直（行）操作回路１３０で作られた行制御信号により、一つの行選択線１１２が活性化され、対象の行の単位センサー１１１の電気信号が列選択線１１３に取り出される。各列信号線はＡ／Ｄ変換部１２０においてＡ／Ｄ変換される。Ａ／Ｄ変換部１２０は減算増幅回路１２１と単位Ａ／Ｄ変換器が列状に並んだＡ／Ｄ変換器列１２２からなる構成を取るものがある。Ａ／Ｄ変換部１２０の出力信号は水平（列）操作回路１５０で作成された制御信号により、データ出力端子１５１から採り出される。

（汎用的なセンサー読出し回路）
センサーには読出し回路１６０が必要である。図２３に汎用的なセンサー読出し回路１６０を示す。センサーからの信号は電圧源もしくは電流源で表される。例えば圧力などによる抵抗の変化を用いた抵抗型圧力センサーは、圧力変化を抵抗体に電流を流すことにより抵抗に生じる電圧の変化として検知できる。また圧力などによる容量の変化を用いた抵抗型圧力センサーは、圧力変化を容量による電荷量の変化として検知でき、電荷の変化は一定の容量を用いることで、電圧の変化として検知できる。

図２３の汎用的なセンサー読出し回路１６０は、電源電圧Ｖ_DDとトランジスタＭ₁の一端に接続されたセンサー１６１（電圧源で表されている）を有している。トランジスタＭ₁のゲートには信号Ｓ／Ｈ（サンプル／ホールド）が供給される。トランジスタＭ₁の他端には保持容量１６２が接続されている。電源電圧Ｖ_DDと保持容量１６２との間にはトランジスタＭ₄が接続されている。トランジスタＭ₄のゲートには信号ＲＳＴが供給される。保持容量１６２はさらにトランジスタＭ₂のゲートに接続されている。トランジスタＭ₂の一端は電源電圧Ｖ_DDに接続され、他端はトランジスタＭ₃の一端に接続されている。トランジスタＭ₃のゲートには信号ＳＥＬが供給され、他端は列電流源１６３に接続されている。Ｍ₃の他端に読出し電圧Ｖ_Rが現れる。

図２３においてセンサー１６１の電圧Ｖ_SはトランジスタＭ₁のゲートを信号Ｓ／Ｈ（サンプル／ホールド）で制御することで、保持容量１６２に標本化されて保持される。この保持された電圧はソースフォロアを形成するトランジスタＭ₂でバッファーされて、スイッチを形成するトランジスタＭ₃のゲートを行の制御信号ＳＥＬで制御することにより、列信号線に取り出すことができる。列電流源１６３はソースフォロアを形成するトランジスタＭ₂の動作に必要なバイアス電流を与えるために設けている。図２３の回路のうち列電流源１６３以外の回路は単位センサー１１１に含まれ、行列状に配置されているのに対し、列電流源１６３は列ごとに列選択線１１３に接続されている。

このような読み出し回路１６０においてはソースフォロアを構成するトランジスタＭ₂のしきい値電圧Ｖ_Tのバラツキなどによりトランジスタのゲートソース間電圧Ｖ_GSがばらつくために信号源電圧Ｖ_Sの正確な読み取りができない。そこで通常は最初に図示しない基準電圧発生回路より基準電圧Ｖ_REFを送り、次に信号を含む電圧Ｖ_Sを送り、この二つの電圧の差を取ることで信号源電圧Ｖ_Sの正確な読出しができる。このような相関二重サンプリング技術を用いてゲートソース間電圧Ｖ_GSのばらつきをキャンセルすることができるとともに、トランジスタの１／ｆノイズの影響も抑圧することができる。もちろん最初に信号を含む電圧Ｖ_Sを送り、次に基準電圧Ｖ_REFを送っても良いことは言うまでもない。

（スロープ型Ａ／Ｄ変換器）
読み出し回路１６０の出力はＡ／Ｄ変換部１２０においてアナログ信号からデジタル信号に変換される。図２４にセンサー装置の代表としてＣＭＯＳイメージセンサーによく用いられるスロープ型Ａ／Ｄ変換器１７０を、図２５に入力信号と参照電圧との関係をそれぞれ示す。

スロープ型Ａ／Ｄ変換器１７０は、複数の単位Ａ／Ｄ変換器１７１と共通に設けられたランプ波発生器１７２とからなる。複数の単位Ａ／Ｄ変換器１７１は比較器１７３とカウンター１７４とから構成される。ランプ波信号線１７７とクロック信号線１７６は複数の単位Ａ／Ｄ変換器１７１に共通に設けられている。ランプ波発生器１７２の出力はランプ波信号線１７７に供給される。

ランプ波発生器１７２はＶ_RTからランプ波制御信号入力端子１７９に供給されるランプ波制御信号をトリガーとして、電圧が時間に比例して降下するランプ波１９０を発生する。単位Ａ／Ｄ変換器１７１を構成するカウンター１７４はクロック信号線１７６に供給されるクロックパルスのカウントを開始する。比較器１７３は入力端子１７８に供給される入力信号とランプ波発生器で発生されたランプ波１９０である参照信号とを比較し、参照信号が入力信号よりも低くなったとき（Ｔ_in）にフラッグを発生してカウンターを停止させる。その時のカウンターの値が入力信号電圧Ｖ_inを表すので、この値を変換出力端子１８０において変換出力として取り出し、リセット端子１８１に供給されるリセット信号でカウンター１７４をリセットする。

このスロープ型Ａ／Ｄ変換器は構成が簡単で、微分非直線性誤差が小さく、単調性が補償されてロバスト性が高い。したがって、ＣＭＯＳイメージセンサーに広く用いられている。

しかしながら、課題も多い。例えば、変換速度と分解能のトレードオフがある。時刻Ｔ_inが入力信号を表すので、変換に使用できる時間をＴ_FSとすると、分解能ＮビットのＡ／Ｄ変換器では、クロック周波数ｆ_clkは
ｆ_clk＝２^N／Ｔ_FS （１）
で表される。フレーム数をＮ_F、 垂直画素数をＮ_Vとし、リセット読出しと信号読出しを行い、それぞれの周期の１／２をＡ／Ｄ変換に用いることができると仮定すると、
Ｔ_FS＝１／（４Ｎ_FＮ_V） （２）
であるので、
ｆ_clk＝２^N+2Ｎ_FＮ_V （３）
である。フレーム数を１００フレーム、垂直画素数を２０００とし、使用できるクロック周波数を最高２ＧＨｚ程度とすると、分解能は１１ビット程度である。ダイナミックレンジ換算で６８ｄＢ程度である。

Ａ／Ｄ変換器の精度を決めるものはクロック周波数にとどまらない。比較器もＡ／Ｄ変換器の精度を決める要素である。比較器のノイズ電圧は１５０μＶ〜２００μＶ程度であり、ダイナミックレンジで７５ｄＢ程度である。したがって、スロープ型Ａ／Ｄ変換器のダイナミックレンジはせいぜい７０ｄＢである。

通常単位センサーが取り扱う電子数は数万個とされている。そこで電子数を３万個、保持容量を５ｆＦと仮定すると、最大出力電圧は１Ｖ程度となる。検出すべき信号の最小値は電子１個である。これは３０μＶとなる。したがって、必要なダイナミックレンジは約９０ｄＢである。スロープ型Ａ／Ｄ変換器では画素が本来有する高いダイナミックレンジの実現が困難である。このため、相関二重サンプリングを行うとともに、前述したようにＡ／Ｄ変換の前に０ｄＢから２０ｄＢ程度の利得を可変にした減算増幅器を設けることでより高いダイナミックレンジを得ようとするセンサー装置もある。しかしながら、ノイズを抑えるために１０ｐＦ〜２０ｐＦの大きな容量を用いることが多く、面積の増大だけでなく、消費電力の増大を招く結果となっている。

したがって現在センサー装置に用いられているＡ／Ｄ変換器はセンサーが必要とする高いダイナミックレンジを高速かつ低消費電力で実現できていないことと、増幅器を用いているため、定常電流が流れるので、読み出し速度の適用的可変や、間欠動作など、今後のＩｏＴで必要な機能の実現が困難であった。

特開２００５−３２３３３１号公報

本発明はこのような問題点を解決するためのもので、本発明が解決しようとする課題は、高いダイナミックレンジを高速かつ低消費電力で実現するＡ／Ｄ変換器を提供するとともに、このようなＡ／Ｄ変換器を有するセンサー装置を提供することである。

また、本発明が解決しようとする別の課題は、定常電流が流れないＡ／Ｄ変換器を用いることにより、フレームレートや変換速度の可変化や間欠動作を容易にしたＡ／Ｄ変換器、及びこのようなＡ／Ｄ変換器を有するセンサー装置を提供することである。

また、本発明が解決しようとするさらに別の課題は、逐次比較型Ａ／Ｄ変換器の変換値を用いて、ΔΣ型Ａ／Ｄ変換器のパラメータを制御することにより、消費電力を一段と低減したＡ／Ｄ変換器、及びこのようなＡ／Ｄ変換器を有するセンサー装置を提供することである。

本発明の一実施態様にかかるＡ／Ｄ変換器は、入力電圧が供給され、内部参照電圧を出力する内部Ｄ／Ａ変換器を有する逐次比較型Ａ／Ｄ変換器と、入力電圧と内部Ｄ／Ａ変換器が発生する内部参照電圧との差電圧が供給されるΔΣ型Ａ／Ｄ変換器と、から構成され、逐次比較型Ａ／Ｄ変換器の変換結果を上位変換結果として、ΔΣ型Ａ／Ｄ変換器の変換結果を下位変換結果として、これらを結合してＡ／Ｄ変換出力を得ることを特徴とするＡ／Ｄ変換器であることを特徴とする。

本発明の一実施態様にかかるＡ／Ｄ変換器は、一対の入力信号端の差動入力電圧を増幅した差動電圧を一対の出力信号端間に発生させる差動増幅器と、入力信号端と差動増幅器の一方の入力端子の間に設けられた標本化容量と、入力値に応じた参照電圧を差動増幅器の他方の入力端子に印加する容量型Ｄ／Ａ変換器と、差動増幅器の一対の入力端子の電圧を所定の電圧にクランプするスイッチと、差動増幅器の一対の入力端子に接続された一対の容量と、を有し、スイッチにより一対の入力端子の電圧を所定の電圧にクランプし、入力信号端には基準信号を与えるとともに、容量型Ｄ／Ａ変換器を用いて所定の電圧を発生させ、次にスイッチを開放し、差動増幅器の差動出力に対して容量型Ｄ／Ａ変換器を用いて逐次比較型Ａ／Ｄ変換を行い、その後、差動増幅器の差動出力に対して一対の入力端子に接続された一対の容量を内部Ｄ／Ａ変換器として用いてΔΣ型Ａ／Ｄ変換を行い、逐次比較型Ａ／Ｄ変換の結果とΔΣ型Ａ／Ｄ変換の結果を結合して第1のＡ／Ｄ変換値を得、更に入力信号端には信号源の信号を与え、差動増幅器の差動出力に対して容量型Ｄ／Ａ変換器を用いて逐次比較型Ａ／Ｄ変換を行い、その後、差動増幅器の差動出力に対して一対の入力端子に接続された一対の容量を内部Ｄ／Ａ変換器として用いてΔΣ型Ａ／Ｄ変換を行い、逐次比較型Ａ／Ｄ変換の結果とΔΣ型Ａ／Ｄ変換の結果を結合して第２のＡ／Ｄ変換値を得、第1のＡ／Ｄ変換値と第２のＡ／Ｄ変換値の差分を最終のＡ／Ｄ変換値としたことを特徴とする。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、差動増幅器の一対の出力端子と、逐次比較型Ａ／Ｄ変換を行う比較器の一対の入力端およびΔΣ型Ａ／Ｄ変換を行う積分器の一対の入力端の間に一対の容量を挿入し、比較器の一対の入力端および積分器の一対の入力端の電圧を所定の電圧にクランプするスイッチを設け、差動増幅器の一対の入力端子の電圧を所定の電圧にクランプすることで差動増幅器の差動出力電圧と比較器の一対の入力端および積分器の一対の入力端の間のコモン電圧のシフトを行うとともにオフセット電圧を抑圧することが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、ΔΣ型Ａ／Ｄ変換器のオーバーサンプリング比率を可変に制御する手段を有することが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、ΔΣ型Ａ／Ｄ変換器は２次のΔΣ型Ａ／Ｄ変調器であることが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、ΔΣ型Ａ／Ｄ変換器は内部Ｄ／Ａ変換器を有し、その出力電圧範囲は逐次比較型Ａ／Ｄ変換器の１ＬＳＢ以上、かつ２ＬＳＢ以下であることが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、１つのＡ／Ｄ変換値を得るために複数回の標本化とＡ／Ｄ変換を行うことが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、最初のＡ／Ｄ変換は逐次比較型Ａ／Ｄ変換器で行い、以降のＡ／Ｄ変換は標本化された入力信号と逐次比較型Ａ／Ｄ変換器の最初の変換値により内部Ｄ／Ａ変換器が発生する内部参照電圧との差電圧を複数回、ΔΣ型Ａ／Ｄ変換器に供給してＡ／Ｄ変換を行うことが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、ΔΣ型Ａ／Ｄ変換器は、第１の容量と、第２の容量と、第３の容量と、増幅器と、第１のフェーズでは、第１の容量に入力信号が標本化されるとともに、第２の容量に残留している電圧が増幅器で利得倍だけ増幅されて第３の容量に現れるよう制御し、第２のフェーズでは第１の容量、第２の容量及び第３の容量が並列に接続されることによって発生した電圧を出力とするよう制御し、第１のフェーズと第２のフェーズを繰り返すように制御する制御回路と、を具備することが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、増幅器は、定常電流が流れないダイナミック型増幅器である積分器であることが望ましい。さらに、増幅器は、出力負荷容量対と、出力負荷容量対を所定電圧にプリチャージするプリチャージ回路と、出力負荷容量対を入力信号対に応じて所定期間放電又は充電することによって出力負荷容量対に出力電圧が現れるよう構成した積分器を用いることが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、逐次比較型Ａ／Ｄ変換器の変換結果を用いて、ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータを制御するΔΣ型Ａ／Ｄ変換制御機構を有することが望ましい。このパラメータは（ａ）オーバーサンプリング比率、（ｂ）量子化電圧又は（ｃ）変換エネルギーのいずれかを含むことが望ましい。また、ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御を切り替える閾値は、Ａ／Ｄ変換器のノイズＶ_{n_ad}がショットノイズＶ_{n_sh}よりも小さい電圧、好ましくはその１／２よりも小さい電圧となるよう設定されることが望ましい。さらに、このような閾値に対応する値を記憶する設定データ記憶領域を有することが望ましい。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、基準信号のＡ／Ｄ変換を逐次比較型Ａ／Ｄ変換器を用いて行い、これにひき続き、１つ前のタイミングの基準信号と信号源からの信号の差分値を用いてΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御をすることを特徴とする。

本発明の一実施形態にかかるＡ／Ｄ変換器においては、基準信号と信号源からの信号を交互に変換し、基準信号の逐次比較型によるＡ／Ｄ変換においては過去の基準信号の変換値を用いて内部Ｄ／Ａ変換を制御し、過去の変換値の近傍に対応する内部参照電圧を発生させて逐次的にＡ／Ｄ変換を行うことを特徴とする。また、基準信号と信号源からの信号を交互に変換し、信号源からの信号の逐次比較型によるＡ／Ｄ変換においては過去の信号源からの信号変換値を用いて内部Ｄ／Ａ変換を制御し、過去の信号源からの信号の変換値の近傍に対応する内部参照電圧を発生させてから逐次的にＡ／Ｄ変換を行うことを特徴とする。さらに、過去の信号源からの信号変換値を用いて内部Ｄ／Ａ変換を行うための制御は、過去の信号源からの信号変換値が基準値よりも小さい場合には過去の変換値の近傍に対応する内部参照電圧を発生させることが望ましい。

本発明の一実施形態にかかるセンサー装置は、自然界の信号を検知して電気信号に変換するセンサーと、電気信号を入力信号とする上述したＡ／Ｄ変換器と、を具備することが望ましい。

本発明の一実施形態にかかるセンサー装置においては、センサーは複数の単位センサーから構成され、この単位センサーを選択する操作回路を具備することが望ましい。

本発明の一実施形態にかかるセンサー装置においては、センサーは自然界の信号を検知する信号源と基準信号を供給する基準信号源と、これらを保持容量に転送するトランジスタとを有し、自然界の信号にかかる電圧のＡ／Ｄ変換結果と、信号源の基準信号にかかる電圧のＡ／Ｄ変換結果との差分をＡ／Ｄ変換出力とすることが望ましい。

本発明の一実施態様にかかるセンサー装置は、逐次比較型Ａ／Ｄ変換器および入力電圧と内部Ｄ／Ａ変換器が発生する内部参照電圧の差電圧をΔΣ型Ａ／Ｄ変換器の入力として供給し、前記逐次比較型Ａ／Ｄ変換器の変換結果およびΔΣ型Ａ／Ｄ変換器の変換結果を用いてＡ／Ｄ変換出力を得ることにより、逐次比較型Ａ／Ｄ変換器では実現困難な８０ｄＢ以上の高いダイナミックレンジを実現できる他、通常のΔΣ型Ａ／Ｄ変換器の５倍以上の高速なＡ／Ｄ変換速度を実現できるという効果がある。

また、ΔΣ型Ａ／Ｄ変換器の積分器は動作速度に合わせて設定された定常電流が流れる負帰還増幅器を用いるのではなく、３つの容量と受動的なスイッチングおよびダイナミック型増幅器を用いることで、定常電流の流れない積分器が実現できるため、動作速度の可変が容易であるだけでなく、間欠動作も容易で、しかも消費電力を極めて低くできるという効果があり、今後発展が期待されるＩｏＴ（Ｉｎｔｅｒｎｅｔ ｏｆ Ｔｈｉｎｇｓ）用のセンサー装置として適している。

本発明の一実施形態に係るセンサー装置の回路構成図である。 本発明の一実施形態に係る逐次型Ａ／Ｄ変換器の動作説明図である。 本発明の一実施形態に係るＡ／Ｄ変換の変換ステップの動作説明図である。 本発明の一実施形態に係るΔΣＡ／Ｄ変換のダイナミックレンジを示す図である。 本発明の一実施形態に係る相関二重サンプリング技術を示す図である。 本発明の一実施形態に係るＣＭＯＳイメージセンサーのダイナミックレンジを示す図である。 本発明の一実施形態に係る積分器の回路構成図である。 本発明の一実施形態に係る積分器の動作説明図である。 本発明の一実施形態に係る積分器の動作説明図である。 本発明の一実施形態に係るダイナミック型増幅器の回路構成図である。 本発明の一実施形態に係るダイナミック型増幅器の動作説明図である。 本発明の一実施形態に係るΔΣＡ／Ｄ変換器に用いる積分器の回路構成図である。 本発明の一実施形態に係る複合構造のＡ／Ｄ変換器の回路構成図である。 本発明の一実施形態に係る複合構造のＡ／Ｄ変換器の回路構成図である。 本発明の別の実施形態に係るセンサー装置の回路構成図である。 本発明の別の実施形態に係るＡ／Ｄ変換器の動作を説明した図表である。 本発明の別の実施形態に係るＡ／Ｄ変換器が具備する記憶領域を示した図である。 本発明の別の実施形態に係るＡ／Ｄ変換器の信号電圧、分解能、ショットノイズの関係を示したグラフである。 本発明の別の実施形態に係るＡ／Ｄ変換器の信号電圧と変換エネルギーの関係を示したグラフである。 本発明の別の実施形態に係るＡ／Ｄ変換器の動作説明図である。 本発明の別の実施形態に係るＡ／Ｄ変換器の内部参照電圧と電荷変動量の関係を示したグラフである。 本発明の別の実施形態に係るＡ／Ｄ変換器の動作説明図である。 従来のセンサー装置の回路構成図である。 従来のセンサー装置の単位センサーの回路構成図である。 従来のセンサー装置のスロープ型Ａ／Ｄ変換器の回路構成図である。 従来のセンサー装置のスロープ型Ａ／Ｄ変換器の動作説明図である。

（センサー装置及びこれに用いるＡ／Ｄ変換器）
図１に本発明の一実施形態にかかるセンサー装置１０を示す。センサー装置１０は自然界の信号１１を受けるセンサー１２、逐次比較型Ａ／Ｄ変換器２０、ΔΣ型Ａ／Ｄ変換器３０とから構成される。逐次比較型Ａ／Ｄ変換器２０は、比較器２１、内部Ｄ／Ａ変換器２２及び制御ロジック回路２３とから構成される。

自然界の信号１１はセンサー１２で電気信号Ｖ_INに変換され、逐次比較型Ａ／Ｄ変換器２０に入力されて、逐次変換され上位変換値Ｄ_Uを上位変換値端子１３に出力する。次にセンサー１２からの電気信号Ｖ_INと内部Ｄ／Ａ変換器２２により発生された内部参照電圧Ｖ_INTREFDLとの差電圧をΔΣ型Ａ／Ｄ変換器３０に入力し、Ａ／Ｄ変換を行う。逐次比較型Ａ／Ｄ変換器２０からの変換値を上位のＡ／Ｄ変換値Ｄ_U、ΔΣ型Ａ／Ｄ変換器の変換値を下位変換値Ｄ_Lとして下位変換値端子１４に出力する。上位変換値Ｄ_Uと下位変換値Ｄ_Lとを結合することによって全体のＡ／Ｄ変換値［Ｄ_UＤ_L］を得る。

（逐次変換ステップ）
図２に逐次比較型Ａ／Ｄ変換器２０の変換ステップごとの、センサー出力である入力電圧Ｖ_INと内部参照電圧Ｖ_INTREF1〜Ｖ_INTREF4の様子を示す。一例として逐次比較型Ａ／Ｄ変換器２０の分解能を４ビットとしている。また入力電圧をフルスケール電圧Ｖ_FSに対して１１．５／１６とする。

１ビット目の変換ステップは内部Ｄ／Ａ変換器２２はフルスケール電圧Ｖ_FSの１／２の電圧を内部参照電圧Ｖ_INTREF1として出力する。この内部参照電圧Ｖ_INTREF1と入力電圧Ｖ_INを比較する。この例の場合は入力電圧Ｖ_INの方が高いので１を出力する。次の２ビット目の変換は、１ビット目の変換結果を受けて、フルスケール電圧Ｖ_FSの３／４の電圧を内部参照電圧Ｖ_INTREF2として出力する。この場合は入力電圧Ｖ_INの方が低いので０を出力する。次の３ビット目の変換は２ビット目の変換結果を受けてフルスケール電圧Ｖ_FSの５／８の電圧を内部参照電圧Ｖ_INTREF3として出力する。この場合は入力電圧Ｖ_INの方が高いので１を出力する。次の４ビット目の変換は３ビット目の変換結果を受けてフルスケール電圧Ｖ_FSの１１／１６の電圧を内部参照電圧Ｖ_INTREF4として出力する。この場合は入力電圧Ｖ_INの方が高いので１を出力する。したがって、上位Ａ／Ｄ変換値Ｄ_Uは１０１１となる。

（ΔΣ変換ステップ）
逐次比較型Ａ／Ｄ変換が終了後、センサー１２から出力された入力電圧Ｖ_INと内部Ｄ／Ａ変換器で発生させた下位Ａ／Ｄ変換用の内部参照電圧Ｖ_INTREFDLの双方をΔΣ型Ａ／Ｄ変換器３０に入力する。この例ではセンサー１２から出力された入力電圧Ｖ_INはフルスケール電圧ＶＦＳの１１．５／１６、内部Ｄ／Ａ変換器２２で発生させた内部参照電圧Ｖ_INTREF4（Ｖ_INTREFDL）は１１／１６であるので差電圧は０．５／１６である。ΔΣ型Ａ／Ｄ変換器３０は逐次比較型Ａ／Ｄ変換器２０の１ＬＳＢに相当する変換範囲もしくは１ＬＳＢ程度のオーバーラップを付加した変換範囲でΔΣ型Ａ／Ｄ変換を行い下位Ａ／Ｄ変換値Ｄ_Lを得る。図２において３２は内部Ｄ／Ａ変換器２２で発生させた内部参照電圧Ｖ_INTREFDL、３３は逐次比較型Ａ／Ｄ変換器の１ＬＳＢの電圧範囲を、３１はΔΣＡ／Ｄ変換器の変換範囲をそれぞれ示している。

（ΔΣ変換ステップ）
図３は本発明の一実施形態に係るＡ／Ｄ変換の変換ステップの動作説明図である。はじめにＮビットの逐次変換を行い、続いてＭ回の連続したΔΣＡ／Ｄ変換を行う。

（本実施形態の作用効果）
このようなＡ／Ｄ変換を行うことにより高いダイナミックレンジと高速なＡ／Ｄ変換を同時に実現できる。得られるダイナミックレンジＤＲは次式で表される。
ＤＲ＝（３π／２）（２^N−１）²（２Ｌ＋１）（Ｍ／π）^2L+1 （４）
ここで、Ｌは積分器の次数である。Ｍはオーバーサンプリング数である。

２次のΔΣ型Ａ／Ｄ変換器における、分解能Ｎをパラメータに取り、ΔΣＡ／Ｄ変換の変換回数Ｍに対して得られるダイナミックレンジを図４に示す。目標のダイナミックレンジを９０ｄＢとすると、ΔΣ型Ａ／Ｄ変換器だけではＭは１００であるが、本発明における６ビットの逐次比較型Ａ／Ｄ変換と組み合わせることによりＭが２０で達成でき、１ＬＳＢのオーバラップを設けてもＭが３０で達成できる。逐次型Ａ／Ｄ変換器はΔΣ型Ａ／Ｄ変換器に比べ変換時間が極めて短く、消費電力も非常に小さいので、変換回数の比は速度と消費電力の比を表すと考えても良い。したがって、本発明では逐次型Ａ／Ｄ変換器とΔΣ型Ａ／Ｄ変換器を組み合わせることで変換速度が３倍から５倍向上するとともに、消費電力も１／３〜１／５に低減できる。

また、ΔΣ型Ａ／Ｄ変換を用いることで、比較器のノイズはノイズシェーピング効果により信号帯域の低域ノイズが十分に抑圧されるので高ダイナミックレンジを実現する妨げにならない。

さらに、オーバーサンプリングを用いているので、回路中に含まれる容量のｋＴ／Ｃノイズはλ（＜１）倍と小さくなる。
λ＝１／Ｍ^1/2 （５）
例えば、Ｍ＝２０ではλ＝０．２２ Ｍ＝３０ではλ＝０．１８ となり、同一のダイナミックレンジを得るために必要な容量を１／４〜１／５に縮小することができる。

センサー装置に求められる仕様においては求められるダイナミックレンジが異なることも多い。この場合、本実施形態においては式（４）に示すようにΔΣ型Ａ／Ｄ変換器のオーバーサンプリング比率Ｍを変えることで実現するダイナミックレンジを容易に変えることができる。オーバーサンプリング比率Ｍを変えるためには変換回数、デシメーションフィルタの語長、得られたＡ／Ｄ変換値を規格化する数の設定が必要である。本実施形態においてはこのような設定手段を備えている。

ΔΣ型Ａ／Ｄ変換器３０は有限の変換回数でＡ／Ｄ変換値を得る、いわゆるインクリメンタル型ΔΣ型Ａ／Ｄ変換器を用いるが、その次数に関しては２次のΔΣ型Ａ／Ｄ変換器が最も高いダイナミックレンジを実現できることが分かっている。したがって、２次のΔΣ型Ａ／Ｄ変換器を用いることが妥当である。

ΔΣ型Ａ／Ｄ変換器３０のＡ／Ｄ変換範囲は、図２からも分かるように逐次比較型Ａ／Ｄ変換器２０の１ＬＳＢに相当する電圧範囲が最低必要である。しかし、実際の変換ではノイズや電圧のドリフトなどの電圧変動要因があり、ΔΣ型Ａ／Ｄ変換器３０のＡ／Ｄ変換範囲は逐次比較型Ａ／Ｄ変換器２０の１ＬＳＢより広くするためのオーバラップ電圧を必要とする。ただし、このオーバラップ電圧を大きく取り過ぎると、ΔΣ型Ａ／Ｄ変換器３０の量子化電圧が増大し、同じオーバーサンプリング比Ｍにおいて実現可能なダイナミックレンジが低下する。そこで、上側、下側それぞれに０．５ＬＳＢのオーバラップ電圧が、システムの簡素化も考慮して適切なオーバラップ電圧となる。したがって、ΔΣ型Ａ／Ｄ変換器３０のＡ／Ｄ変換範囲は逐次比較型Ａ／Ｄ変換器２０の１ＬＳＢ以上、２ＬＳＢ以下であることが望ましい。

Ａ／Ｄ変換では信号の標本化が必要であるが、標本化に伴いｋＴ／Ｃノイズが入りＡ／Ｄ変換のダイナミックレンジを低下させる。Ｍ回の標本化を行うと式（５）に示したようにＭの平方根に比例してダイナミックレンジが増大するので、ダイナミックレンジの増大のためには複数回の信号の標本化とＡ／Ｄ変換を行うことが効果的である。

ところで、逐次比較型Ａ／Ｄ変換器とΔΣ型Ａ／Ｄ変換器を組み合わせてＡ／Ｄ変換を行う場合は、入力信号を標本化後、逐次比較型Ａ／Ｄ変換を行い、変換が終了後、ΔΣ型Ａ／Ｄ変換器を数クロック程度動作させて変換値を得、次のタイミングで入力信号を標本化後、逐次比較型Ａ／Ｄ変換を行い、変換が終了後、ΔΣ型Ａ／Ｄ変換器を数クロック程度動作させて変換値を得ていく方法がある。時間的に変動の激しい入力信号を取り扱う場合は上記の方法でのＡ／Ｄ変換が必要であるが、センサーからの電気信号の時間変動が小さい場合、もしくはセンサーからの電気信号が既に標本化されている場合は、このようなＡ／Ｄ変換方法は用いずに、初めに逐次比較型Ａ／Ｄ変換を行い、この変換値により内部Ｄ／Ａ変換器が発生する内部参照電圧との差電圧を複数回、前記ΔΣ型Ａ／Ｄ変換器に供給してＡ／Ｄ変換を行うＡ／Ｄ変換方法の方が、単位時間当たりのΔΣ変換数、つまりオーバーサンプリング数Ｍを上げることができるため、より高いダイナミックレンジを得ることができる。さらに、不要な逐次比較を行う必要がないため、より低消費電力にすることができる。

ただし、初めに逐次比較型Ａ／Ｄ変換を行い、この変換値により内部Ｄ／Ａ変換器が発生する内部参照電圧との差電圧をΔΣ型Ａ／Ｄ変換器に供給してＡ／Ｄ変換を行うときに、ΔΣ型Ａ／Ｄ変換器の動作クロックに同期してセンサーからの電気信号を標本化し、逐次比較型Ａ／Ｄ変換器の内部Ｄ／Ａ変換器を動作させて内部参照電圧との差電圧をすぐに発生させてΔΣ型Ａ／Ｄ変換器に供給してＡ／Ｄ変換を行うことをＭ回繰り返した方が標本化時に発生するｋＴ／Ｃノイズを式（５）に示すように低減できるのでより効果的である。

（相関二重サンプリング技術）
本発明の実施形態におけるセンサー装置１０においては図５に示すように信号転送回路のオフセット電圧や電圧ドリフトを抑制するために基準信号を送ってから信号を含む電圧を送りその差分をとって真の信号電圧とする相関二重サンプリング技術を用いることができる。通常はアナログ減算器で行われ、０ｄＢ〜２０ｄＢ程度の利得が可変な増幅器を用いることがあるが、本発明のＡ／Ｄ変換器はダイナミックレンジが高いため、タイミングＴ１で基準となる信号Ｖ_RST（ｎ）をＡ／Ｄ変換し、次にタイミングＴ２で信号を含む電圧Ｖ_o（ｎ）をＡ／Ｄ変換して、それぞれの変換値の差分を取って真の信号電圧の変換値Ｖ_s（ｎ）を得ることができる。

このため、面積や、消費電力が大きく、定常電流が流れる増幅器を使用しなくて済むため、面積、消費電力ともに優位性を有し、適応的なフレームレートの可変や間欠動作の実現も容易である。

以上の説明においては初めに基準信号を送ってから信号を含む電圧を送ったが、初めに信号を含む電圧を送ってから次に基準信号を送っても良いことは言うまでもない。したがって、本発明では高いダイナミックレンジを必要とするセンサー装置に適している。

（ＣＭＯＳイメージセンサーに適用した例）
例としてＣＭＯＳイメージセンサーを取り上げる。ＣＭＯＳイメージセンサーの構成は図２２に示したセンサー装置の構成と同じであり、Ａ／Ｄ変換器列１２２を構成する個々のＡ／Ｄ変換器が図１の逐次比較型Ａ／Ｄ変換器２０及びΔΣ型Ａ／Ｄ変換器３０に相当する。また、単位センサーは図２２に示したセンサー装置の構成と同じであり、これが図１のセンサー１２に相当する。汎用的なセンサー読出し回路にかかる前述の説明は本実施形態においても妥当する。

図６はＣＭＯＳイメージセンサーの信号のダイナミックレンジと、本質的なノイズであるショットノイズを示している。信号電子数は１個から３００００個程度のレンジがあり、したがってダイナミックレンジは約９０ｄＢである。フルスケール電圧は１Ｖに設定されることが多いので、電子１個あたり３０μＶになる。ショットノイズ電子数ｎ_sは信号電
子数ｎに対して
ｎ_s＝ｎ^1/2 （６）
の関係がある。

本発明のセンサー装置では逐次型Ａ／Ｄ変換器の±１ＬＳＢの電圧範囲では、ΔΣ型Ａ／Ｄ変換器でＡ／Ｄ変換が行われる。今、逐次型Ａ／Ｄ変換器の分解能を６ビット、フルスケール電圧を１Ｖとすると、１ＬＳＢは１６ｍＶである。信号電圧が１６ｍＶ以下の電圧でのＡ／Ｄ変換は一般にΔΣ型Ａ／Ｄ変換器が用いられるが、ΔΣ型Ａ／Ｄ変換器は１ビットＤ／Ａ変換器が用いられるときは微分非直線性誤差は殆どゼロであることが知られている。したがって、光が弱いダークレベルにおいてノイズが少ない良好な特性を得ることができる。信号電圧が１６ｍＶ以上の場合は逐次型Ａ／Ｄ変換器が用いられ、使用されている内部Ｄ／Ａ変換器の変換誤差が入る可能性がある。しかしながら通常内部Ｄ／Ａ変換器の微分非直線性誤差は０．０３％程度であり、３００μＶ程度の変換誤差が入る可能性がある。しかしながらこの誤差が入るのは１６ｍＶの切り替わりの電圧である。この点のショットノイズは６００μＶであるので、ショットノイズに隠れてほとんど検知できないレベルである。したがって本発明によるＣＭＯＳイメージセンサーは極めて弱い光から、極めて強い光までノイズの少ない良好な撮像特性を得ることができる。

（ΔΣ型Ａ／Ｄ変換器に含まれる積分器）
図７に本発明の一実施形態にかかる積分器４０を示す。この積分器４０はΔΣ型Ａ／Ｄ変換器３０に含まれるものである。積分器４０は３つの容量Ｃ₁、Ｃ₂及びＣ₃と、４つのスイッチＳ₁、Ｓ₂、Ｓ₃及びＳ₄と１つの増幅器４１とから構成される。容量Ｃ₁は主として入力信号Ｖ_inを保持する容量である。容量Ｃ₂は主として前回の出力電圧Ｖ_outを保持する容量である。容量Ｃ₃は前回の出力電圧Ｖ_outをＡ倍に増幅した電圧を保持する容量である。

入力電圧Ｖ_inが供給される入力端子と容量Ｃ₁の一端との間にスイッチＳ₁が挿入されている。容量Ｃ₁の他端は接地されている。容量Ｃ₂の一端はＶ_outが現れる出力端子に接続されており、容量Ｃ₂の他端は接地されている。容量Ｃ₁の一端と容量Ｃ₂の一端（出力端子）との間にスイッチＳ₂が挿入されている。容量Ｃ₂の一端（出力端子）と容量Ｃ₃の一端との間にはスイッチＳ₄が挿入されている。容量Ｃ₃の他端は接地されている。増幅器４１の入力は容量Ｃ₂の一端（出力端子）に接続されており、その出力と容量Ｃ₃の一端との間にはスイッチＳ₃が挿入されている。スイッチＳ₁〜Ｓ₄はＰ型トランジスタとＮ型トランジスタを並列接続して相補的に制御信号にて駆動するトランスファゲートにて構成することが可能である。

制御回路４２は、スイッチＳ₁及びスイッチＳ₃を制御する制御信号φ₁及びスイッチＳ₂及びスイッチＳ₄を制御する制御信号φ₂を生成する。制御回路４２は、フェーズ１では、容量Ｃ₁に入力信号が標本化されるとともに、容量Ｃ₂に残留している電圧が増幅器４１で利得Ａ倍だけ増幅されて容量Ｃ₃に現れるよう制御している。フェーズ２では容量Ｃ₁、容量Ｃ₂及び容量Ｃ₃が並列に接続されることによって発生した電圧を出力とするよう制御する。

図８及び９は本発明の一実施態様にかかる積分器４０の動作説明図である。フェーズ１（Ｐｈａｓｅ １）においてはスイッチＳ₁及びスイッチＳ₃が閉じられ、スイッチＳ₂及びスイッチＳ₄は開かれている。図８はこの状態を示している。容量Ｃ₁には入力電圧Ｖ_inが印加されている。容量Ｃ₃には前回の出力電圧Ｖ_out［ｎ−１］が増幅器の利得であるＡ倍された電圧が印加されている。この状態での各容量Ｃ₁、Ｃ₂、Ｃ₃に蓄積される電荷Ｑ₁、Ｑ₂、Ｑ₃は以下の式（７−１）〜（７−３）のとおりとなる。
Ｑ₁＝Ｃ₁Ｖ_in （７−１）
Ｑ₂＝Ｃ₂Ｖ_out［ｎ−１］ （７−２）
Ｑ₃＝Ａ・Ｃ₃Ｖ_out［ｎ−１］ （７−３）
続いて、フェーズ２（Ｐｈａｓｅ ２）においてはスイッチＳ₂及びスイッチＳ₄が閉じられ、スイッチＳ₁及びスイッチＳ₃は開かれている。このとき３つの容量は全て並列に接続されてその電圧がＶ_out（ｎ）になる。Ｖ_out（ｎ）は以下の式（８）のとおり表される。
Ｖ_out［ｎ］＝（Ｑ₁＋Ｑ₂＋Ｑ₃）／（Ｃ₁＋Ｃ₂＋Ｃ₃）
＝（Ｃ₁Ｖ_in＋（Ｃ₂＋Ａ・Ｃ₃）Ｖ_out［ｎ−１］）／（Ｃ₁＋Ｃ₂＋Ｃ₃） （８）
ここで、以下の式（９−１）及び（９−２）のとおり定数を定める。
Ｃ₁＝（Ａ−１）・Ｃ₃ （９−１）
Ｋ＝Ｃ₁／（Ｃ₁＋Ｃ₂＋Ｃ₃） （９−２）
すると、Ｖ_out（ｎ）は以下の式（１０）のとおり表される。
Ｖ_out［ｎ］＝Ｖ_out［ｎ−１］＋ＫＶ_in （１０）
つまり、図７の回路で積分動作が実現される。例えば、単位容量Ｃ_uを用いて以下の式（１１−１）〜（１１−４）で規定される値に設定したとする。
Ｃ₁＝２Ｃ_u （１１−１）
Ｃ₂＝Ｃ_u （１１−２）
Ｃ₃＝Ｃ_u （１１−３）
Ａ＝３ （１１−４）
と設定すれば、Ｖ_out（ｎ）は以下の式（１２）のとおり表される。
Ｖ_out［ｎ］＝Ｖ_out［ｎ−１］＋（１／２）Ｖ_in （１２）
以上のとおり、本発明では、負帰還回路を用いなくても積分器を構成できる。従来の積分器の問題点であった、不安定性や低速動作の課題を克服し、安定で高速な積分器を実現することができる。

なお、図７では単相の積分器４０を示したが、相補的な信号を積分するように構成することも可能である。また、積分器４０は必要に応じ、入力バッファもしくは入力増幅器、出力バッファもしくは出力増幅器を含んでもよい。

（ダイナミック型増幅器）
図７の積分器４０において、増幅器を定常電流の流れないダイナミック型増幅器とすることで大きな利点を得ることができる。ダイナミック型増幅器の消費エネルギＥ_dは主として負荷容量Ｃ_Lの充放電電流で決まる。したがって、消費電力はクロック周波数に比例し、高速な動作ではある程度の電力を消費するが、クロック周波数を下げると、それに伴い、比例して消費電力が減少するという理想的な電力特性が得られる。このため従来の積分器のように、クロック周波数を変えるごとにバイアス電流を制御する必要が生じない。また、定常電流が流れないため、極めて低消費電力で動作する積分回路を実現することができる。

図１０に本発明の一実施形態にかかるダイナミック型増幅器５０を示す。差動トランジスタ対を構成するＮ型トランジスタＭ₁及びＭ₂の共通ソースにはＮ型トランジスタＭ₃のドレインが接続されている。Ｎ型トランジスタＭ₁及びＮ型トランジスタＭ₂のゲートには、それぞれ、正入力Ｖ_in+及び反転入力Ｖ_in-がそれぞれ供給される。Ｎ型トランジスタＭ₃のゲートにはクロック信号ＣＬＫが供給され、そのソースは接地されている。負荷となるＰ型トランジスタＭ₄及びＭ₅のゲートにはいずれもクロック信号ＣＬＫが供給され、そのソースにはいずれも電源電圧Ｖ_DDが供給される。Ｐ型トランジスタＭ₄のドレインは反転出力端子に接続され負荷容量Ｃ_Lが存在する。反転出力端子にはＶ_out-が現れる。Ｐ型トランジスタＭ₄のドレインとＮ型トランジスタＭ₁のドレインとの間にはＮ型トランジスタＭ₆が挿入されている。Ｐ型トランジスタＭ₅のドレインは正出力端子に接続され負荷容量Ｃ_Lが存在する。正出力端子にはＶ_out+が現れる。Ｐ型トランジスタＭ₅のドレインとＮ型トランジスタＭ₂のドレインとの間にはＮ型トランジスタＭ₇が挿入されている。Ｎ型トランジスタＭ₆及びＭ₇のゲートにはコモン電圧検出・制御回路５１の出力電圧が供給される。コモン電圧検出・制御回路５１は、制御信号Ｖ_CTによって制御されるとともに、正反転出力端子の各電圧Ｖ_out-及びＶ_out+によっても制御される。

ダイナミック型増幅器５０の動作を図１１の出力電圧Ｖ_out+、Ｖ_out-の時間変化を用いて説明する。

はじめにクロック、ＣＬＫを接地レベルにする。この状態ではＮ型トランジスタＭ₃は遮断され、Ｎ型トランジスタＭ₁及びＭ₂には電流が流れない。この結果、出力電圧Ｖ_out+及びＶ_out-はいずれも電源電圧Ｖ_DDになり、負荷容量Ｃ_LもＶ_DDにプリチャージされる。

次にクロック、ＣＬＫをＶ_DDレベルまで引き上げる。Ｐ型トランジスタＭ₄及びＭ₅は遮断しＮ型トランジスタＭ₃が導通する。その結果、Ｎ型トランジスタＭ₁及びＭ₂には電流が流れる。このときにトランジスタＭ₆及びＭ₇はオン状態となるようにコモン電圧検出・制御回路は動作電圧を供給する。Ｎ型トランジスタＭ₁及びＭ₂の電流は負荷容量Ｃ_Lに蓄積されている電荷を引き抜くように働くので、出力電圧Ｖ_out+及びＶ_out-はいずれも低下する。Ｎ型トランジスタＭ₁及びＭ₂を流れる電流Ｉ_D1及びＩ_D2は、Ｎ型トランジスタＭ₁及びＭ₂の相互コンダクタンスをｇ_m、Ｉ_D0をＩ_D1とＩ_D2の平均電流とし、ΔＶ_in＝Ｖ_in+−Ｖ_in-とした場合には、以下の式（１３−１）及び（１３−２）で示される。
Ｉ_D1＝Ｉ_D0＋ｇ_m（ΔＶ_in／２） （１３−１）
Ｉ_D2＝Ｉ_D0−ｇ_m（ΔＶ_in／２） （１３−２）
したがって、出力電圧Ｖ_out+、Ｖ_out-は以下の式（１４−１）及び（１４−２）で示される。
Ｖ_out+＝Ｖ_DD−Ｉ_D2ｔ／Ｃ_L （１４−１）
Ｖ_out-＝Ｖ_DD−Ｉ_D1ｔ／Ｃ_L （１４−２）
ΔＶ_out＝Ｖ_out+−Ｖ_out-として、差動利得Ｇ_dを求めると、以下の式（１５）で示される。
Ｇ_d＝ΔＶ_out／ΔＶ_in＝ｇ_m（ｔ／Ｃ_L） （１５）
ここで、出力のコモン電圧Ｖ_CをＶ_C＝（Ｖ_out+＋Ｖ_out-）／２と定義すると、これは以下の式（１６）で示される。
Ｖ_C＝Ｖ_DD−Ｉ_D0ｔ／Ｃ_L （１６）
出力のコモン電圧Ｖ_Cの電源電圧からの変化を−ΔＶ_CとするとΔＶ_Cは以下の式（１７）で示される。
ΔＶ_C＝Ｉ_D0ｔ／Ｃ_L （１７）
この式（１７）を式（１５）に代入すると、式（１８）のとおりとなる。
Ｇ_d＝ｇ_m（ΔＶ_C／Ｉ_D0）
＝（２Ｉ_D0／Ｖ_eff）・（ΔＶ_C／Ｉ_D0）
＝２ΔＶ_C／Ｖ_eff （１８）
ここで、Ｖ_effは実効ゲート電圧（Ｖ_GS−Ｖ_T）である。
したがって、差動利得Ｇ_dは同相電圧を検知して、設定電圧Ｖ_CTになった時にＮ型トランジスタＭ₆、Ｍ₇を遮断することで実現できる。遮断後の出力電圧は保持されることは言うまでもないことである。この、Ｎ型トランジスタＭ₆、Ｍ₇の遮断は、コモン電圧検出・制御回路によって制御する。

このダイナミック増幅器の消費エネルギＥ_dは主として負荷容量Ｃ_Lの充放電電流で決まり、以下の式（１９）及び（２０）で示される。
Ｅ_d＝２Ｃ_LＶ_DD（Ｖ_DD−Ｖ_CT） （１９）
Ｅ_d＝２Ｃ_LＶ_DDΔＶ_C＝Ｃ_LＶ_DDＧ_dＶ_eff （２０）
消費電力Ｐ_dはクロック周波数をｆ_CLKとすると、以下の式（２１）で表される。
Ｐ_d＝ｆ_CLKＥ_d＝ｆ_CLKＣ_LＶ_DDＧ_dＶ_eff （２１）
したがって、消費電力はクロック周波数に比例し、高速な動作ではある程度の電力を消費するが、クロック周波数を下げるとそれに伴い比例して消費電力が減少するという理想的な電力特性が得られる。このため従来の積分器のように、クロック周波数を変えるごとにバイアス電流を制御する必要が生じない。また、定常電流が流れないため、極めて低消費電力で動作する積分回路を実現することができる。間欠動作も容易に実現できることは言うまでない。

（ΔΣ型変換器に用いる積分器の接続形態）
図１２に本発明の一実施形態にかかるΔΣ型変換器６０を示す。これは、第１積分器６１、第２積分器６２及び量子化器６３から構成される。個々の積分器６１〜６３は、図７に示した積分器４０を用いており、その積分器に含まれる増幅器４１は図１０に示したダイナミック型増幅器５０である。第１積分器６１には入力電圧Ｖ_inが入力される。第２積分器６２の出力が入力される量子化器６３には第１積分器、第２積分器の出力を加算した値が入力される。このように、いわゆる、フィードフォワードパスを設けているのは、位相補償のためである。

（複合構造のＡ／Ｄ変換器）
本発明の一実施形態にかかるダイナミック型増幅器５０を用いた積分器４０で構成されたΔΣ型変換器６０を、逐次比較型Ａ／Ｄ変換器（ＳＡＲ ＡＤＣ）と組み合わせると、前述したとおり、より高速でかつ低消費電力なＡ／Ｄ変換器を実現できる。逐次比較型Ａ／Ｄ変換器７０は、容量とダイナミック型比較器を用いる。

図１３は複合構造にかかるＡ／Ｄ変換器７０である。入力電圧Ｖ_inが供給される入力端の先の信号線は、スイッチを介して、逐次比較型Ａ／Ｄ変換器の分解能をＮとするとき、ｎ＝２^N程度の数の容量が各一端に並列に接続されている。それぞれの容量値はＣ_uである。ΔΣＡ／Ｄ変換時に必要な逐次比較型Ａ／Ｄ変換器のＬＳＢ／２の電圧シフトのために容量をＣ_u／２とするレベルシフト容量７１が２個設けられ、一方の端子は前記ｎ個の容量と並列に接続され、容量の他端は初期状態で１つは参照電圧Ｖ_refに、残りは接地に接続されている。同様にΔΣＡ／Ｄ変換時にΔΣＡ／Ｄ変換器の内部Ｄ／Ａ変換機能として必要な逐次比較型Ａ／Ｄ変換器の＋ＬＳＢもしくは−ＬＳＢの電圧シフトのために容量をＣ_uとするＤ／Ａ変換容量７２が２個設けられ、一方の端子は前記ｎ個の容量と並列に接続され、容量の他端は初期状態で１つは参照電圧Ｖ_refに、残りは接地に接続されている。比較器７４の基準電圧はＶ_ref／２である。はじめにそれぞれの容量の半数は他端を参照電圧Ｖ_refに、残りの半数は他端を接地している。

入力信号Ｖ_inはＳ／Ｈスイッチが閉じられると容量の並列接続点に印加され、スイッチＳ／Ｈが開かれたタイミングで各容量に電荷として保持される。

最初のＡ／Ｄ変換ではこの状態で、比較器７４により保持された入力信号Ｖ_inとＶ_ref／２間の比較が行われ、ＭＳＢビットの１、０が決定される。次にこの比較結果に応じて制御ロジックが動作して、３ｎ／４ もしくはｎ／４個の容量の他端がＶ_refに接続され、残りの容量は接地に接続される。比較器７４は容量の共通接続点の電圧とＶ_ref／２を比較して２ビット目の変換ビットを決定する。以下同様の動作をＮ回繰り返して逐次比較型Ａ／Ｄ変換動作を終了する。

次にΔΣ型Ａ／Ｄ変換動作に移行する。はじめに比較器７４の入力は積分器７３の出力を選択し、レベルシフト容量のスイッチを制御してレベルシフト容量の他端を接地からＶ_refに切り替えることでＬＳＢ／２シフトを実現する。また、Ｖ_refから接地に切り替えることで−ＬＳＢ／２シフトを実現する。このように入力電圧範囲を適切に設定する。比較器７４の出力状態に応じて、Ｄ／Ａ変換容量の他端を切り替えることで電圧をオーバーラップした状態でΔΣ型Ａ／Ｄ変換動作を実現できる。

ΔΣ型Ａ／Ｄ変換動作においては１回入力信号を標本化した後は、クロックごとに入力信号を標本化せずに、連続的にΔΣ型Ａ／Ｄ変換を行うモードと比較器が動作するクロックごとに入力信号を標本化する動作モードがある。前者はＡ／Ｄ変換がより高速で、かつ低消費電力で動作するという利点があるが、入力信号の標本化時に誘起されるｋＴ／Ｃノイズが取れないという課題がある。後者はＡ／Ｄ変換がやや低速で、かつ消費電力がやや増大するという課題があるが、入力信号の標本化時に誘起されるｋＴ／Ｃノイズ電力がオーバーサンプリング比Ｍ分の１に低減するという効果がある。センサー装置の仕様によりどちらも可能であるが、標本化時は、容量に接続されているスイッチの状態を初期状態に戻してやると容量の共通接続端の電圧が入力電圧Ｖ_inに戻るので、入力信号の負荷容量ドライブが軽くなり、ドライブに要する時間や消費電力は小さくなるという利点がある。信号の再標本化後は、容量に接続されているスイッチの状態を逐次変換結果に応じて再度設定してからΔΣ型Ａ／Ｄ変換を行えば良い。ΔΣ型Ａ／Ｄ変換に必要なクロック数は、外部から設定され、設定値に達したらΔΣ型Ａ／Ｄ変換を終了し、変換結果を出力し、積分器をリセットするとともに必要に応じてリセットスイッチにより容量の電荷をリセットしてから、初期状態に戻り逐次比較型Ａ／Ｄ変換動作に入ることを繰り返す。

（複合構造のＡ／Ｄ変換器）
図１４は相関二重サンプリングをＡ／Ｄ変換器だけでなく、アナログ回路技術とＡ／Ｄ変換器を組み合わせて行う複合構造のＡ／Ｄ変換器を示している。Ａ／Ｄ変換器８０は、差動増幅器８１を用いる。差動増幅器８１は、一対の入力信号端の差動入力電圧を増幅した差動電圧を一対の出力信号端間に発生させる。

入力電圧Ｖ_inが供給される入力端の先の信号線は、容量Ｃ_Sを介して、容量をＣ_u／２とする２個のΔΣＡ／Ｄ変換用のＤ／Ａ変換容量７２が各一端に並列に接続され、差動増幅器８１の一方の入力端子に入力される。ΔΣＡ／Ｄ変換用のＤ／Ａ変換容量７２の他端は初期状態で１つは参照電圧Ｖ_refに、残りは接地に接続されている。差動増幅器８１における他方の入力端子には、容量をＣ_u／２とするΔΣＡ／Ｄ変換用のＤ／Ａ変換容量７２が２個、並列に接続され、容量の他端は初期状態で１つは参照電圧Ｖ_refに、残りは接地に接続されている。同様に、容量をＣ_u／２とするレベルシフト容量７１が２個設けられ、容量の一端はＤ／Ａ変換容量７２と並列に接続され、容量の他端は初期状態で１つは参照電圧Ｖ_refに、残りは接地に接続されている。逐次型Ａ／Ｄ変換器を構成する容量（容量型Ｄ/Ａ変換器）７９は逐次比較型Ａ／Ｄ変換器の分解能をＮとするときｎ＝２^N程度の数の容量が、各一端にレベルシフト容量７１と並列に接続されている。容量の他端は初期状態で１つは参照電圧Ｖ_refに、残りは接地に接続されている。それぞれの容量値はＣ_uである。それぞれの容量の半数は他端を参照電圧Ｖ_refに、残りの半数は他端を接地している。

差動増幅器８１の一対の入力端子は、それぞれスイッチＳ₁を介してコモン電圧Ｖ_cに接続される。差動増幅器８１の一対の出力端子には、一対の容量が接続され、それぞれスイッチＳ₂を介してコモン電圧Ｖ_cに接続される。

はじめにスイッチＳ₁とＳ₂は閉じられているものとする。入力信号Ｖ_inは容量Ｃ_Sに印加される。同時に逐次型Ａ／Ｄ変換器を構成する容量７９のスイッチを制御して等価的に容量にはβＶ_refが加わるようにする。ここでβは0から１を取る比例係数である。２個の単位容量Ｃ_u／２からなるレベルシフト容量７１、ΔΣＡ／Ｄ変換用のＤ／Ａ変換容量７２においては１つの容量はＶ_refを選択し、他の容量は接地を選択するものとする。スイッチＳ₂が閉じられているので、容量Ｃ_cには差動増幅器８１の出力電圧がレベルシフトするとともに出力オフセット電圧が蓄積される。このとき入力信号Ｖ_inはリセット信号Ｖ_RSTになっている。

次に、スイッチＳ₁とＳ₂を開き、Ａ／Ｄ変換を行う。初めに制御回路７５は逐次型Ａ／Ｄ変換器を構成する容量７９のスイッチを制御して逐次比較型Ａ／Ｄ変換を行う。逐次比較型Ａ／Ｄ変換終了後はΔΣＡ／Ｄ変換に移る。比較器７４の入力は積分器７３の出力を選択する。

次にレベルシフト容量７１を制御してレベルシフトを行う。その後ΔΣＡ／Ｄ変換用のＤ／Ａ変換容量７２を制御してΔΣＡ／Ｄ変換を行う。図１３に示した実施例に比べ、回路はシングルエンド型ではなく差動型になっているので、歪やノイズが少ないより高精度なＡ／Ｄ変換が可能になる。差動性を高めるには容量Ｃ_sと逐次型Ａ／Ｄ変換器を構成する容量７９のトータル容量を一致させることが望ましい。ところで、以上のＡ／Ｄ変換では変換の対象となる信号は信号の標本化に伴うｋＴ／Ｃノイズや回路系のオフセット電圧であり、微小な電圧であるので、最初の逐次比較型Ａ／Ｄ変換を省略してΔΣＡ／Ｄ変換のみでＡ／Ｄ変換を行うことも可能である。

次にＶ_inはセンサーなどの信号電圧Ｖ_sigに変化する。前回のステップと同様に初めに制御回路７５は逐次型Ａ／Ｄ変換器を構成する容量７９のスイッチを制御して逐次比較型Ａ／Ｄ変換を行う。逐次比較型Ａ／Ｄ変換終了後はΔΣＡ／Ｄ変換に移る。比較器７４の入力は積分器７３の出力を選択する。更にレベルシフト容量７１を制御してレベルシフトを行う。その後ΔΣＡ／Ｄ変換用のＤ／Ａ変換容量７２を制御してΔΣＡ／Ｄ変換を行う。得られたＡ／Ｄ変換値から、リセット信号Ｖ_RSTにおいて得られたＡ／Ｄ変換値を引いたものが、リセット電圧Ｖ_RSTからの信号Ｖ_sigの変化分になり、相関二重サンプリングが実現される。この方法では多数回の信号のサンプリングやＤ／Ａ変換容量の状態を初期状態に戻す必要がないので、Ａ／Ｄ変換の更なる高速化や低消費電力化を図ることができる。また前述したように、より高精度なＡ／Ｄ変換が可能になる。

（ΔΣ型Ａ／Ｄ変換器制御）
本発明のＡ／Ｄ変換器は、逐次比較型Ａ／Ｄ変換器とΔΣ型Ａ／Ｄ変換器とから構成され、逐次比較型Ａ／Ｄ変換器の変換結果を上位変換結果として、ΔΣ型Ａ／Ｄ変換器の変換結果を下位変換結果として、これらを結合してＡ／Ｄ変換出力を得る。この構成によって、低ノイズかつ低電力なＡ／Ｄ変換器、およびこれを用いたセンサー装置が実現できる。

図１５に本発明の一実施形態にかかるΔΣ型Ａ／Ｄ変換制御機構９１を用いたＡ／Ｄ変換器９０を示す。図１と共通する部分には同一の符号を付し、回路構成の説明を省略する。本実施形態においては、図１に示した構成に加えて、ΔΣ型Ａ／Ｄ変換制御機構９１と設定データ記憶領域８２が存在する。このような構成を有することにより、本実施形態のＡ／Ｄ変換器は、実質的な低ノイズ特性を維持したまま、更なる大幅な低消費電力化を図ることができる。

ΔΣ型Ａ／Ｄ変換制御機構９１は、Ａ／Ｄ変換器の出力が供給される上位変換値端子１３と接続されている。そして、変換値を基に、ΔΣ型Ａ／Ｄ変換器の（ａ）動作の有無、（ｂ）オーバーサンプリング比率、（ｃ）量子化電圧、（ｄ）変換エネルギー（使用する容量素子の容量の大小）等の、ΔΣ型Ａ／Ｄ変換器の変換パラメータを制御する。

図１６ＡはΔΣ型Ａ／Ｄ変換制御機構９１の動作を説明した図表である。上位変換値端子１３に現れる信号電圧Ｖ_sの変換値に従い、その信号電圧Ｖ_sに応じてΔΣ型Ａ／Ｄ変換器の（ａ）動作の有無及び（ｂ）オーバーサンプリング比率を切り替える。具体的には、Ｖ_sの値が、Ｖ_s≧Ｖ１であればΔΣ型Ａ／Ｄ変換器３０は動作させず逐次比較型Ａ／Ｄ変換器２０のみを動作させる。Ｖ_sの値が、Ｖ１＞Ｖ_s≧Ｖ２であれば逐次比較型Ａ／Ｄ変換器２０を１１ビットで動作させる。Ｖ_sの値が、Ｖ２＞Ｖ_s≧Ｖ３であれば逐次比較型Ａ／Ｄ変換器２０を１２ビットで動作させる。Ｖ_sの値が、Ｖ３＞Ｖ_s≧Ｖ４であれば逐次比較型Ａ／Ｄ変換器２０を１３ビットで動作させる。Ｖ_sの値が、Ｖ４＞Ｖ_s≧Ｖ５であれば逐次比較型Ａ／Ｄ変換器２０を１４ビットで動作させる。

図１６Ｂは設定データ記憶領域８２を示した図である。ここには、Ｖ１、Ｖ２、Ｖ３、Ｖ４及びＶ５といった、ΔΣ型Ａ／Ｄ変換器の（ａ）動作の有無及び（ｂ）オーバーサンプリング比率を切り替えるための閾値にあたる値が保持されている。設定データ記憶領域８２は不揮発性メモリや揮発性のレジスタアレイで構成される。外部端子８３によってＶ１、Ｖ２、Ｖ３、Ｖ４及びＶ５といった設定パラメータを外部から設定する。例えば、Ａ／Ｄ変換器の出力バスからコマンドとともに設定パラメータが入力され、設定データ記憶領域８２に保存される。以下の例においては、Ｖ１は１０ｍＶ、Ｖ２は２．５ｍＶ、Ｖ３は６００μＶ、Ｖ４は１５０μＶ、Ｖ５は４０μＶに設定している。

図１７にＡ／Ｄ変換器の信号電圧Ｖ_sと、ショットノイズＶ_{n_sh}、Ａ／Ｄ変換器のノイズＶ_{n_ad}との関係を示す。電子１個に対する電圧変換利得をＧ_eとすると、電子数ｎに対して信号電圧Ｖ_s、ショットノイズＶ_{n_sh}はそれぞれ
Ｖ_s＝Ｇ_eｎ （２２）
Ｖ_{n_sh}＝Ｇ_eｎ^1/2 （２３）
で表される。

Ａ／Ｄ変換器のノイズＶ_{n_ad}はショットノイズＶ_{n_sh}のη（＜１）倍よりも小さい電圧であることが望ましい。η＝０．５が望ましい値だと考えられているので、Ａ／Ｄ変換器の必要分解能はこの値を用いて評価すべきである。逐次比較型Ａ／Ｄ変換器の現実的な分解能は１０ビット程度であるので、信号電圧Ｖ_sが１０ｍＶ以上では逐次比較型Ａ／Ｄ変換器のみを用いても良い。しかしながら、それ以下の信号電圧ではΔΣ型Ａ／Ｄ変換器を用いることで必要な分解能を得ることができる。

他方で、Ａ／Ｄ変換器の分解能を上げノイズレベルを下げることはＡ／Ｄ変換器の変換エネルギーの上昇を招く。Ａ／Ｄ変換器の変換エネルギーＥ_dはＡ／Ｄ変換器のノイズＶ_{n_ad}を用いて
Ｅ_d＝Ｋ／Ｖ_{n_ad} ² （２４）
の関係があることが知られている。ここでＫは比例係数である。前述したとおり、Ａ／Ｄ変換器のノイズＶ_{n_ad}はショットノイズＶ_{n_sh}のη（＜１）倍よりも小さい電圧であることが望ましい。ここで、Ｖ_{n_ad}＝ηＶ_{n_sh}とおくと、
Ｖ_{n_ad}＝η（Ｇ_eＶ_s）^1/2 （２５）
であるので、
Ｅ_d＝Ｋ／（ηＧ_eＶ_s） （２６）
が得られる。Ａ／Ｄ変換器の変換エネルギーＥ_dは信号レベルＶ_sに反比例する。つまり、信号電圧が低いほど大きな変換エネルギーを必要とする。

図１８に信号電圧Ｖ_sに対する必要な変換エネルギーとＡ／Ｄ変換器の分解能を示している。信号電圧Ｖ_sが１０ｍＶ以上の状態においては分解能１０ビットの逐次比較型Ａ／Ｄ変換器を用いることで８ｐＪ程度の低い変換エネルギーで済む。それ以下の信号電圧ではΔΣ型Ａ／Ｄ変換器を用いることで低ノイズ化に必要な高い分解能を得ることができるが、変換エネルギーは上昇し、信号電圧が１００μＶにおいては２０００ｐＪもの、大きなエネルギー消費になることが分かる。したがって、信号電圧が１００μＶにおいても十分低いノイズレベルが得られるように１４ビット相当のΔΣ型Ａ／Ｄ変換器を用いると、１０ビットの逐次比較型Ａ／Ｄ変換器のみを用いた場合に比べて２５０倍もの大きなエネルギー消費が生じるという問題がある。

この問題は前述したΔΣ型Ａ／Ｄ変換制御機構９１を用いることで解決可能である。ΔΣ型Ａ／Ｄ変換制御機構９１は、１０ビットもしくは１１ビット程度の逐次比較型Ａ／Ｄ変換器を用いて信号電圧Ｖ_sの変換値を得、信号電圧Ｖ_sの信号レベルに応じてΔΣ型Ａ／Ｄ変換器の制御を行う。例えば、信号電圧Ｖ_sが１０ｍＶ（Ｖ１）以上においてはΔΣ型Ａ／Ｄ変換を行わずに逐次比較型Ａ／Ｄ変換器からの変換出力値のみを用い、信号電圧Ｖ_sが１０ｍＶ（Ｖ１）以下のときだけΔΣ型Ａ／Ｄ変換を行うようにする。またΔΣ型Ａ／Ｄ変換においても逐次比較型Ａ／Ｄ変換器らの変換出力値により、ΔΣ型Ａ／Ｄ変換器のオーバーサンプリング比率を制御することで、最少の変換エネルギーで必要なＡ／Ｄ変換ノイズが得られるように制御することができる。その制御の条件分岐は図１６Ａに示したとおりである。

Ｖ１〜Ｖ５は、Ａ／Ｄ変換器のショットノイズＶ_{n_sh}を超えないように設定するべきである。望ましくは、Ａ／Ｄ変換器のノイズＶ_{n_ad}はショットノイズＶ_{n_sh}のη（＜１）倍よりも小さい電圧であるべきである。η＝１／２が望ましいとされているため、とすれば、Ａ／Ｄ変換器のノイズＶ_{n_ad}がショットノイズＶ_{n_sh}の１／２を超えないように、Ｖ１〜Ｖ５を設定すべきだということになる。

本実施形態のＡ／Ｄ変換器において、信号がフルスケールまで強度が均一であると仮定、その変換エネルギーは信号の実質的な下限値が１００μＶと仮定すると、Ｅ_dは

と求まる。つまりΔΣ型Ａ／Ｄ変換器を用いても殆ど逐次比較型Ａ／Ｄ変換器の消費エネルギーで決まることになり、消費電力の大幅な増加を抑えることができる。

（ΔΣ型Ａ／Ｄ変換器制御の変形例）
以上、本実施形態においては、逐次比較型Ａ／Ｄ変換器とΔΣ型Ａ／Ｄ変換器の使用切り替えをＶ１で、ΔΣ型Ａ／Ｄ変換器のオーバーサンプリング比率をＶ２〜Ｖ４の３閾値で切り替える例を示した。しかし、閾値は３つである必要はなく、１つまたは２つ、さらには、４以上であってもよい。また、Ｖ２〜Ｖ４で（ｃ）量子化電圧や（ｄ）変換エネルギー（使用する容量素子の容量の大小）を切り替えてもよい。例えば、信号電圧Ｖ_sが低い領域では量子化電圧を小さくし消費電力は犠牲にしつつも精度を高めるが、信号電圧Ｖ_sが高い領域では量子化電圧を大きくして精度を低めにして消費電力を小さくすることが可能である。また、信号電圧Ｖ_sが低い領域では積分器等の回路を構成する容量素子に大きなものを用い、信号電圧Ｖ_sが高い領域では積分器等の回路を構成する容量素子に小さなものを用いることも可能である。この場合、信号電圧Ｖ_sが低い領域では消費電力は大きくなるが精度を高めることが可能になる。

（分解能の決定タイミング）
以上の説明においては信号電圧Ｖ_sに応じてΔΣ型Ａ／Ｄ変換器オーバーサンプリング率や量子化電圧を制御すると説明した。信号電圧Ｖ_sは信号を含む電圧Ｖ_oからリセット信号Ｖ_RSTを引くことで得られる。しかしながらリセット信号Ｖ_RSTは信号を含む電圧Ｖ_oよりも前のタイミングである。リセット信号Ｖ_RSTのＡ／Ｄ変換の分解能が低すぎると、信号を含む電圧Ｖ_oのＡ／Ｄ変換の分解能を信号電圧Ｖ_sに応じて十分に高くしても、得られた信号のノイズレベルを十分に下げることができない。

そこで、本実施形態においては図１９に示す様に、所望のリセット信号をＶ_RST（ｎ）とするときにそのＡ／Ｄ変換の分解能を１タイミング前の信号Ｖ_s（ｎ−１）により決定する。図１９においては、Ｔ２における信号Ｖ_s（ｎ−１）によりＴ３における分解能を決定する。

高分解能を必要とする画像は非常に暗い場合か、ある程度の明るさの場合でも信号強度が近い場合である。したがって、タイミング的に一つ前の信号Ｖ_s（ｎ−１）により分解能を決定しても大きな齟齬は生じない。信号強度が画素により大幅に変化する場合は逐次型Ａ／Ｄ変換器の分解能で決まる１０ビット程度の分解能になるが、このような状態ではノイズレベルが問題になることはない。また、リセット信号変換時の分解能を決定するのは画像の相関を用いているので、例えば隣接する画素の信号電圧Ｖ_sを用いて決定してもよい。

逐次比較型Ａ／Ｄ変換器においては、内部Ｄ／Ａ変換器として容量型Ｄ／Ａ変換器を用いた場合、内部参照電圧Ｖ_INTREFの値により参照電圧源を流れる電荷の変動量ΔＱが変化し、その値は以下で表される。

ここで、Ｃ_sは容量型Ｄ／Ａ変換器の総容量値、Ｖ_FSは参照電圧のフルスケール電圧である。この様子を図２０に示す。電荷変動量ΔＱは内部参照電圧Ｖ_INTREFがフルスケール電圧の半分の時が最大で、０．２５ＣｓＶ_FSとなる。電荷変動量ΔＱが大きいと、消費エネルギーが大きいだけでなく、参照電圧の変動を励起し変換精度が劣化する恐れがある。特に逐次比較型Ａ／Ｄ変換器においては、最初に内部参照電圧Ｖ_INTREFをフルスケール電圧の半分にしてＭＳＢ変換を行うために大きな電荷変動を引き起こす。

本実施形態においては図２１に示すように１つ前のタイミングの信号など、過去の信号を用いて逐次変換を制御する。基準となる信号Ｖ_RSTには図１６に示すように電源Ｖ_DDとトランジスタＭ２のゲートソース間電圧Ｖ_GSの差電圧Ｖ_DD−Ｖ_GSの信号が現れる。しかし、ゲートソース間電圧ＶＧＳはほぼ同一信号であり、標準偏差で約１０ｍＶ程度の分布を持つにすぎない。正規分布を前提に３σを取ったとしても約３０ｍＶ程度の分布であるにすぎず、フルスケール電圧Ｖ_FSは１．０Ｖ程度であるので、５ビット程度までは同一の値を取る。また、信号電圧Ｖｓをできるだけ大きくするために、基準となる信号Ｖ_RSTは参照電圧として０Ｖの近傍に設定する。例えば図２０においてはフルスケール電圧Ｖ_FSに対し、０．０５程度に設定すると、この時の電荷変動量ΔＱは０．０５と、ＭＳＢ変換を行う場合の１／５に抑圧できる。

図２１に示した実施形態においては過去の信号として１タイミング前の基準となる信号Ｖ_RST（ｎ−１）の変換値の上位数ビット分のデータを用いた逐次変換制御信号により直接内部参照電圧Ｖ_INTREF（ｎ）を発生させることで残りのビットを逐次変換する。このことにより電荷変動量ΔＱを抑圧して参照電圧の変動を低減できるだけでなく、変換の高速化や低消費電力化を図ることができる。

更に、１タイミング前の信号電圧Ｖ_s（ｎ−１）が基準値よりも小さい場合は信号電圧Ｖ_s（ｎ）も基準値よりも小さい可能性が高いことを用いて、過去の信号である１タイミング前の信号電圧Ｖ_s（ｎ−１）が基準値よりも小さい場合は１タイミング前の信号Ｖ_o（ｎ−１）の変換値の上位数ビット分のデータを用いた逐次変換制御信号により直接内部参照電圧Ｖ_INTREF（ｎ）を発生させることで残りのビットを逐次変換する。この機能により、高精度な変換が必要な状態での参照電圧の変動を抑圧することができる。その結果、いちだんと高精度な変換が可能になる。

なお、以上の説明においてはＣＭＯＳイメージセンサーなどの固体撮像装置を例に取って説明したが、本発明は固体撮像装置に有効なだけでなく、他の用途の２次元センサー装置、もしくは１次元センサー装置、あるいは単独のセンサー装置に対しても適用可能であり、有効である。センサーはイメージセンサーに限らず、温度センサー、位置センサー、トルクセンサー、速度センサー、加速度センサー、圧力センサーなどにも有効である。

さらに、センサーとＡ／Ｄ変換回路が集積回路上にモノリシックに集積されているだけでなく、それぞれ独立に製作し、実装技術等で接合しても良い。

本実施形態のＡ／Ｄ変換器は、センサーと結合されるだけではなく、受信したアナログ信号をデジタル信号に変換する各種のデバイスにも適用可能であることはいうまでもない。

本発明は、センサー装置の高感度化、高精度化、低電力化に利用可能であり、定常電流が流れないように設計することが可能で、動作周波数を数桁の範囲で可変にすることができ、また間欠動作が容易であるので特に、ＩｏＴ（Ｉｎｔｅｒｎｅｔ Ｏｆ Ｔｈｉｎｇｓ）向けセンサー装置に有用である。

１１：自然界の信号
１２：センサー
１３：上位変換値端子
１４：下位変換値端子
２０：逐次比較型Ａ／Ｄ変換器
２１：比較器
２２：内部Ｄ／Ａ変換器
２３：制御ロジック回路
３０：ΔΣ型Ａ／Ｄ変換器

Claims (21)

1. 入力電圧が供給され、内部参照電圧を出力する内部Ｄ／Ａ変換器を有する逐次比較型Ａ／Ｄ変換器と、
   前記入力電圧と前記内部Ｄ／Ａ変換器が発生する内部参照電圧との差電圧が供給されるΔΣ型Ａ／Ｄ変換器と、
   前記逐次比較型Ａ／Ｄ変換器の変換結果を用いて、前記ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータを制御するΔΣ型Ａ／Ｄ変換制御機構と、から構成され、
   前記逐次比較型Ａ／Ｄ変換器の変換結果を上位変換結果として、前記ΔΣ型Ａ／Ｄ変換器の変換結果を下位変換結果として、これらを結合してＡ／Ｄ変換出力を得ることを特徴とするＡ／Ｄ変換器。
2. 請求項１記載のＡ／Ｄ変換器において、前記ΔΣ型Ａ／Ｄ変換器のオーバーサンプリング比率を可変に制御する手段を有することを特徴とするＡ／Ｄ変換器。
3. 請求項１記載のＡ／Ｄ変換器において、前記ΔΣ型Ａ／Ｄ変換器は２次のΔΣ型Ａ／Ｄ変調器であることを特徴とするＡ／Ｄ変換器。
4. 請求項１記載のＡ／Ｄ変換器において、前記ΔΣ型Ａ／Ｄ変換器は内部Ｄ／Ａ変換器を有し、前記ΔΣ型Ａ／Ｄ変換器のＡ／Ｄ変換範囲は前記逐次比較型Ａ／Ｄ変換器の１ＬＳＢ以上、かつ２ＬＳＢ以下であることを特徴とするＡ／Ｄ変換器。
5. 請求項１記載のＡ／Ｄ変換器において、１つのＡ／Ｄ変換値を得るために複数回の標本化とＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換器。
6. 請求項５記載のＡ／Ｄ変換器において、最初のＡ／Ｄ変換は逐次比較型Ａ／Ｄ変換器で行い、以降のＡ／Ｄ変換は標本化された入力信号と前記逐次比較型Ａ／Ｄ変換器の最初の変換値により内部Ｄ／Ａ変換器が発生する内部参照電圧との差電圧を複数回、前記ΔΣ型Ａ／Ｄ変換器に供給してＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換器。
7. 請求項１記載のＡ／Ｄ変換器において前記ΔΣ型Ａ／Ｄ変換器は
   第１の容量と、
   第２の容量と、
   第３の容量と、
   増幅器と、
   第１のフェーズでは、前記第１の容量に入力信号が標本化されるとともに、前記第２の容量に残留している電圧が前記増幅器で利得倍だけ増幅されて前記第３の容量に現れるよう制御し、第２のフェーズでは前記第１の容量、前記第２の容量及び前記第３の容量が並列に接続されることによって発生した電圧を出力とするよう制御し、前記第１のフェーズと前記第２のフェーズを繰り返すように制御する制御回路と、
   を具備する積分器を有することを特徴とするＡ／Ｄ変換器。
8. 請求項７に記載のＡ／Ｄ変換器において、前記増幅器は、定常電流が流れないダイナミック型増幅器である積分器であることを特徴とするＡ／Ｄ変換器。
9. 請求項８に記載Ａ／Ｄ変換器において、前記増幅器は、出力負荷容量対と、出力負荷容量対を所定電圧にプリチャージするプリチャージ回路と、前記出力負荷容量対を入力信号対に応じて所定期間放電又は充電することによって前記出力負荷容量対に出力電圧が現れるよう構成した積分器を用いたことを特徴とするＡ／Ｄ変換器。
   
10. 請求項１記載のＡ／Ｄ変換器において、前記パラメータは（ａ）オーバーサンプリング比率、（ｂ）量子化電圧又は（ｃ）変換エネルギーのいずれかを含むことを特徴とするＡ／Ｄ変換器。
11. 請求項１記載のＡ／Ｄ変換器において、前記ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御を切り替える閾値は、Ａ／Ｄ変換器のノイズＶn_adがショットノイズＶn_shよりも小さい電圧となるよう設定されることを特徴とするＡ／Ｄ変換器。
12. 請求項１記載のＡ／Ｄ変換器において、前記ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御を切り替える閾値は、Ａ／Ｄ変換器のノイズＶn_adがショットノイズＶn_shの１／２よりも小さい電圧となるよう設定されることを特徴とするＡ／Ｄ変換器。
13. 請求項１記載のＡ／Ｄ変換器において、前記ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御を切り替える閾値に対応する値を記憶する設定データ記憶領域を有することを特徴とするＡ／Ｄ変換器。
14. 請求項１記載のＡ／Ｄ変換器において、基準信号と信号源からの信号を交互に変換し、基準信号のＡ／Ｄ変換値と逐次比較型Ａ／Ｄ変換器による信号源からの信号のＡ／Ｄ変換値の２つのＡ／Ｄ変換値の差分値を用いて前記ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御をすることを特徴とするＡ／Ｄ変換器。
15. 請求項１記載のＡ／Ｄ変換器において、基準信号のＡ／Ｄ変換を逐次比較型Ａ／Ｄ変換器を用いて行い、これにひき続き、１つ前のタイミングの基準信号と信号源からの信号の差分値を用いて前記ΔΣ型Ａ／Ｄ変換器の（ａ）動作有無及び（ｂ）パラメータの制御をすることを特徴とするＡ／Ｄ変換器。
16. 請求項１記載のＡ／Ｄ変換器において、基準信号と信号源からの信号を交互に変換し、基準信号の逐次比較型によるＡ／Ｄ変換においては過去の基準信号の変換値を用いて内部Ｄ／Ａ変換を制御し、過去の変換値の近傍に対応する内部参照電圧を発生させて逐次的にＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換器。
17. 請求項１記載のＡ／Ｄ変換器において、基準信号と信号源からの信号を交互に変換し、信号源からの信号の逐次比較型によるＡ／Ｄ変換においては過去の信号源からの信号変換値を用いて内部Ｄ／Ａ変換を制御し、過去の信号源からの信号の変換値の近傍に対応する内部参照電圧を発生させてから逐次的にＡ／Ｄ変換を行うことを特徴とするＡ／Ｄ変換器。
18. 請求項１７記載のＡ／Ｄ変換器において、過去の信号源からの信号変換値を用いて内部Ｄ／Ａ変換を行うための制御は、過去の信号源からの信号変換値が基準値よりも小さい場合には過去の変換値の近傍に対応する内部参照電圧を発生させることを特徴とするＡ／Ｄ変換器。
19. 自然界の信号を検知して電気信号に変換するセンサーと、
    前記電気信号を入力信号とする請求項１乃至請求項１８のいずれか１に記載のＡ／Ｄ変換器と、
    を具備することを特徴とするセンサー装置。
20. 請求項１９記載のセンサー装置において、前記センサーは複数の単位センサーから構成され、この単位センサーを選択する操作回路を具備することを特徴とするセンサー装置。
21. 請求項２０記載のセンサー装置において、前記センサーは前記自然界の信号を検知する信号源と基準信号を供給する基準信号源と、これらを保持容量に転送するトランジスタとを有し、
    前記自然界の信号にかかる電圧のＡ／Ｄ変換結果と、前期信号源の基準信号にかかる電圧のＡ／Ｄ変換結果との差分をＡ／Ｄ変換出力とすることを特徴とするセンサー装置。

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