JP3507800B2

JP3507800B2 - アナログ−デジタル変換器及びこれを用いたイメージセンサ

Info

Publication number: JP3507800B2
Application number: JP2001026478A
Authority: JP
Inventors: 正幸宇野
Original assignee: 有限会社リニアセル・デザイン
Priority date: 2001-02-02
Filing date: 2001-02-02
Publication date: 2004-03-15
Anticipated expiration: 2021-02-02
Also published as: JP2002232291A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するアナログ‐デジタル変換器（ＡＤ変換
器）に関するものであり、特にイメージセンサ等の複数
のアナログ信号を並列にデジタル信号に変換する場合に
好適なＡＤ変換器を提供するものである。

【０００２】

【従来の技術】画素が２次元上に配列されたイメージセ
ンサにおいて光電変換されて得られたアナログ信号をデ
ジタル信号に変換する方法としては、行単位で並列に保
持されたアナログ信号を直列に読み出して１画素ごとに
ＡＤ変換する方法のほか、列ごとにＡＤ変換器を設けて
１行毎に並列にＡＤ変換する方法がある。このように行
単位で並列にＡＤ変換する方法の１つとして、特許公報
第２５３２３７４号や学術文献“コラム間ＦＰＮのない
コラム型ＡＤ変換器を搭載したＣＭＯＳイメージセン
サ”（映情学技法,ＩＰＵ２０００−５７，ｐｐ．７９
−８４）等に示されているシングルスロープ積分型ＡＤ
変換器は簡単な構成でＡＤ変換器が実現できるため、並
列に設けても回路規模が大きくならないという特徴を有
している。

【０００３】図９は上述の特許公報および文献に示され
ている、列ごとにシングルスロープ積分型ＡＤ変換器を
有するイメージセンサを等価的に示したブロック図であ
る。図において101はイメージセンサの画素であり、こ
こでは４行×４列のアレイ状に配置されている。各画素
は行単位で読出しやリセットの制御を行うための行選択
信号線102に接続されるとともに、画素の信号を読み出
すための垂直信号線103に列単位で接続されている。行
選択信号線102は垂直方向に順次走査を行う垂直走査シ
フトレジスタ104に接続され、このシフトレジスタによ
り読み出しやリセットを行う行が選択される。一方、列
ごとに設けられた垂直信号線103は、行単位で画素の信
号を一時的に保持するサンプルホールド回路105に入力
される。そのサンプルホールド回路105の出力信号Vsは
２つの入力信号の大きさを比較して"H"または"L"の２値
化信号を出力する比較器100の一方の入力に接続され、
比較器の他方の入力には参照電圧信号発生回路106によ
り発生した参照電圧Vcが与えられる。この比較器100の
出力は、入力されたクロック数をカウントし、２値化信
号として出力するカウンタ107のカウントデータを保持
するためのラッチ回路108に入力され、このラッチ回路
には比較器の出力が反転したときのカウントデータが保
持される。このカウンタ107の出力データは参照電圧Vc
の電圧に対応した２値化信号であり、この２値化信号は
信号線109を介して各ラッチ回路にデータ入力され、比
較器出力が反転するとき、すなわち信号電圧Vsと参照電
圧Vcを比較して両者が一致したときにカウンタの出力デ
ータを保持する。これにより、各ラッチ回路に保持され
た２値化データは信号電圧Vsに対応した２値化信号とな
る。このラッチ回路108で保持された２値化信号は、水
平シフトレジスタ110を走査することにより信号線109を
介して直列に読み出すことができる。

【０００４】図９における画素101とサンプルホールド
回路105の具体的な例を示したのが図１０および図１１
である。図１０において画素はフォトダイオードＰＤと
ゲートに選択信号Φselectが与えられた選択トランジス
タM1で構成され、トランジスタM1は選択的にPDと垂直信
号線103を接続する。この垂直信号線上にはサンプルホ
ールド機能を備えPDに蓄積された光電変換信号電荷を電
圧に変換するための、電荷検出アンプ（図９の105に相
当）が設けられている。この電荷検出アンプは反転増幅
器20とその入出力間に並列に設けられたスイッチング素
子21と容量素子22で構成され以下のように動作が行われ
る。まず、スイッチング素子21をオンして容量素子22の
リセットを行う。その後スイッチング素子21をオフ、Φ
select="H"としてM1をオンすると、PDに蓄積されていた
信号電荷が容量素子22に転送され、Vsに信号電荷に対応
した出力が表れる。このときPDは電荷が排出されリセッ
トされた状態となる。この後M1をオフにしておくと、信
号電圧Vsは次の信号を読み出すためにスイッチング素子
21をオンするまで容量素子22により保持される。この期
間は通常1行分の画素データを読み出す１水平走査期間
であり、この信号Vsが保持されている期間にＡＤ変換を
行えば良いことになる。

【０００５】また、図１１は画素内に増幅器をもち画素
単位で信号増幅を行う画素増幅型イメージセンサの例で
ある。画素は、フォトダイオードPDと、電荷をリセット
するためのゲートがΦresetに接続されたリセット用ト
ランジスタM2と、PDに蓄積された信号電圧を増幅する増
幅トランジスタM3と、M3の出力を垂直信号線に選択して
接続するためのゲートがΦselectで制御されるトランジ
スタM1で構成されている。図１０の構成では、M1をオン
して信号を選択すると、読出しと同時に信号電荷がリセ
ットされるため、読出し用とリセット用の行選択信号線
102は行ごとに１本で兼用できたが、画素増幅型イメー
ジセンサでは１１に示すように読出しとリセットが別に
なるため、行選択信号線は読出し用（Φread）とリセッ
ト用（Φreset）の２本となり、それぞれ読出し用トラ
ンジスタM1のゲートとリセット用トランジスタM2のゲー
トに接続されている。M1を介してM3の出力が接続される
垂直信号線103には、増幅トランジスタM3の負荷となる
ゲートにバイアス電圧Vbias1が印加された負荷用トラン
ジスタM4が設けられM1がオンすると垂直信号線にPDに蓄
積された信号電荷に対応した増幅出力が表れる。この出
力はスイッチング素子21を介して容量素子22に保持さ
れ、バッファ23を介して、この保持された出力電圧Vsは
次段に入力される。なお、この図ではバッファ23を記載
しているが、もともと画素出力は画素内増幅器M3で増幅
されるため、容量22に保持された信号電荷は増幅された
ものであり、次段の入力インピーダンスが高ければ、バ
ッファ23はなくても構わない。このように画素の信号を
読み出している期間にスイッチ21をオンして容量素子22
に読出し信号を蓄積した後に、スイッチ21をオフすれば
出力信号Vsを保持することができ、次段入力インピーダ
ンスが低ければバッファ23を設け、次段が比較器のよう
な高入力インピーダンスならばバッファ23を省略して出
力信号Vsを次段に伝達することができる。

【０００６】図１０および１１に画素とサンプルホール
ド回路の具体例を示したが、次に行単位でサンプルホー
ルド回路に保持されたアナログ信号Vsをデジタル信号に
変換する動作を図１２のタイミングチャートを用いて説
明する。図１２では大きく期間T１とT２に分かれている
が、期間T1は列ごとに設けられたサンプルホールド回路
に選択された行の画素信号を読み出して画素出力を記憶
する期間である。この期間で行選択信号線Φselectまた
はΦreadがオンして画素信号を読出し、列ごとに設けら
れたサンプルホールド回路105に選択された行の画素信
号が保持される。

【０００７】次の期間T2は保持されたアナログ信号をデ
ジタル信号に変換する期間である。サンプルホールド回
路に保持されたアナログ信号電圧Vsは図９で示されたよ
うに比較器100の一方の入力に印加されている。また比
較器の他方の入力には参照電圧Vcが印加されている。こ
の参照電圧Vcは図１２に示すように時間とともに電圧が
高くなり、それに対応して図９のカウンタ回路107には
クロック(CLK)が入力されカウンタの出力データ(DATA)
も１つずつ増えていく。図１２ではDATAの信号は４ビッ
トまとめて１６進表示としている。ここで信号電圧Vsと
参照電圧Vcを比較する比較器100の出力(Vcomp)は図１２
に示すように信号電圧Vsと参照電圧Vcが一致する前後で
状態が変化する。この状態が変化したときのカウンタ出
力であるＤａｔａ信号をラッチ回路に保持することによ
り、ラッチされた２値化信号はアナログ信号電圧Vsに対
応したデジタル信号値となる。このような動作が並列に
行単位で行われ、各ラッチ回路には列ごとにサンプルホ
ールド回路に保持されたアナログ信号に対応したデジタ
ル信号が得られる。そのデジタル信号を水平シフトレジ
スタ110にて直列に読み出すことでデジタル出力を得る
ことができる。

【０００８】なお、図１２では参照電圧Vcを連続的に変
化するランプ波形としているが、これはカウンタ出力に
対応してステップ状に変化する階段波形としても良い。
また、図９では説明をわかりやすくするためコンパレー
タを差動入力形式で記述してあるが、実際には入出力間
にスイッチが設けられたインバータと、インバータの入
力に一端が接続された容量の他端に切替えスイッチで信
号電圧Vsと参照電圧Vcが交互に与えられるチョッパ型の
比較器が一般的に用いられている。

【０００９】

【発明が解決しようとする課題】以上で説明したよう
に、シングルスロープ積分型ＡＤ変換器は各列に比較器
とデジタルデータを保持するラッチ回路を設けるだけで
良いため、行単位で並列にＡＤ変換を行っても比較的回
路規模が大きくならないうえ、カウンタに入力するクロ
ック周期を上げることで分解能を高くすること可能であ
るという利点がある。しかしながら、この方式では分解
能を上げていくと次のような問題が発生する。

【００１０】図１２ではカウンタは４ビット分すなわち
１６回しかクロックを入力していないが、この入力クロ
ック数は８ビットでは２５６回、１０ビットでは１０２
４回、１２ビットでは４０９６回入力する必要がある。
通常のビデオ信号処理では１水平走査期間は64μsec程
度であるため、この制約からクロックの周期は最長でも
８ビットで250nsec、10ビットでは63nsec、12ビットで
は16nsecにしなければならない。またこれにともない比
較器の遅延時間もこの周期以下にしなければならないた
め高速な比較器が必要になる。この高速な比較器を実現
するには比較器のバイアス電流を大きくする必要があ
り、なおかつ、その比較器はイメージセンサの列数分必
要なため高ビットにすると消費電流が非常に大きくな
る。また、この比較器だけでなくカウンタやその出力バ
ッファもクロック周期が短くなると消費電流が指数的に
大きくなるため、高分解能の列並列形式のシングルスロ
ープ積分型ＡＤ変換器は消費電流が非常に大きくなると
いう問題を有している。

【００１１】さらに、比較器の消費電流が大きくなるた
め副次的な問題として次のような問題も発生する。図９
を見てわかるように比較器100は列ごとに設けられてお
りこのピッチはイメージセンサの画素ピッチで非常に小
さいため、比較器の電源ラインやグランドラインは通常
全列共通にとらざるをえない。そのため電源ラインやグ
ランドラインに大きな電流が流れるとその電流により列
の左端から右端の間で無視できない電圧降下が発生し
て、特にチョッパ型の比較器ではその電圧降下でしきい
値電圧に誤差が発生して精度の良い比較ができなくな
る。このため、比較器のバイアス電流が大きくなると電
源ラインやグランドラインを非常に太くしなければなら
ないためチップ面積増大につながるという問題も発生す
る。

【００１２】以上に消費電流増大とチップ面積増大の２
つの問題を記述したが、この２つの問題の原因は共通で
あり、ＡＤ変換器の分解能を上げるとカウンタの周期を
短くしなければならないため消費電流が増大することに
起因する。したがって、本発明が解決しようとする課題
は、列並列形式のＡＤ変換器において、この消費電流の
増大を引きおこす高分解能時にカウンタの周期を短くし
なければならないという問題を解決することにある。

【００１３】

【課題を解決するための手段】本発明では課題を解決す
るために次のような手段を用いる。すなわち、本発明の
アナログ‐デジタル変換器は、複数の信号電圧を並列に
保持する複数のサンプルホールド手段と、複数の該サン
プルホールド手段からの出力電圧を共通の階段波状の参
照電圧と比較する複数の比較手段と、上記参照電圧の変
化に同期して与えられる共通の階段波のステップ数を表
す2値化データから、上記各比較手段の比較結果が変化
する時のデータを選択保持し、前記出力電圧に対応する
デジタル信号を得るように、前記比較手段ごとに設けら
れたデジタル信号保持手段とを有し、前記2値化データ
を複数のデータビット域に分け、該複数のデータビット
域にそれぞれ対応したステップ（例えば当該データビッ
ト域の最下位ビットに対応するステップ）で変化する階
段波状の複数の前記参照電圧を各比較手段に共通に与え
る参照信号供給手段を設け、上位の前記データビット域
に対応するステップ（例えば当該データビット域の最下
位ビットに対応するステップ）で前記参照電圧を階段波
状に変化させながら与えた場合における、前記比較手段
の比較結果が変化する時点の当該参照電圧を保持する参
照電圧保持手段を前記比較手段ごとに設け、前記参照電
圧保持手段にて保持された前記参照電圧の値を起点とし
て、下位の前記データビット域に対応するステップ（例
えば当該データビット域の最下位ビットに対応するステ
ップ）で前記参照電圧を階段波状に変化させるように構
成したことを特徴とする。

【００１４】本発明において、前記データビット域に対
応するステップ（例えば当該データビット域の最下位ビ
ットに対応するステップ）で前記参照電圧を前記比較手
段の比較結果が変化するまで階段波状に変化させながら
与える参照電圧供給段階を、最上位の前記データビット
域に対応するステップ（例えば当該データビット域の最
下位ビットに対応するステップ）で前記参照電圧を変化
させる段階から最下位の前記データビット域に対応する
ステップで前記参照電圧を変化させる段階まで、前記参
照電圧の変化方向を逆転させながら順次に実行するよう
に構成されていることが好ましい。

【００１５】本発明において、上位の前記データビット
域に対応するステップで階段波状に変化する前記参照電
圧を前記比較手段の参照電圧入力部に供給するための第
１の電圧供給源と、下位の前記データビット域に対応す
るステップで階段波状に変化する前記参照電圧を前記参
照電圧入力部に供給するための第２の電圧供給源とに接
続されるように構成され、前記参照電圧保持手段は、前
記参照電圧入力部に一端が接続され、他端が接地された
第１の容量素子と、前記第１の電圧供給源と前記参照電
圧入力部との間に接続されるように構成された第１のス
イッチング手段と、前記第２の電圧供給源と前記参照電
圧入力部との間に接続されるように構成された第２の容
量素子とを有することが好ましい。

【００１６】本発明において、上位の前記データビット
域に対応するステップで階段波状に変化する前記参照電
圧を前記比較手段の参照電圧入力部に供給するための第
１の電圧供給源と、下位の前記データビット域に対応す
るステップで階段波状に変化する前記参照電圧を前記参
照電圧入力部に供給するための第２の電圧供給源とに接
続されるように構成され、前記参照電圧保持手段は、前
記参照電圧入力部に出力部が接続された反転増幅手段
と、前記第１の電圧供給源と前記反転増幅手段の入力部
との間に接続されるように構成された第１の容量素子
と、該第１の容量素子と前記反転増幅手段の入力部との
間に設けられた第１のスイッチング手段と、前記第２の
電圧供給源と前記反転増幅手段の入力部との間に接続さ
れるように構成された第２の容量素子と、前記反転増幅
手段の入出力間に並列に設けられた第２のスイッチング
手段と、前記反転増幅手段の入出力間に並列に設けられ
た第３の容量素子とを有することが好ましい。

【００１７】本発明において、前記比較手段は、第２の
反転増幅手段と、該第２の反転増幅手段の入力部に一端
が接続された第４の容量素子と、前記第２の反転増幅手
段の入出力間に並列に設けられた第４のスイッチング手
段と、前記サンプルホールド手段の出力電圧と前記参照
電圧とのいずれかを選択的に前記第４の容量素子の他端
に接続可能な第５のスイッチング手段とを有することが
好ましい。

【００１８】本発明において、上位の前記データビット
域に対応するステップで階段波状に変化する前記参照電
圧を前記比較手段の参照電圧入力部に供給するための第
１の電圧供給源と、下位の前記データビット域に対応す
るステップで階段波状に変化する前記参照電圧を前記参
照電圧入力部に供給するための第２の電圧供給源とに接
続されるように構成され、前記参照電圧保持手段は、反
転増幅手段と、前記第１の電圧供給源と前記反転増幅手
段の入力部との間に接続されるように構成された第１の
容量素子と、該第１の容量素子と前記反転増幅手段との
間に設けられた第１のスイッチング手段と、前記第２の
電圧供給源と前記反転増幅手段の入力部との間に接続さ
れるように構成された第２の容量素子と、前記反転増幅
手段の入出力間に並列に設けられた第２のスイッチング
手段と、前記反転増幅手段の入出力間に並列に設けられ
た第３の容量素子及び第３のスイッチング手段の直列回
路とを有し、前記第３の容量素子と前記第３のスイッチ
ング手段との接続点が前記参照電圧入力部に接続されて
いることが好ましい。

【００１９】本発明において、前記比較手段は、第２の
反転増幅手段と、該前記第２の反転増幅手段の入出力間
に並列に設けられた第４のスイッチング手段と、前記サ
ンプルホールド手段の出力電圧と前記参照電圧とのいず
れかを選択的に前記第４の容量素子の他端に接続可能な
第５のスイッチング手段とを有することが好ましい。

【００２０】本発明において、前記デジタル信号保持手
段毎に保持された複数の前記デジタル信号を直列に走査
する走査手段を有することが好ましい。

【００２１】また、本発明のイメージセンサは、複数の
光電変換素子と、請求項１乃至請求項７のいずれか１項
に記載のアナログ−デジタル変換器とを有し、前記信号
電圧は前記光電変換素子により光電変換されてなる電圧
であることを特徴とする。この場合に、光電変換素子と
アナログ−デジタル変換器とが半導体基板上に一体に構
成されていることが望ましい。

【００２２】本発明のより具体的な構成としては、光電
変換された複数の信号電圧を並列に保持する複数のサン
プルホールド手段と、その複数のサンプルホールド手段
からの出力電圧を、共通の階段波状の参照電圧と比較す
る複数の比較手段と、上記参照電圧の変化に同期して与
えられる共通の階段波のステップ数を表す2値化データ
から、上記各比較手段の比較結果が変化する時のデータ
を選択保持し、それぞれの出力電圧に対応するデジタル
信号を得る上記比較手段ごとに設けられたデジタル信号
保持手段と、得られた複数のデジタル信号を直列に走査
する走査手段と、を有するアナログ‐デジタル変換器に
おいて、前記2値化データを上位ビットと下位ビットの
２つに分けたデジタル信号保持手段と、上位ビットと下
位ビットに対応した２つの階段波状の参照電圧を各比較
器に共通に与える手段と、上位ビットに対応する階段波
状の参照電圧を比較手段の比較結果が変化するときにそ
の参照電圧を保持する参照電圧電圧保持手段を上記比較
手段ごとに設けたことを特徴とするイメージセンサ用ア
ナログ‐デジタル変換器である。

【００２３】このように２値化データを上位ビットと下
位ビットに分けたうえでこれらの上位ビットと下位ビッ
トに対応する少なくとも２つの参照電圧を用いて比較す
ることにより、シングルスロープ型では８ビットで２５
６クロックが必要であったのに対して、本発明では上位
４ビット分のクロック数１６クロックに、下位４ビット
分のクロック数１６クロックを加えた計３２クロックと
シングルスロープ型の１／８のクロック数で同じ８ビッ
トのＡＤ変換を行うことが可能となる。これによりクロ
ック周期を長くすることができるため、比較器の遅延時
間を十分にとることが可能となり、消費電流の低い比較
器を使用することができ、消費電流を低減できる。更
に、クロック周波数も低くなるためカウンタ等のデジタ
ル部での消費電流も少なくなり、大幅な消費電流低減が
可能となる。

【００２４】これは高分解能になるほど効果は大きく、
シングルスロープ型では１０ビット、１２ビットでそれ
ぞれ１０２４クロック、４０９６クロックが必要なのに
対して、本発明では１０ビットでは５ビット分である３
２クロックの２倍の６４クロック、１２ビットでは６ビ
ット分である６４クロックの２倍の１２８クロックと、
それぞれ１／１６、１／３２にクロック数を低減でき
る。消費電流は帯域に対して、アナログ部ではおよそ２
乗特性で、デジタル部では指数的に効いてくるため、本
発明を用いることで格段に消費電流を低減できることが
わかる。

【００２５】また、前記電圧保持手段は、比較器の入力
に一端が接続され他端が接地された第１の容量素子と、
上位ビット用の参照電圧を前記第１の容量に与える第１
のスイッチング手段で構成されるとともに、下位ビット
用の参照電圧が第２の容量素子を介して、第１の容量素
子の比較器側の端子に与えるように構成するのが良い。
これにより、１つの比較器で上位ビットの判別と下位ビ
ットの判別を行うことができる。

【００２６】また、前記参照電圧保持手段を、反転増幅
手段と、前記反転増幅手段の入力に一端が接続された第
１のスイッチング手段と、反転増幅手段の入出力間に並
列にそれぞれ設けられた第２のスイッチング手段及び第
３の容量素子と、前記第１のスイッチング手段の他端に
一端が接続されもう一端に前記サンプルホールド手段の
出力電圧か上位ビットに対応する参照電圧かのいずれか
が別（第５）のスイッチング手段を介して与えられる第
１の容量素子と、で構成されるサンプルホールド手段の
出力電圧と上位ビット用の参照電圧との差分電圧を増幅
して保持する回路構成とするとともに、第２の容量素子
を前記反転増幅手段入力端子と下位ビット用の参照電圧
との間に設け、第２の容量を介して下位ビット用参照電
圧を与えるように構成するのが良い。これにより比較器
の入力端子部分での寄生容量の影響を受けにくくするこ
とができるため、上位ビットと下位ビットのステップの
比をより正確にすることが可能となる。

【００２７】さらに前記反転増幅手段の入出力間に設け
られた第２のスイッチング手段が導通状態となり初期値
を記憶するときに、反転増幅手段の入出力間に設けられ
た第３の容量素子の反転増幅手段出力に接続する端子を
反転増幅手段出力から切り離す第３のスイッチング手段
と、その切り離された容量の端子に、比較器のしきい値
電圧を与える手段を設ける構成とするのが良い。これに
より、容量を削減できる分回路面積を小さくすることが
できる。

【００２８】

【発明の実施の形態】［第１実施形態］図１に本発明を
用いたイメージセンサの構成を示す。図９と同じ要素に
ついては同一の符号で示している。図９と同様に101は
イメージセンサの画素であり、ここでは３行×４列とし
ている。各画素は行単位で読出しやリセットの制御を行
うための行選択信号線102に接続されるとともに、画素
の信号を読み出すための垂直信号線103に列単位で接続
されている。行選択信号線102は垂直方向に順次走査を
行う垂直走査シフトレジスタ104にて接続されている。
一方、列ごとに設けられた垂直信号線103は、行単位で
画素の信号を一時的に保持するサンプルホールド回路10
5に入力される。そのサンプルホールド回路105の出力Vs
は２つの信号の大きさを比較して"H"または"L"の２値化
信号を出力する比較器100の一方の入力に接続される。
ここまでの構成は図９と全く同じであり、画素やサンプ
ルホールド回路の構成も図１０や図１１で示した構成と
同じにすることができる。

【００２９】図９と異なるのは比較器の他方の入力であ
り、この入力端子には参照電圧信号発生回路111（第１
の電圧供給源）で発生した参照電圧Vc1がスイッチSW1
（第１のスイッチング手段）を介して与えられるととも
に、この参照電圧Vc1を保持するための一端が接地され
た容量C1（第１の容量素子）が設けられている。さらに
この容量C1には、もう1つ設けられた参照電圧信号発生
回路112（第２の電圧供給源）で発生した参照電圧Vc2が
容量C2（第２の容量素子）を介して接続されている。こ
のような構成にすることにより、スイッチSW1が導通状
態の時はこの比較器の入力端子には参照電圧Vc1が与え
られ、その後スイッチSW1が非導通状態になったとき
は、保持された参照電圧Vc1に対して容量比C2/(C1＋C2)
の割合で参照電圧Vc2の電圧変化分が伝えられる。

【００３０】この参照電圧Vc1はステップ状の階段波信
号であり、Vc1が比較器のしきい値となる入力信号電圧V
sをまたぐ前後で比較器100の出力は反転する。その後参
照電圧Vc2をVc1とは逆方向にステップ状に変化させる
と、さらにもう１回比較器100の出力は反転する。この
２回の比較器出力の反転信号に対して、１回目はカウン
タ113の２値化信号出力を比較器ごとに設けられたラッ
チ回路115に保持する。また、２回目はカウンタ114の２
値化信号出力を比較器ごとに、更にもう１つ設けられた
ラッチ回路116に保持する。これらの２つのカウンタ113
および114の２値化信号は信号線117、118を介して各ラ
ッチ回路に入力されるとともに、２つのラッチ回路11
5、116に保持された２値化信号は、水平シフトレジスタ
を走査することで信号線117、118を介して直列に読み出
される構成になっている。なお、参照電圧Vc1がステッ
プ状に変化して比較器出力の反転によりラッチ信号が発
生するときに、そのラッチ信号でスイッチSW1をオフす
ることで反転した時点のVc1の電圧を容量C1に保持する
ことができる。

【００３１】このように比較器に与える参照電圧を２つ
の信号Vc1とVc2で与え、Vc1とVc2のステップ状の電圧に
より比較器の入力端子ノードで生ずるステップ電圧幅の
比を、実行しようとするＡＤ変換のビット数を上位ビッ
トと下位ビットの２つに分け、その上位ビットと下位ビ
ットの重み付けの比と一致するように設定し、カウンタ
113の２値化信号出力を参照電圧Vc1のステップ状の変化
に対応した上位ビット信号とし、カウンタ114の２値化
信号出力を参照電圧Vc2のステップ状の変化に対応する
下位ビット信号に相当させる。

【００３２】例えば８ビットのＡＤ変換を行う場合は、
上位４ビット、下位４ビットに分け、Vc1とVc2による比
較器入力端子のステップ電圧幅の比を１６：１とすると
ともに、カウンタ113で上位４ビットをカウントし、カ
ウンタ114で下位４ビットをカウントする。また、ラッ
チ回路115と116でそれぞれ上位４ビット、下位４ビット
を保持するように構成すれば８ビットのＡＤ変換を行う
ことが可能となる。このような構成をとることで、図９
の構成では８ビットのＡＤ変換を行うのにカウンタで２
５６ステップのカウントが必要なのに対して、この構成
ではカウンタ113で上位４ビット分の１６ステップ、カ
ウンタ114で下位４ビット分の１６ステップの計３２ス
テップでＡＤ変換が終了できる。このため、同じ期間で
ＡＤ変換を実行する場合、図１の構成ではカウンタの周
期を図９の構成に対して８倍まで長くすることができ、
比較器の帯域を狭くしても良いため低消費電流化を図る
ことができる。

【００３３】次に図２にラッチ信号を発生させる具体的
な構成を示すとともに、図３にタイミングチャートを示
してより詳しく動作を説明する。図２においてVsはサン
プルホールド回路に保持されている入力信号で、Vc1とV
c2は上位ビット用と下位ビット用の２つの参照電圧であ
る。スイッチSW1、容量C1、C2および比較器100は図１と
同じ構成であり、比較器の一方の入力には入力信号Vsが
与えられ、他方の入力にはスイッチSW1を介して参照電
圧Vc1が与えられるとともに、比較器が反転したときのV
c1の電圧を保持するための容量C1が設けられている。ま
た、この比較器入力端子には容量C2を介してもう１つの
参照電圧Vc2が与えられている。比較器の出力は他方の
入力端子にウインドウ信号Φw1が与えられたNAND回路11
を介してR−Sフリップフロップ14の一端に入力されてい
る。このR−Sフリップフロップ14の出力が上位ビットの
カウンタ出力をラッチするためのラッチ信号ΦLA1とな
る。なお、このラッチ信号ΦLA1はスイッチSW1のオン、
オフを制御する信号としても用いられる。またこの系と
は別に、比較器の出力はインバータ12により反転され、
他方の入力端子にウインドウ信号Φw2が与えられたNAND
回路13を介してR−Sフリップフロップ15の一端に入力さ
れている。このR−Sフリップフロップ15の出力が下位ビ
ットのカウンタ出力をラッチするためのラッチ信号ΦLA
2となる。これらのR-Sフリップフロップ14および15はリ
セット信号Φrの反転信号xΦrが片方の入力に与えられ
これによりリセットされる。

【００３４】この回路の動作を図３のタイミングチャー
トを用いて説明する。動作は大きくT1からT3の３つの動
作に分けられる。まず期間T1ではサンプルホールド回路
に画素信号を保持するとともに、カウンタやR-Sフリッ
プフロップ回路をリセットする期間である。タイミング
チャートには示していないがこの期間で読み出される行
が選択され、画素の信号がサンプルホールド回路に保持
される。また、信号Φrが"H"となり、R-Sフリップフロ
ップ回路がリセットされ、ラッチ信号ΦLA1とΦLA2が"
H"となる。また、この期間にカウンタの出力データもリ
セットされる。

【００３５】次の期間T2では上位ビットの比較が行われ
て、上位ビットのデジタルデータが保持される。この期
間では上位ビット用の参照電圧Vc1がステップ状に変化
するとともにそれに従って、上位ビットに対応したカウ
ンタの出力であるDATA1が1つずつ大きくなる。ここでは
簡略化して上位２ビット、下位２ビットとしており、ス
テップ数は４段となる。この参照電圧Vc1がステップ状
に一段ずつ電圧が大きくなると、それと同じ電圧が比較
器の入力端子電圧Vc0として与えられる。図３ではVc0は
４倍のスケールで示しているが、T1からT2の初期の部分
での電圧は参照電圧Vc1と全く等しい電圧値となる。こ
の入力端子電圧Vc0はもう一方の入力端子に印加されて
いる信号電圧Vsを越すと比較器の出力は反転して上位ビ
ット用のラッチ信号ΦLA1も反転して上位ビット用のラ
ッチ回路にカウンタデータが保持されるとともに、スイ
ッチSW1がオフしてC1にはそのときの電圧Vc1が保持され
る。ここで比較器の出力はウインドウ信号Φw1により遅
延されR-Sフリップフロップに入力されているが、これ
は、比較器出力を直接入力するとVc1が立ち上がってい
るときにスイッチSW1がオフしてステップの平らな部分
の電圧でなく途中の電圧を保持してしまうのを防ぐため
である。したがって図２に示すようにウインドウ信号Φ
w1を入力したNAND回路を介すことにより参照電圧の平ら
な部分でVc1の電圧を保持するようにしている。このタ
イミングは図３のΦw1を見ればわかるようにウインドウ
信号を参照電圧のステップの後ろ側で"H"となるように
しており、C1に保持される電圧は参照電圧Vc1の安定し
た領域の電圧となる。この電圧は比較器が反転したとき
に保持され、その後参照電圧Vc1が大きくなっても、比
較器の入力端子にかかる電圧Vc0は変化しない。

【００３６】次の期間T3では、もう一方の参照電圧Vc2
をVc1とは逆方向にステップ状に下げるとともに、下位
ビット用のカウンタデータをそのステップに合わせてカ
ウントダウンしながら下位ビットの量子化を行う。この
とき入力端子電圧Vc0の電圧変化分が上位ビットと下位
ビットの重み付けの比と等しくなるようにする必要があ
る。例えば、図３のタイミングチャートでは上位２ビッ
ト、下位２ビットに分けて４ビットのＡＤ変換を行う様
子を示しているが、このとき上位ビットの量子化を行う
時の入力端子電圧Vc0の電圧ステップ幅に対して、下位
ビットの量子化を行うときはVc0の電圧ステップ幅を前
者の１／４としている。このためには容量C1とC2の比で
調整するか、参照電圧Vc1とVc2のステップの比で調整す
れば良い。図３はC1：C2＝３：１として入力端子電圧Vc
0の上位ビットと下位ビットの比を４：１としている。
このようにこのステップの比を正確に出すことで、図３
をみてもわかるように比較器の入力端子電圧Vc0は、上
位ビットの１つのステップを下位ビットのステップ数で
均等に分けるようなステップ電圧が与えられる。ここで
再びVc0が、しきい値電圧となるVsをまたぐときに下位
ビット用のR-Sフリップフロップ回路15のラッチ信号ΦL
A2が反転してこのときのカウンタデータ（DATA2）を下
位ビット用のラッチ回路に保持する。このようにして上
位ビットと下位ビットの２値化信号が各列ごとに得られ
るので、水平走査回路によりこの量子化されたデータを
直列に読み出すことができる。なお、期間T3でもラッチ
信号ΦLA2はウインドウ信号Φw2により制限された期間
にしか発生しないようになっているがこれは、期間T2の
ときにラッチ信号が発生することを防ぐために設けてい
る。

【００３７】図３と図１２のタイミングチャートを比較
してわかるように画素の信号を読み出す期間T1を除く
と、図１２では４ビットのＡＤ変換で１６クロック必要
なのに対して図３では８クロックで良いのがわかる。こ
の差はＡＤ変換器の分解能が高くなるにしたがって大き
く差がつき、前述したが１２ビットのＡＤ変換を従来方
式で行うと４０９６クロック必要なのに対し、本発明の
方式では１２８クロックだけで良い。したがって本方式
を用いることでクロック数を大幅に低減でき、比較器の
消費電流低減と、カウンタなどのデジタル部の消費電流
低減により大幅な低消費電流化が実現できる。

【００３８】［第２実施形態］図１および２では説明を
わかりやすくするために比較器として差動入力形式の比
較器を用いていたが、実際にはこのような形式の比較器
では列ごとに設けた比較器のオフセット電圧のばらつき
により誤差が発生するため、一般的には図４に示す比較
器のオフセット電圧をキャンセルすることができるチョ
ッパ型の比較器が用いられる。このチョッパ型の比較器
を用いた実施例について図４に基づき説明する。

【００３９】図４において図２で示した比較器100は、
入出力端子間にスイッチSW3（第４のスイッチング手
段）が設けられた反転増幅器１（第２の反転増幅手段）
と入力に一端が接続された容量C3（第４の容量素子）で
構成される。この容量C3の他端にはサンプルホールド回
路で保持された信号電圧Vsと参照電圧Vc1のいずれかを
選択的に接続するスイッチSW2（第５のスイッチング手
段）がスイッチSW1（第１のスイッチング手段）を介し
て接続される。また、図２で示した容量C1とC2およびス
イッチSW1は図２と同じような構成をとり比較器の入力
である容量C3に接続されている。なお図４には示してい
ないが、この比較器の出力Vcompの先には図２と同様な
構成でラッチ信号を発生する回路が接続され、これらの
動作は図３のタイミングチャートにしたがって同じよう
に動作する。

【００４０】この比較器は次のように動作する。まず、
期間T1でΦr＝"H"のときは反転増幅器の入出力端子間は
スイッチSW3により短絡されるため、容量C3の反転増幅
器入力端子側の電圧は、反転増幅器１のしきい値電圧Vt
hとなる。また、C3の他端はスイッチSW2が入力信号電圧
Vsに接続され、容量C3にはVs−Vthの電圧が記憶され
る。その後期間T2ではSW3はオフするとともに、SW2は参
照電圧Vc1側に接続され参照電圧Vc1には図３に示すよう
なステップ状の波形が与えられる。このとき容量C3には
Vs−Vthの電圧が保持されるため反転増幅器１の入力端
子電圧Vc0はVc1−Vs＋Vthとなり、また、反転増幅器１
のしきい値電圧はVthであるため、参照電圧Vc1が入力信
号電圧Vsをまたぐ前後でVcomp出力は反転する。これに
より、前述の実施例と同様にスイッチSW1がオフしてこ
のときの参照電圧Vc1はC1に保持されるとともに、上位
ビットのカウンタデータもラッチされる。そして期間T3
では参照電圧Vc2がステップダウンして再び反転増幅器
出力が反転したときの下位ビットのカウンタデータがラ
ッチされる。

【００４１】このようにチョッパ型の比較器を用いる
と、図２では常時他方の入力に印加されていた信号入力
Vsは、図４の形式では信号読出し時でデジタル部のリセ
ット時でもある期間T１に印加されるだけとなるが、比
較および比較器が反転した時点の参照電圧Vc1の保持に
関しては図２の実施例と同様な動作が行われる。この形
式の比較器では、しきい値電圧Vthがリセット時の期間T
1に容量C3に記憶され、そのオフセット分が参照電圧と
の比較時においてはキャンセルされるため、反転増幅器
のしきい値電圧がばらついても正確な比較が行われる。
このチョッパ型の比較器を本発明に用いることでよりＡ
Ｄ変換の精度を上げることが可能となる。

【００４２】［第３実施形態］図２および図４の実施例
において、参照電圧Vc1は接地された容量C1を用い保持
され、そのC1に対して容量比を適切に合わせたC2を介し
て参照電圧 Vc2をステップ状に与えることで、上位ビッ
トに対する電圧ステップと下位ビットの電圧ステップの
比を最適にしていた。しかしながら、実際のチップ上に
このような回路を構成するときには、比較器の入力端子
のノードには回路上には示されない、スイッチSW1や比
較器100の入力容量に起因する寄生容量が存在し、その
寄生容量には電圧依存性があるため容量比を正確に出す
ことは難しい。特にＡＤ変換器の量子化ビット数が大き
くなるに従い、容量比をより正確にする必要があるた
め、この寄生容量の影響は無視できなくなる。そこで、
次に上位ビットと下位ビットのステップ幅の比を寄生容
量の影響を受けずに正確に出すことができる回路構成を
図５に示す。

【００４３】図５において比較器100は図４と同じ構成
で入出力間にスイッチSW1を設けた反転増幅器1とその入
力に一端が接続された容量C3で構成される。図５におい
て特徴的なのはこの比較器の入力の前にさらにもう１つ
の反転増幅器２（反転増幅手段）を配置し、その入出力
間にスイッチSW4（第２のスイッチング手段）と帰還容
量C4（第３の容量素子）を並列に設けるとともに、その
入力端子には容量C5（第１の容量素子）および容量C6
（第２の容量素子）の一端が接続され、それらの容量の
他端には参照電圧Vc1およびVc2が与えられる構成となっ
ている点である。なお、参照電圧Vc1を保持するために
容量C5と反転増幅器２の入力端子の間にはスイッチSW1
（第１のスイッチング手段）が設けられ、図２や図４と
同様に上位ビット用のラッチ信号ΦLA1でこのスイッチ
は制御されている。また、C5の他端にはスイッチSW2
（第５のスイッチング手段）が設けられ、入力信号Vsと
参照電圧Vc1が選択的に与えられるようになっている。
なお図５には示していないが、この比較器の出力Vcomp
の先には図２と同様な構成でラッチ信号を発生する回路
が接続される。

【００４４】このような構成をとることで参照電圧Vc1
およびVc2は比較器100の入力にそれぞれ−C5/C4、−C6/
C4のゲインをもった反転出力で伝達する。このとき比較
器の入力に与えられる電圧は反転増幅器２による増幅出
力であるため、比較器入力に寄生容量があっても出力電
圧は影響を受けない。また反転増幅器２の入力側にも反
転増幅器の入力寄生容量やスイッチSW1の寄生容量が存
在するが、このノードの電位は、反転増幅器２の入出力
間に設けられたスイッチSW4や容量C4により帰還がかか
り、いつも一定となっていて電位が変動しないため、こ
の部分に存在する寄生容量も出力電圧には影響を及ぼさ
ない。したがって２つの参照電圧に対する比較器の入力
端子における電圧ステップの比は寄生容量の影響をうけ
ずにC5とC6の容量比のみによって決まるため正確に比を
出すことが可能となり高ビットのＡＤ変換を精度良く行
うことが可能となる。

【００４５】次にこの回路の動作を図６のタイミングチ
ャートを用いながら説明する。図３と比較するとわかる
ようにほとんどは図３と同様な信号となっているが、比
較器に入力される電圧Vc1がゲインをもった反転信号と
なっている点と、チョッパ型の比較器を用いているた
め、比較器の出力がリセット時に反転増幅器１のしきい
値電圧Vth1となっている点が異なっている。動作は大き
く３つの期間に分かれ、期間T1ではデジタル部がリセッ
トされるとともに選択された行の画素信号が読み出さ
れ、画素信号に対応した入力信号電圧VsがスイッチSW2
を介して容量C5の一端に与えられる。この期間T1では反
転増幅器１および２の入出力間はそれぞれスイッチSW
3、SW4で短絡されるため、それらの入出力端子の電圧は
それぞれのしきい値電圧Vth1、Vth2となる。したがっ
て、容量C3には反転増幅器１と２のしきい値電圧の差が
記憶され参照電圧との比較時においてしきい値電圧のば
らつきがキャンセルされる。また、容量C4の両端の電位
差はゼロとなり、容量C5にはVth2−Vsの電圧が、容量C6
にはVth2−Vc2与えられる。このとき反転増幅器２の出
力であり比較器100の入力となる電圧Vc0はしきい値電圧
Vth2となり、反転増幅器２の入力ノードN1の電荷Qは次
のように表される。 Q＝C4*(Vth2−Vc0)＋C5*(Vth2−Vs)＋C6*(Vth2−Vc2) ・・・ (1) Vc0 ＝ Vth2 ・・・ (2)

【００４６】つぎに期間T2でスイッチSW3、SW4がオフし
てスイッチSW2は参照電圧Vc1側に接続される。そのとき
も反転増幅器２の入力端子電圧は帰還容量C4によりVth2
に保たれるため、ノードN1の電荷Q'は式(3)のように表
される。電荷保存則を用いるとQ＝Q'となり、比較器の
入力電圧Vc0'は式(4)のように求められる。式(4)をみる
とわかるように、Vc0'はVc1に対してC5/C4のゲインをも
った反転信号となり、Vc1＝Vsのときにしきい値電圧Vth
2となる。図６のタイミングチャートではこのC5/C4のゲ
インを４として波形を示している。 Q'＝C4*(Vth2−Vc0')＋C5*(Vth2−Vc1)＋C6*(Vth2−Vc2) ・・・ (3) Vc0' ＝ Vth2−C5/C4*(Vc1-Vs) ・・・ (4)

【００４７】式(4)においてVc1＝VsのときにVc0'＝Vth2
となり、C3にはVth1-Vth2の電位が記憶されているた
め、反転増幅器１の入力電圧はしきい値であるVth1とな
り比較器出力Vcompが反転する。これにより、ウインド
ウ信号Φw1で少し遅延してラッチ信号ΦLA1が反転する
と、上位ビット用のカウンタデータDATA1が上位ビット
用のラッチ回路に保持される。このとき同時に、スイッ
チSW1はオフとなり、そのときの参照電圧Vc1'は帰還容
量C4に−C5/C4*(Vc1'-Vs)という形で表されるように、
入力信号Vsとの差分の電圧値として保持される。その
後、期間T3で参照電圧Vc2がステップ状に変化してVc2'
になったときの比較器の入力電圧Vc0''は、参照電圧Vc2
の電圧変化分Vc2'−Vc2を−ΔVc2とすると以下の(5)式
で表される。 Vc0'' ＝ Vth2−C5/C4*(Vc1'-Vs)＋C6/C4*ΔVc2 ・・・ (5)

【００４８】図６に示すように、参照電圧Vc2がステッ
プ状に変化するとそれに従い比較器の入力電圧Vc0も反
転した形でステップ状に動き、Vc0''＝Vth2となったと
きに再び比較器出力Vcompは反転する。この反転信号は
ウインドウ信号Φw2により少し遅延され伝達して下位ビ
ット用のラッチ信号ΦLA2が少し遅れて反転する。この
とき下位ビットに対応するカウンタデータが下位ビット
用のラッチ回路に保持される。このようにして２つのラ
ッチ回路に上位ビットと下位ビットの２値化信号が保持
されるので、このデータを図１で示した水平走査回路11
0にて読み出すことで、デジタル出力を得ることができ
る。

【００４９】式(5)をみるとわかるように参照電圧Vc1は
C5/C4のゲインをもち、参照電圧Vc2はC6/C4のゲインも
ちVc0に伝達する。図６のタイミングチャートではC5/C4
＝４、C6/C4＝１として上位ビットと下位ビットの電圧
ステップ幅の比を４：１としている。図２や図４の実施
例と同様に容量比で上位ビットと下位ビットの電圧ステ
ップ幅の比を合わせているが、このように反転増幅器を
介して比較器に与える上位ビットと下位ビットの参照電
圧の比を作ることにより、寄生容量の影響を受けずに反
転増幅器入力と２つの参照電圧を接続する２つの容量の
比のみによって、正確な電圧ステップの比が実現でき
る。さらにこのような形式をとることにより、上位ビッ
トの参照電圧を比較器の入力部にゲインをかけて伝える
ことができるため、比較器におけるしきい値電圧のばら
つきがあったとしても、ゲインをかけた分その影響を受
けにくくなるという優位点も合わせ持っている。

【００５０】［第４実施形態］図５では比較器にチョッ
パ型の比較器を用いるため容量C3を介して反転増幅器１
にVc0を入力していたが、図７に示すような形式にする
ことで容量C3を省略することができ、回路面積を減らす
ことができる。図７において反転増幅器１（第２の反転
増幅手段）の入力は容量C4（第３の容量素子）の、反転
増幅器２（反転増幅手段）の出力側に接続する端子に直
接つながれている。また、このノードと反転増幅器２の
出力端子間にはリセット時にオフするように、Φrの反
転信号xΦrで制御されるスイッチSW5（第３のスイッチ
ング手段）が新たに設けられている。なお、この例にお
いても、上記と同様のスイッチSW1（第１のスイッチン
グ手段）、スイッチSW4（第２のスイッチング手段）、
スイッチSW2（第５のスイッチング手段）、容量C5（第
１の容量素子）、容量C6（第２の容量素子）が設けられ
る。また、この実施例の比較器１００には、反転増幅器
１（第２の反転増幅手段）と、この反転増幅器１の入出
力間に接続されたスイッチSW3（第４のスイッチング手
段）とが設けられ、容量C3（第４の容量素子）は接続さ
れていない。

【００５１】このような構成にすることで、図５では２
つの反転増幅器１と２のしきい値電圧の差Vth1−Vth2を
容量C3に記憶してオフセット電圧のばらつきをキャンセ
ルしていたのに対して、図７では容量C4に記憶すること
で同様な効果を得ることができる。また、図５と図７を
比較すると容量C3が減った代わりに、スイッチSW5が増
えているが、実際に回路のレイアウトを行うとスイッチ
ングトランジスタの寸法と比較して容量は数倍のレイア
ウト寸法が必要なため容量を削減したほうが回路面積を
小さくできる。したがって図７の構成を用いることによ
り、図５と同様な効果をより小さな回路面積で実現する
ことが可能である。

【００５２】［第５実施形態］これまで列単位で並列に
ＡＤ変換を行う発明の実施例を示して、本発明によりＡ
Ｄ変換を行うときのカウンタのクロック数を減らすこと
ができ、消費電流の低減が可能なことを説明してきた。
次に本発明により回路面積の削減も可能なことを示す実
施例を図８に示す。図８は図１で列単位に設けられてい
るＡＤ変換用の比較器とラッチ回路を、２列に１つとし
た構成を示したものである。画素の配列部分は図１と全
く同じ構成であり、サンプルホールド回路も同じように
列ごとに設けられている。また、ＡＤ変換部の各要素の
構成は図１と全く同じであるが、サンプルホールド回路
105の２列分の出力をスイッチ119で切替えて、２列に１
つ設けられたＡＤ変換器に２列分のサンプルホールド回
路の信号電圧を交互に与える構成となっている点が図１
と異なっている。

【００５３】このような構成において１行分のＡＤ変換
を行うためには、図３や図６で示したタイミングチャー
トに従い、１水平走査期間にスイッチ119を切替えて２
回ＡＤ変換行えば良い。このようにするとタイミング的
にはクロック周期を半分にしなければならないが、ＡＤ
変換部の回路規模をほぼ１／２に削減することができ
る。さらにＡＤ変換部を４列に１つとすれば、クロック
周期を１／４にする代わりにＡＤ変換部の回路規模を１
／４に削減できる。本発明の構成では、前述したように
８ビットのＡＤ変換においては従来例に対して、クロッ
クレートを１／８まで下げられるため従来例と同じクロ
ックレートを維持するならば、ＡＤ変換部を８列に１つ
として、ＡＤ変換部の回路規模をほぼ１／８にすること
ができる。このときＡＤ変換部１つあたりの消費電流や
回路規模は、従来の構成と比較すると若干大きくなる
が、このＡＤ変換部を１／８に削減できる効果により、
トータルでは回路規模および消費電流ともに従来の構成
より小さくすることが可能となる。このように本発明は
消費電流の低減のみでなく回路規模削減にも有効である
ことがわかる。

【００５４】

【発明の効果】本発明によれば、例えば、行単位で読み
出されるイメージセンサ出力を少ないクロック数で並列
にＡＤ変換することが可能となり、高分解能のＡＤ変換
を低消費電力で実現できる。また、ＡＤ変換部を複数列
に１つとすることで回路規模の削減が可能となる。

【図面の簡単な説明】

【図１】本発明に係るデジタル出力が可能なイメージセ
ンサを表した回路構成図である。

【図２】図１のＡＤ変換部の第１実施形態を示す一列分
の回路図である。

【図３】図２の動作を説明するためのタイミング図であ
る。

【図４】ＡＤ変換部の第２実施形態を示す回路図であ
る。

【図５】ＡＤ変換部の第３実施形態を示す回路図であ
る。

【図６】図５の動作を説明するためのタイミング図であ
る。

【図７】ＡＤ変換部の第４実施形態を示す回路図であ
る。

【図８】本発明に係るデジタル出力が可能なイメージセ
ンサを表した第５実施形態となる回路構成図である。

【図９】従来のデジタル出力が可能なイメージセンサを
表した回路構成図である。

【図１０】イメージセンサの画素およびサンプルホール
ド回路の一例を示す回路図である。

【図１１】イメージセンサの画素およびサンプルホール
ド回路の他の例を示す回路図である。

【図１２】図９の動作を説明するためのタイミング図で
ある。

【符号の説明】

C1〜C6 容量素子 SW1〜SW5 スイッチング素子 1,2 反転増幅器 11,13 ＮＡＮＤ回路 12 インバータ回路 14,15 R-Sフリップフロップ回路 20 反転増幅器 21 スイッチング素子 22 サンプルホールド用容量 23 バッファ 100 比較器 101 画素 102 行選択信号線 103 垂直信号線 104 垂直走査回路 105 サンプルホールド回路 106,111,112 参照電圧発生回路 107,113,114 カウンタ回路 108,115,116 ラッチ回路 109,117,118 データ信号線 110 水平走査回路 119 切替えスイッチ

Claims

(57)【特許請求の範囲】

【請求項１】複数の信号電圧を並列に保持する複数の
サンプルホールド手段と、複数の該サンプルホールド手
段からの出力電圧を共通の階段波状の参照電圧と比較す
る複数の比較手段と、上記参照電圧の変化に同期して与
えられる共通の階段波のステップ数を表す2値化データ
から、上記各比較手段の比較結果が変化する時のデータ
を選択保持し、前記出力電圧に対応するデジタル信号を
得るように、前記比較手段ごとに設けられたデジタル信
号保持手段とを有し、前記2値化データを複数のデータ
ビット域に分け、該複数のデータビット域にそれぞれ対
応したステップで変化する階段波状の複数の前記参照電
圧を各比較手段に共通に与える参照信号供給手段を設
け、上位の前記データビット域に対応するステップで前
記参照電圧を階段波状に変化させながら与えた場合にお
ける、前記比較手段の比較結果が変化する時点の当該参
照電圧を保持する参照電圧保持手段を前記比較手段ごと
に設け、前記参照電圧保持手段にて保持された前記参照
電圧の値を起点として、下位の前記データビット域に対
応するステップで前記参照電圧を階段波状に変化させる
ように構成したアナログ‐デジタル変換器であって、上位の前記データビット域に対応するステップで階段波
状に変化する前記参照電圧を前記比較手段の参照電圧入
力部に供給するための第１の電圧供給源と、下位の前記
データビット域に対応するステップで階段波状に変化す
る前記参照電圧を前記参照電圧入力部に供給するための
第２の電圧供給源とに接続されるように構成され、前記参照電圧保持手段は、前記参照電圧入力部に一端が
接続され、他端が接地された第１の容量素子と、前記第
１の電圧供給源と前記参照電圧入力部との間に接続され
るように構成された第１のスイッチング手段と、前記第
２の電圧供給源と前記参照電圧入力部との間に接続され
るように構成された第２の容量素子とを有することを特
徴とするアナログ‐デジタル変換器。
【請求項２】複数の信号電圧を並列に保持する複数の
サンプルホールド手段と、複数の該サンプルホールド手
段からの出力電圧を共通の階段波状の参照電圧と比較す
る複数の比較手段と、上記参照電圧の変化に同期して与
えられる共通の階段波のステップ数を表す 2 値化データ
から、上記各比較手段の比較結果が変化する時のデータ
を選択保持し、前記出力電圧に対応するデジタル信号を
得るように、前記比較手段ごとに設けられたデジタル信
号保持手段とを有し、前記 2 値化データを複数のデータ
ビット域に分け、該複数のデータビット域にそれぞれ対
応したステップで変化する階段波状の複数の前記参照電
圧を各比較手段に共通に与える参照信号供給手段を設
け、上位の前記データビット域に対応するステップで前
記参照電圧を階段波状に変化させながら与えた場合にお
ける、前記比較手段の比較結果が変化する時点の当該参
照電圧を保持する参照電圧保持手段を前記比較手段ごと
に設け、前記参照電圧保持手段にて保持された前記参照
電圧の値を起点として、下位の前記データビット域に対
応するステップで前記参照電圧を階段波状に変化させる
ように構成したアナログ‐デジタル変換器であって、上位の前記データビット域に対応するステップで階段波
状に変化する前記参照電圧を前記比較手段の参照電圧入
力部に供給するための第１の電圧供給源と、下位の前記
データビット域に対応するステップで階段波状に変化す
る前記参照電圧を前記参照電圧入力部に供給するための
第２の電圧供給源とに接続されるように構成され、前記参照電圧保持手段は、前記参照電圧入力部に出力部
が接続された反転増幅手段と、前記第１の電圧供給源と
前記反転増幅手段の入力部との間に接続されるように構
成された第１の容量素子と、該第１の容量素子と前記反
転増幅手段の入力部との間に設けられた第１のスイッチ
ング手段と、前記第２の電圧供給源と前記反転増幅手段
の入力部との間に接続されるように構成された第２の容
量素子と、前記反転増幅手段の入出力間に並列に設けら
れた第２のスイッチング手段と、前記反転増幅手段の入
出力間に並列に設けられた第３の容量素子とを有するこ
とを特徴とするアナログ−デジタル変換器。
【請求項３】前記比較手段は、第２の反転増幅手段
と、該第２の反転増幅手段の入力部に一端が接続された
第４の容量素子と、前記第２の反転増幅手段の入出力間
に並列に設けられた第４のスイッチング手段と、前記サ
ンプルホールド手段の出力電圧と前記参照電圧とのいず
れかを選択的に前記第４の容量素子の他端に接続可能な
第５のスイッチング手段とを有することを特徴とする請
求項１又は２に記載のアナログ‐デジタル変換器。
【請求項４】複数の信号電圧を並列に保持する複数の
サンプルホールド手段と、複数の該サンプルホールド手
段からの出力電圧を共通の階段波状の参照電圧と比較す
る複数の比較手段と、上記参照電圧の変化に同期して与
えられる共通の階段波のステップ数を表す 2 値化データ
から、上記各比較手段の比較結果が変化する時のデータ
を選択保持し、前記出力電圧に対応するデジタル信号を
得るように、前記比較手段ごとに設けられたデジタル信
号保持手段とを有し、前記 2 値化データを複数のデータ
ビット域に分け、該複数のデータビット域にそれぞれ対
応したステップで変化する階段波状の複数の前記参照電
圧を各比較手段に共通に与える参照信号供給手段を設
け、上位の前記データビット域に対応するステップで前
記参照電圧を階段波状に変化させながら与えた場合にお
ける、前記比較手段の比較結果が変化する時点の当該参
照電圧を保持する参照電圧保持手段を前記比較手段ごと
に設け、前記参照電圧保持手段にて保持された前記参照
電圧の値を起点として、下位の前記データビット域に対
応するステップで前記参照電圧を階段波状に変化させる
ように構成したアナログ‐デジタル変換器であって、上位の前記データビット域に対応するステップで階段波
状に変化する前記参照電圧を前記比較手段の参照電圧入
力部に供給するための第１の電圧供給源と、下位の前記
データビット域に対応するステップで階段波状に変化す
る前記参照電圧を前記参照電圧入力部に供給するための
第２の電圧供給源とに接続されるように構成され、前記参照電圧保持手段は、反転増幅手段と、前記第１の
電圧供給源と前記反転増幅手段の入力部との間に接続さ
れるように構成された第１の容量素子と、該第１の容量
素子と前記反転増幅手段の入力部との間に設けられた第
１のスイッチング手段と、前記第２の電圧供給源と前記
反転増幅手段の入力部との間に接続されるように構成さ
れた第２の容量素子と、前記反転増幅手段の入出力間に
並列に設けられた第２のスイッチング手段と、前記反転
増幅手段の入出力間に並列に設けられた第３の容量素子
及び第３のスイッチング手段の直列回路とを有し、前記第３の容量素子と前記第３のスイッチング手段との
接続点が前記参照電圧入力部に接続されていることを特
徴とするアナログ−デジタル変換器。
【請求項５】前記比較手段は、第２の反転増幅手段
と、該前記第２の反転増幅手段の入出力間に並列に設け
られた第４のスイッチング手段と、前記サンプルホール
ド手段の出力電圧と前記参照電圧とのいずれかを選択的
に前記第４の容量素子の他端に接続可能な第５のスイッ
チング手段とを有することを特徴とする請求項４に記載
のアナログ‐デジタル変換器。
【請求項６】複数の光電変換素子と、請求項１乃至請
求項５のいずれか１項に記載のアナログ−デジタル変換
器とを有し、前記信号電圧は前記光電変換素子により光
電変換されてなる電圧であることを特徴とするイメージ
センサ。