JP2010074331A

JP2010074331A - 固体撮像装置

Info

Publication number: JP2010074331A
Application number: JP2008237356A
Authority: JP
Inventors: Masayuki Uno; 正幸宇野
Original assignee: RINIASERU DESIGN KK
Current assignee: RINIASERU DESIGN KK
Priority date: 2008-09-17
Filing date: 2008-09-17
Publication date: 2010-04-02

Abstract

【課題】高ダイナミックレンジ化が可能な、非常に高分解能なＣＭＯＳイメージセンサ用の列ＡＤ変換回路を実現する。
【解決手段】列ＡＤ変換回路は、デジタル信号の下位ビットを変換する下位ＡＤ変換回路１０７と、ＤＣオフセット電圧を与える電圧シフト回路２と、出力信号電圧のオフセット後の電圧が下位ＡＤ変換回路の入力レンジに入るか否かを判定する判定手段３と、電圧シフト回路を制御してデジタル信号の上位ビットの複数の値にそれぞれ対応する電圧値にＤＣオフセット電圧を調整するとともに当該上位ビットの値と判定手段の判定結果との関係に応じて上位ビットの値を決定する制御手段４とを有し、下位ＡＤ変換回路は、出力信号電圧のオフセット後の電圧をＡＤ変換することで下位ビットの値を出力し、メモリ１０８は当該下位ビットの値とともに決定された上位ビットの値を保持する。
【選択図】図１

Description

本発明は、固体撮像素子上に形成されるアナログ−デジタル変換回路（ＡＤ変換回路）に関わるものであり、特にＣＭＯＳイメージセンサにおいて好適な、高分解能で高速な列ＡＤ変換回路を実現可能とするものである。

２次元上に画素が配列された固体撮像デバイスとして、ＣＭＯＳデバイスを用いて、光電変換された信号を画素毎に増幅して読み出しを行う画素増幅型ＣＭＯＳイメージセンサが広く応用されている。このＣＭＯＳイメージセンサは周辺回路を同一チップ上に形成することが可能であり、列毎に増幅回路やＡＤ変換回路を搭載して、デジタル信号を出力するデジタル出力型のイメージセンサが実現されている。

図７に列増幅回路と列ＡＤ変換回路を有するＣＭＯＳイメージセンサの構成を示し、その動作を説明する。画素１０１はアレイ状に配置され、各画素には行選択用の１本または複数本の制御信号線からなる行選択線１０２と、選択された行の読み出しを行う列信号線１０３が接続されている。これらの行選択線は垂直選択シフトレジスタ１０４により順次選択され、選択された行の画素信号は各列信号線毎に設けられた列増幅回路１０６を介して列ＡＤ変換回路１０７にて量子化され、量子化されたデジタル信号はメモリ１０８に格納された後に、水平選択シフトレジスタ１０５にて選択され、選択列のデジタル信号がメモリから読み出される。このように列増幅回路、列ＡＤ変換回路を有するＣＭＯＳイメージセンサでは、行単位で選択された画素信号を列回路にて並列に信号処理が行われるため、高速化に適している。

図８（ａ）に図７の１０１に示した画素の一例を示す。画素はフォトダイオードＰＤと、そのフォトダイオード信号をフローティングディフュージョン領域（ＦＤ）に転送する転送トランジスタＭ１と、ＦＤをリセットするリセット用トランジスタＭ２と、ＦＤの電位を増幅出力する増幅用トランジスタＭ３と、その増幅用トランジスタＭ３を垂直信号線１０３に接続して読み出しを行うための行選択トランジスタＭ４により構成されている。ここで、トランジスタＭ１，Ｍ２，Ｍ４のゲートは図７に示された行選択線１０２を構成する制御信号線群であるTX,RST,READにそれぞれ接続され、図８（ｂ）のタイミングチャートに示されるように制御される。このタイミングチャートにてＴ１はリセット期間、Ｔ２は１回目の読み出し期間、Ｔ３は画素信号転送期間、Ｔ４は２回目の読み出し期間となり、Ｔ２の１回目の読み出し期間にてリセット信号VRが出力され、Ｔ４の２回目読み出し期間にはそのリセット信号に画素信号VSが負の方向に加わり、VR-VSが出力されるので、１回目と２回の読み出し信号の差分を演算することで、画素の信号出力電圧VSが得られる。

図９（ａ）に図７の列増幅回路の一例を具体化した列回路を示し、図９（ｂ）にその動作を表すタイミングチャートを示す。列増幅回路１０６は非反転入力端子に電圧VBOTが与えられた差動増幅器１と、その反転入力端子と出力端子間に並列に設けられた帰還容量CFおよび制御信号φRSTAで制御されるリセットスイッチと、図７の列信号線１０３に接続される入力信号端子VSIGと反転入力端子の間に設けられた入力容量CINにて構成されている。また、列増幅回路出力端子には増幅回路出力VAOを保持するための容量CSHと制御信号φSHで制御されるサンプリングスイッチによるサンプル−ホールド回路が設けられている。

この回路構成において、φRSTAおよびφSHは図９（ｂ）に示すタイミングチャートのように与えられる。図９（ｂ）でREADは図８（ｂ）にて示した画素の制御信号を表し、期間Ｔ２で１回目の読み出しを期間Ｔ４で２回目の読み出しが行われる。期間Ｔ２では画素のリセット信号出力VRが入力信号端子VSIGより入力容量に与えられた後、期間Ｔ３の画素信号転送期間を経た後の期間Ｔ４にて画素信号VSを含む信号電圧が入力端子VSIGに電圧VR-VSとして与えられる。図９（ｂ）に示すようにφRSTAを期間Ｔ２にてφRSTA=1からφRSTA=0とすると、増幅回路出力VAOは、期間Ｔ２ではVAO=VBOTと非反転入力端子の印加電圧VBOTとなり、期間Ｔ４にて入力信号電圧VR-VSが印加されると、増幅回路出力VAOは式（１）のようになり、電圧VBOTを基準に画素信号電圧VSがゲインCIN/CFで増幅された形の電圧出力を伝達して、この電圧がサンプリング容量CSHにサンプリングされる。
VAO = VBOT ＋ VS * CIN/CF （１）

この式（１）の信号電圧がＡＤ変換器１０７でＡＤ変換され、量子化されたデジタル信号がメモリ１０８に一時的に格納された後に、図７で示されている水平走査回路１０５により選択されたときに、メモリ１０８のデジタルデータが読み出される。式（１）において電圧VBOTを列ＡＤ変換器１０７の入力レンジの下限に一致させておくとＡＤレンジを有効に使用できるので、ここでは電圧VBOTは列ＡＤ変換器の入力レンジの下限電圧とする。なお、図９（ａ）では増幅器１はリセット解除後の初期電圧を電圧VBOTとするために差動入力増幅器を用いているが、差動入力でなくシングル入力形式の反転増幅器に置き換えることも可能であるが、ＡＤレンジを有効に使用するように、増幅回路出力VAOの基準を式（１）のようにＡＤ入力レンジの下限電圧VBOTと設定するには、回路構成を工夫する必要がある。ひとつの方法として以下の特許文献１に示されるような回路構成がある。また他の方法としては、増幅回路出力VAOに２つの直列容量からなるクランプ回路を接続して、図９（ｂ）の期間Ｔ２にてクランプ回路における２つの容量の中間ノードに電圧VBOTを印加する等の方法がある。

このように列増幅回路と列ＡＤ変換回路を有するＣＭＯＳイメージセンサでは、ＡＤレンジを有効に活用するために増幅回路出力電圧をＡＤ入力レンジに合わせるだけでなく、列増幅回路のゲインを可変として、被写体が暗くて画素信号が小さな時はゲインを高く、逆に画素信号が大きなときはゲインを低くするという手法が一般的に用いられている。しかしながら、撮像対象に明るさが大きく異なる２つ以上の被写体が含まれている場合は、ゲインが高いと明るい部分がＡＤレンジをオーバーし、ゲインが低いと暗い部分の階調が不足してしまう。

この問題に対処するために、画素信号が大きな場合は列アンプのゲインを小さくして、画素信号が小さな場合は列アンプのゲインを大きくするという、適応ゲイン列増幅回路方式の概念が以下の非特許文献１等において提案されている。この方式では列アンプのゲインを画素信号レベルに応じて可変として明るい部分のＡＤレンジオーバーを防止しながら、暗い部分の階調を上げることを目的としている。図１０にその方式を用いた列増幅回路の入出力特性の一例を示す。図１０ではゲインを１倍、２倍、４倍、８倍と４段階の切り替えを行うことが可能な列増幅回路を用いて、ＡＤレンジの１／８以下の信号電圧の場合はゲインを８倍、１／８以上かつ１／４以下ではゲインを４倍、１／４以上かつ１／２以下ではゲインを２倍、１／２以上ではゲインを１倍と信号電圧に応じてゲインを変えた特性を示している。
特許第２９６５７７７号公報 M. Sakakibara, S. Kawahito, D. Handoko, N. Nakamura, H. Satoh, M. Higashi, K. Mabuchi, and H. Sumi, "A high-sensitivity CMOS image sensor with gain-adaptive column amplifiers," IEEE J. Solid-State Circuits, vol.40, pp.1147-1156, May 2005.

上記適応ゲイン列増幅回路方式におけるＡＤ変換回路の分解能は、ゲインを大きくした領域では、入力信号VSにおいて入力換算されたＡＤ変換回路の１LSBがゲインの逆数の割合で細かくなるため、ゲインが８倍の領域では実質的に３ビット増加し、ゲインが４倍では２ビット、ゲイン２倍では１ビット増加する。しかし、暗い部分での実効的な分解能は増えるが、明るい部分の分解能は、図９の列ＡＤ変換器１０７の分解能以上とはならないため、全入力レンジに対して、ＡＤ変換回路の分解能が上がるものではない。このため、画像処理等で画素間の演算を行う場合には分解能の低い領域で演算結果の精度が決まってしまうという問題を有している。

また、このようなゲイン切り替えを行う列増幅回路において、列増幅回路のゲインばらつきがある場合、ゲインの切り替えポイントにて理想値からずれることによる誤差が発生して、ＡＤ変換回路の微分非直線性誤差（ＤＮＬ）が著しく損なわれることがある。それに対処するためには、ゲイン誤差を計測してデジタル信号上にてデジタル補正を行えば良いが、一般的にゲイン誤差を計測するには傾きを求めるために２点測定が必要であるため測定回数が多くなるとともに、ゲイン誤差補正にはデジタル演算にて割り算が必要なため、システムに大きな負荷を強いるという問題をも有している。

以上に述べた従来回路の問題を顧みて、本発明の目的は、従来の列ＡＤ変換回路を用いながら、その分解能に対して、さらに高い分解能を実現することが可能な構成を提供して、明るい部分を含む全入力信号領域にわたって高ダイナミックレンジ化が可能な、非常に高分解能なＡＤ変換を実現することである。さらに、副次的な目的は、デバイスばらつき等に起因するＡＤ変換回路の非直線性誤差に対して、その誤差補正を簡単に行うことが可能な回路構成および方法を提供することである。

上記目的を達成するために、本発明の固体撮像装置は、２次元状に配列された画素アレイと、該画素アレイを行単位でその一部または全部の信号を列信号線を介して並列に信号を読み出す列増幅回路と、該列増幅回路の出力信号電圧を量子化する列ＡＤ変換回路と、該列ＡＤ変換回路によりＡＤ変換されたデジタル信号を保持するメモリと、を有する固体撮像装置において、前記列ＡＤ変換回路は、前記デジタル信号の下位ビットを変換する下位ＡＤ変換回路と、前記列増幅回路の前記出力信号電圧をオフセットするためのＤＣオフセット電圧を与える電圧シフト回路と、前記出力信号電圧のオフセット後の電圧が前記下位ＡＤ変換回路の入力レンジに入るか否かを判定する判定手段と、前記電圧シフト回路を制御して前記デジタル信号の上位ビットの複数の値にそれぞれ対応する電圧値に前記ＤＣオフセット電圧を調整するとともに当該上位ビットの値と前記判定手段の判定結果との関係に応じて前記出力信号電圧のオフセット後の電圧が前記下位ＡＤ変換回路の入力レンジに入るように前記上位ビットの値を決定する制御手段と、をさらに有し、前記下位ＡＤ変換回路は、前記制御手段により決定された前記上位ビットの値に対応する電圧値に調整された前記ＤＣオフセット電圧による前記出力信号電圧のオフセット後の電圧をＡＤ変換することで前記下位ビットの値を出力し、前記メモリは、当該下位ビットの値とともに前記決定された上位ビットの値を保持することを特徴とする。

このように電圧シフト回路によりＤＣオフセット電圧を与えることにより列増幅回路の出力信号電圧がオフセットされるため、制御手段によりＤＣオフセット電圧を調整することで、下位ＡＤ変換回路の入力レンジをオーバーしないようにすることができるとともに、ＤＣオフセット電圧と判定手段の判定結果との関係に応じてデジタル信号の上位ビットを決定することで、ＤＣオフセット電圧による出力信号電圧のオフセット量は当該決定された上位ビットの値としてメモリに保持されるので、従来構成の下位ＡＤ変換回路をそのまま用いながら、高分解能化を図ることができる。したがって、例えば、単純に増幅するだけでは増幅回路の出力信号電圧が下位ＡＤ変換回路の入力レンジをオーバーするときでも、出力信号電圧をオフセットし、そのオフセット量を上位ビットの値として取得することで、実際のＡＤ変換時における増幅回路出力を下位ＡＤ変換回路の入力レンジ内に収めることができるため、列増幅回路のゲインを常に高ゲインとし、例えば一定に保つことができる。

この方法では明るさでゲインを変化させる必要がないため、適応ゲイン型増幅回路にて発生する、ゲイン変化にともなう画素信号入力に対する分解能の変化が生じないように構成できる。したがって、ＤＣオフセット電圧による出力信号電圧に対するオフセット量に相当するデジタル出力を上位ビットとし、下位ＡＤ変換回路のデジタルデータを下位ビットとすれば、そのデジタル値は暗い領域から明るい領域までの全領域にて分解能が上がることとなり、高ダイナミックレンジ化が可能な、非常に高分解能な列ＡＤ変換回路を実現するという第１の目的が達成できる。

なお、複数桁の上位ビットが設定されている場合に、判定手段による複数の判定によって複数桁の上位ビットを決定するために、当該複数桁の上位ビットで表される複数の値のうちどの値をどの順番で用いてＤＣオフセット電圧を設定していくかは任意である。また、複数桁の上位ビットで表される値のうち上位の値から下位の値に向けて順次にＤＣオフセット電圧を設定し、その都度、上記入力レンジの下限電圧を比較対象として出力信号電圧のオフセット後の電圧を比較判定していく（後述する第１実施形態）ようにしてもよく、或いはまた、下位の値から上位の値に向けて順次にＤＣオフセット電圧を設定し、その都度、上記入力レンジの上限電圧を比較対象として同オフセット後の電圧を比較判定していく（後述する第２実施形態）ようにしてもよい。

さらにこの方法では、デバイスばらつきによりＤＣオフセット電圧量に誤差が生じた場合を想定して、その誤差補正を行う場合でも、列増幅回路のゲインは入力信号レベルにかかわらず常に一定とすることができるため、入力信号とは無関係にＤＣオフセット電圧誤差のみを測定して、そのＤＣオフセット電圧誤差分を加算または減算すればよいため、測定方法も簡易で、誤差補正のためのデジタル演算も、システムに与える負荷は非常に小さくてすむため、誤差補正を簡単に行うという副次的な目的も為し得やすい。

本発明において、前記列増幅回路は、増幅器と、該増幅器の入力に直列に接続された入力容量と、前記増幅器と並列に接続された帰還容量とを有し、前記電圧シフト回路は、前記増幅器の入力に一端が前記入力容量と並列に接続され他端に電圧選択スイッチが設けられた複数の容量を有し、該複数の容量の容量比がバイナリ構成とされたＤＡ変換回路であることが好ましい。すなわち、前記多段階のＤＣオフセット電圧を出力信号電圧に与える電圧シフト回路は、入力容量と帰還容量に接続された増幅器の入力に一端が接続され他端に電圧選択スイッチが設けられた複数の容量で構成され、それらの容量比が１：２：４：・・・：２^ｎという形式をとる、ｎビットバイナリ構成のＤＡ変換回路（ｎは２以上の自然数）であることが望ましい。このような構成とすることで、判定手段での判定回数を最小限にすることができるため、上位ビットの値を決定するための変換時間を短時間にすることができる。

また本発明において、前記下位ＡＤ変換回路は、前記下位ビットの値に対応するカウント値を出力するカウンタと、前記カウンタ値に連動して漸次単調に変化する比較信号を出力する比較信号形成手段と、を有し、前記出力信号電圧と前記比較信号を前記判定手段を構成する比較器で比較し、該比較器の出力が反転したときの前記カウンタ値を前記下位ビットの値とすることが好ましい。例えば、上記判定手段に比較器を用いることは周知技術であるが、この場合に、前記下位ＡＤ変換回路は、カウンタ値に連動して漸次変化する比較信号と信号電圧とを比較する比較器と、比較器が反転したときのカウンタ値を保持するメモリとで構成された積分型ＡＤ変換回路であるとともに、その比較器は判定手段を構成する比較器と共用されていることが望ましい。このような構成を採用することで、比較器を新たに追加しなくても良いため、小さな回路規模でも高分解能の列ＡＤ変換回路を実現できる。

また本発明において、前記増幅回路のＤＣオフセット電圧を調整する制御手段の動作は、ＤＣオフセット電圧を下位ＡＤ変換器で測定するＤＣオフセット測定モードを有していることが望ましい。すなわち、前記制御手段は、前記上位ビットの複数の値にそれぞれ対応する前記ＤＣオフセット電圧による共通の前記出力信号電圧のオフセット値を前記下位ＡＤ変換回路でＡＤ変換した値を測定するＤＣオフセット測定モードを有していることが好ましい。このようにすることで、上位ビットに対応するＤＣオフセット電圧の誤差を、下位ビットである下位ＡＤ変換回路による量子化値として計量できるため、正確な誤差補正をデジタル演算上で行うことが可能であるとともに、このような測定モードを設けることで、最小限のシステム上の負荷にて誤差補正が行えるため、デバイスばらつき等に起因するＡＤ変換回路の非直線性誤差に対して、その誤差補正を簡単に行うことが可能な回路構成および方法を提供するという副次的な目的が達成できる。

本発明によれば、列増幅回路の出力信号電圧に多段階のＤＣオフセット電圧を与える電圧シフト回路と、出力信号電圧のオフセット後の電圧が下位ＡＤ変換回路の入力レンジに入っているか否かを判定する判定手段と、ＤＣオフセット電圧を調整する制御手段とを用いて、列増幅回路の出力信号電圧のオフセット後の電圧を下位ＡＤ変換回路の入力レンジに入るように調整するとともに、調整後のＤＣオフセット電圧に対応したデジタル出力を上位ビットデータとして、下位ＡＤ変換回路の下位ビットデータに加えることで、高ダイナミックレンジ化が可能な、非常に高分解能な列ＡＤ変換回路が実現できる。

［第１実施形態］
図１は本発明を図９の列回路に適用して、図９の列回路の分解能に対して３ビット分解能を上げるための列回路と、そのタイミングチャートを第１実施形態として示したものである。図９と同じ要素は同じ符号で表しているが、１０８のメモリは分解能が増える分、図９より３ビット余分に必要であり、新たに追加した分を上位ビットメモリ１０８ｂ（Upper Code）として、図９に示した従来回路のメモリ領域を１０８a（Lower Code）で示す下位ビットメモリに置き換えて、説明の便宜上２つのメモリ領域に分けて表している。また、実施例では、従来の列ＡＤ変換回路１０７と同じ構成を下位ＡＤ変換回路１０７と称することとし、その代わりに、下位ＡＤ変換回路１０７、ＤＡ変換回路２、比較器３、逐次比較レジスタ４並びに制御手段の図示しない部分をも含めた構成を列ＡＤ変換回路と称することとする。

図１には、この上位ビットメモリ１０８ａが追加されているとともに、上位３ビット分のＡＤデータを生成するための回路として、列増幅回路の増幅器１の反転入力端子に、制御信号φD0〜D2で調整されるＤＣオフセット電圧を与えるＤＡ変換回路２（上記の電圧シフト回路に相当する。）と、列増幅回路出力VAOと比較電圧VBOTとを比較する比較器３（上記の判定手段に相当する。）と、その比較器出力COUTに基づき、制御信号φD0〜D2の状態を制御するための逐次比較レジスタ４（上記の制御手段の一部に相当する。）とが付加されている。ここでＤＡ変換回路２は、一端が共通に接続され、他端にグランドと列ＡＤ変換回路１０７の入力レンジに相当する電圧VREFとの間で切り替えられるスイッチが接続された、容量比が４：２：１の３ビットバイナリ構成の容量C0,C1,C2で構成されている。

このＤＡ変換回路２は図１（ｂ）のタイミングチャートに示すようにリセット期間Ｔ２にて制御信号をφD0=0,φD1=0,φD2=0として、すべてグランドに接続した後に、読み出し期間Ｔ４にて入力信号電圧に応じて制御信号φD0〜D2の状態を決定する。その状態をD0〜D2のコードで表すと、増幅回路出力VAOには式（２）の第３項に示すような負のＤＣオフセット電圧がコードD0〜D2の状態により加算される。ここでCIN=8*CF、C2=CFとすればC0:C1:C2=4:2:1なので式（２）は式（３）のように変形でき、これはコードD0〜D2によりVREF単位で８段階のＤＣオフセット電圧調整が可能であることを表している。またこのD0〜D2のコードはＤＣオフセット電圧（すなわち、出力信号電圧に対するオフセット量）をバイナリコードで表したものであり、ＡＤ変換の上位３ビットのデータとすることができる。
VAO=VBOT＋VS*CIN/CF-VREF*(D0*C0/CF+D1*C1/CF+D2*C2/CF) （２）
VAO=VBOT＋VS*8-VREF*(4*D0 +2*D1 +D2) （３）

なお上記の例ではＤＡ変換回路２の切り替え電圧を下位ＡＤ変換回路１０７の入力レンジに相当する電圧VREFとするとともに、最小容量値をC2=CFとしたが、この電圧を２倍の2*VREFとしてC2=CF/2としても、ＤＡ変換回路２の１LSBあたりのＤＣオフセット電圧はVREFとなり、式（３）と一致する。このように、印加電圧と容量値の積が一定となるような形であれば印加電圧、容量値を任意に調整することができる。

また上述した例では、入力端子VSIGの画素信号入力レンジが下位ＡＤ変換回路の入力レンジVREFと一致することを前提に列増幅回路のゲインをCIN=8*CFとしているが、画素信号入力レンジが広ければこのゲインを小さくし、狭ければゲインを大きくすることで画素信号入力レンジの調整が可能である。このゲイン設定は帰還容量CFを一定のまま入力容量CINのみを変えて行えば、ＤＡ変換回路２の１LSBあたりのＤＣオフセット電圧はVREFのままであり変化はないため、ＤＡ変換回路２の定数とは独立して決定できる。

このようにＤＣオフセット電圧が制御信号φD0〜D2によりVREF単位で調整できるＤＡ変換機能が付加された反転増幅回路を用いて、式（３）の増幅回路出力VAOが、下位ビット用となる後段の下位ＡＤ変換回路１０７の入力レンジ内に調整するとためのコードD0〜D2を、比較器３の出力に基づき決定する方法を、図１（ｂ）のタイミングチャートおよび図２のフローチャートを用いて説明する。図２は比較器３の出力にしたがって期間Ｔ４における制御信号φD0〜D2の最終状態であるD0〜D2のコードを決めるためのフローチャートである。

図１（ｂ）の期間Ｔ２にてリセット動作を行った後に、転送動作期間Ｔ３を経て期間Ｔ４となった直後（この時点ではD0=0,D1=0,D2=0でＤＣオフセット電圧は０である。）の出力電圧VAOはVAO=VBOT＋VS*8となる。この状態で一時的にφD0=1として出力電圧VAOを判定する。このとき出力電圧はVAO=VBOT＋VS*8-VREF*4となり、これを図２のフローチャートではVAO_C=VAOとしている。この電圧VAO_Cを比較器３でVBOTと比較すると、VS>VREF/2のときはVAO_C>VBOT、VS<VREF/2のときはVAO_C<VBOTとなるので、VAO_C>VBOTのときはD0=1、VAO_C <VBOTのときはD0=0とD0の値を確定する。するとD0=1ではVAO=VAO_Cとその電圧を保ち、D0=0ではφD0=1とする前の電圧VAO=VBOT＋VS*8に戻るので、この状態ではいずれ場合もVAO>VBOTとなる。なお、このときの比較器３の出力COUTがそのまま上位ビットD0の値として上位ビットメモリ１０８ｂに保持されるように構成してもよく、また、逐次比較レジスタ４の上位ビットD0の値が上位ビットメモリ１０８ｂに保持されるように構成してもよい。この点は以下の上位ビットD1,D2についても同様である。

次に、上記φD0の値を上記の確定値としたまま、φD1を同様な手順で一時的にφD1=1（この時点ではφD2=0である。）として、このときの出力電圧VAO_Cを判定し、VAO_C>VBOTのときはD1=1、VAO_C<VBOTのときはD1=0とD1の値を確定する（このとき出力電圧、すなわち、出力信号電圧のオフセット後の電圧はVAO=VBOT＋VS*8-VREF*(4*D0+2*D1)となる）。さらにφD2を同様な手順で制御してD2の値を確定する。このように確定したコードD0〜D2をＤＡ変換回路２に与えると増幅回路の出力VAO（すなわち、増幅回路の出力信号電圧のオフセット後の電圧）は式（３）に示した電圧となる。この一連の動作を行った後の出力電圧VAOを入力信号電圧VSに対応して表すと、図３に示すのこぎりの刃のような形の入出力特性となり、増幅回路出力VAOの不連続点毎にＤＣオフセット電圧がVREF単位で大きくなっていることを表している。

この図３の入出力特性を従来方法の入出力特性を示す図１０と比較すると、図１０では入力信号電圧VSにより入出力特性の傾きが変わっているが、図３では一定であることがわかる。これは増幅回路出力VAOを下位ＡＤ変換回路１０７にて量子化したときの１LSBの分解能を入力信号電圧VSにて換算したときの入力換算分解能が、図９では入力信号に応じて変わるのに対して、図３では一定であることを表している。図３にて入出力特性の傾きはゲインCIN/CFで一定なので、入力換算された１LSBはこのゲインの逆数を乗じた分だけ精細となり、図３の場合１／８となる。また負のＤＣオフセット電圧量がバイナリコードD0〜D2として表されるため、これらは上位３ビットのＡＤデータとして用いられる。このように、入力換算した１LSBは下位ＡＤ変換回路１０７の１／８と高精細になるうえに、上位３ビットのデータが付加されるため、下位ＡＤ変換回路１０７よりも３ビット分ＡＤ変換回路の分解能が増えることがわかる。

図１において下位ビットデータに相当する下位ＡＤ変換回路のＡＤ変換データを１０８ａに格納し、D0〜D2の上位３ビットのデータを１０８ｂに格納して、そのデジタル値を読み出すことで、３ビット分解能が高くなったＡＤ変換データを得ることができる。このように、本発明を用いることですべての入力信号範囲において、列増幅回路のゲインを大きくしても、ＤＣオフセット電圧を調整して列増幅回路出力電圧を下位ＡＤ変換回路１０７の入力レンジに合わせることができ、ＤＣオフセット電圧（出力信号電位に対するオフセット量）に応じた上位コードD0〜D2を加えて、より高い分解能のＡＤ変換データを得ることが可能となる。この上位の分解能は図１のＤＣオフセット電圧を与えるＤＡ変換回路２の分解能を上げることで、さらに高分解能化が可能である。

なお、図１のＤＣオフセット電圧を与えるＤＡ変換回路２にて容量値の比が正確にC0=４*CF,C1=2*CF,C2=CFとならないとＤＣオフセット電圧誤差を発生するが、このＤＣオフセット電圧誤差の計測はゲイン誤差計測よりも簡易な方法でできるとともに、デジタル信号上での補正も加減算のみで可能なため、システムにかかる負荷は小さくてすむためという特徴も有している。この具体的な方法は第４実施形態として後に示す。

［第２実施形態］
図１の形式ではＤＣオフセット電圧を与えるＤＡ変換回路２とそれを制御する逐次比較レジスタ４を用いる逐次比較構成にて上位３ビットを生成してＤＣオフセット電圧を調整したが、これは図４（ａ）に示す一つの容量からなる簡単な積分回路５とカウンタ６に置き換えることでも同等の機能を実現することが可能である。積分回路５は一端が電圧VBOTに接続され、他端が電圧VBOT+VREFと増幅器１の反転入力端子との間で制御信号φCKにて接続が切り替わる積分容量CINTの容量一つのみで構成されており、この回路は制御信号φCKがφCK=1からφCK=0に切り替わる度に、積分容量CINTから帰還容量CFに電荷が転送されるので、増幅回路出力VAOに一定のＤＣオフセット電圧を与える。CINT=CFとしてこの切り替わり回数をｍ(ｍは自然数)とすると、増幅回路出力VAOは式（４）のように示される。
VAO=VBOT＋VS*8-VREF*m （４）

図４（ｂ）にタイミングチャートの一例を示し比較器３の出力COUTとφCKの動作を説明する。図４（ａ）にて比較器３の比較電圧は下位ＡＤ変換回路１０７の入力レンジの上限電圧VTOPに接続されている。図４（ｂ）のタイミングチャートで期間Ｔ４の初期状態における増幅回路出力電圧VAOは式（４）にてm=0であるVAO=VBOT＋VS*8となる。このとき、カウンタ６の初期値もm=0としておく。

ここで、VAO<VTOPならば制御信号φCKをφCK=0に保ちクロックを入力しない。またVAO>VTOPならばクロックφCKを一つ入力するとともに、カウンタ６では入力したクロック数に応じてカウンタ値をm=1とする。すると、増幅回路出力電圧VAOはVAO=VBOT＋VS*8-VREFとなり、負のＤＣオフセット電圧VREFが加わるので、同様に比較器出力COUTを判定してVAO<VTOPならばクロックの入力を止め、VAO>VTOPならばクロックφCKをさらに一つ入力してカウンタ値をm=2とする。

このような動作を繰り返して、VAO<VTOPとなったらクロックを止めるとともにそのときのカウンタ値を保持しておく。図４（ｂ）のタイミングチャートに一例を示すが、比較器出力COUTが反転するまで制御信号φCKにクロック入力を行い、そのクロック数ｍをカウンタ６にて数えて、そのカウンタ値を上位ビットメモリ１０８ａに格納する。このクロック数の最大値をm=7とすれば式（４）の入出力特は図３と全く同じになり、第１実施形態と同様に上位３ビット分解能の高いＡＤ変換データを得ることができる。

このように図４（ａ）の構成を用いても増幅回路出力に下位ＡＤ変換回路１０７の入力レンジに対応する電圧VREF単位で、ＤＣオフセット電圧を複数段与えることが可能となり、そのＤＣオフセット電圧に応じたコードｍを上位ビットとして分解能を高くすることができる。この第２実施形態は第１実施形態に比べるとより簡単な構成で実現可能であるとともに、オフセット電圧誤差を補正する場合でも、クロック１回あたりで加えられるＤＣオフセット電圧値は一定であるため、１回の誤差電圧計測を行うだけで誤差補正が可能であるという利点がある。しかし、上位ビット数を１ビット上げる毎にクロック数を２倍ずつ多くしなければならないため、第１実施形態よりも図４（ｂ）の期間Ｔ４が長く必要となる。

以上、第１実施形態および第２実施形態に示したように、下位ビット用となる下位ＡＤ変換回路の入力レンジに相当する電圧単位のＤＣオフセット電圧を、列増幅回路に対して複数ステップ与えることができる回路を付加するとともに、そのＤＣオフセット電圧を入力信号電圧に応じて、増幅回路出力が下位ＡＤ変換回路の入力レンジに入るように調整する制御手段を設けることで、そのＤＣオフセット電圧のステップ数に応じた分を上位ビットとして列ＡＤ変換回路の分解能を高くすることができる。なお、図１（ａ）および図４（ａ）における、下位ビット用となる下位ＡＤ変換回路１０７がどのような回路構成であっても、その回路構成にかかわらず同様に列ＡＤ変換回路の分解能を高くすることができる。

［第３実施形態］
第１実施形態および第２実施形態においては、下位ビット用となる下位ＡＤ変換回路の具体的な構成は示していないが、ここでは本発明を適用した第３実施形態として、回路規模が小さくできる、効率的な下位ビット用列ＡＤ変換回路の具体的な回路例を図５（ａ）に示して説明する。図５（ａ）は図１（ａ）に示した下位ＡＤ変換回路１０７を、比較器３と下位ビットカウンタ２０１を用いることで実現している。また、図５（ａ）において特徴的なのは一つの比較器３を上位ビット用と下位ビット用で共用していることである。

図５（ａ）に示す比較器３と下位ビットカウンタ２０１にて構成される下位ＡＤ変換回路は、積分型ＡＤ変換回路として一般的に用いられている構成である。この方式は比較器３にて、サンプリング容量CSHに保持された列増幅回路出力と、下位ビットカウンタ２０１のカウンタデータに同期して漸次大きくなる（単調に増大する）図５（ｂ）の期間Ｔ５に示すようなランプ波形状の比較電圧VCOMPとを比較して、比較器出力が反転したタイミングのカウンタデータを下位ビットメモリ１０８ａに格納することで量子化データを得るという方法である。なお、上位ビットの量子化データは同じ比較器３を用いて、第１実施形態と同様にして上位ビットメモリ１０８ｂに格納すればよい。

この積分型ＡＤ変換回路は簡単な構成で実現できるため、列回路のピッチを小さくできるという特徴を有するが、高分解能にするためには、１ビット分解能を上げる毎にカウンタのクロック数を２倍にしなければならないため、高分解能化するほどにＡＤ変換時間が指数的に大きくなるという問題を有している。

これに対して、図１や図５に示したバイナリ型のＤＣオフセット電圧を与えるＤＡ変換回路２を導入すると、１ビット分解能を上げるときでも判定時間が１回分増えるだけなので、変換時間の増加を最小限にとどめながら、より高分解能なＡＤ変換回路が実現できる。さらに、図５（ａ）に示すように比較器３を、上位ビットの判定に用いるとともに、下位ビット用にも共用することで、回路規模の増加も最小限に抑えることができる。このように、積分型ＡＤ変換回路に本発明を適用するとともに、上位ビット用と下位ビット用の比較器を共用することで、小さな回路規模で高速な変換時間が可能な高分解能のＡＤ変換回路を実現することができる。

［第４実施形態］
これまでの実施形態では列回路の具体的な構成について示してきたが、これらは列増幅回路に付加したＤＣオフセット電圧を与える回路における電圧のステップが、式（３）および式（４）をみてわかるように、下位ＡＤ変換回路の入力ＡＤレンジである電圧VREFと正確に一致しないと、オフセット電圧が切り替わる上位ビットつなぎの部分で不連続が発生して、微分非直線性誤差（ＤＮＬ）の劣化につながる。このＤＮＬの劣化を防ぐ方法としてデジタル信号上で、誤差電圧分を補正する方法があるが、ここでは第４実施形態として、その上位ビットのつなぎ部分の誤差補正を行うための、誤差電圧の測定モードを有する制御手段について説明する。

回路ブロックとしては図１（ａ）や図５（ａ）と同じ構成でよいが、それらの逐次比較レジスタ４から発生する制御信号φD0〜D2を図６（ａ）から（ｄ）に示すように比較器３（判定手段）の結果にかかわらず、強制的に決まった信号を入力することでＤＣオフセット電圧を測定することができる。しかしながらＤＣオフセット電圧のステップは下位ＡＤ変換回路のＡＤ入力レンジと同じであるため、誤差電圧があるとＡＤ入力レンジをはずれてしまう可能性が生じる。そこで、下位ビットの列ＡＤ変換回路のＡＤ入力レンジを１LSBはそのままに保ちながらＡＤ変換の入力レンジを広くして、誤差があってもＡＤ変換の入力レンジをオーバーしないようにすればよい。言い換えれば下位ＡＤ変換回路に冗長度を持たせて、入力レンジおよびビット数を少し大きくすればよい。

具体的な例としては、図５（ａ）に示した積分型ＡＤ変換回路を用いる場合、ＡＤ分解能が１０ビットならばランプ波形の範囲はVBOTからVTOPまでを１０２４ステップのカウンタデータにて実現できる。これに対して、入力レンジとビット数を大きくするには、ランプ波形のステップ幅は同一のまま、例えば、ランプ波形の範囲をVBOT-VREF/4からVTOP+VREF/4と入力レンジをVREF/2分拡張するとともに、それに合わせてカウンタデータを１５３６に拡張すればよい。これは下位ＡＤ変換回路を１０．５ビットに拡張して、０．５ビットの冗長度を持たせたということができる。

このように下位ＡＤ変換回路に冗長度を持たせることを前提に、どのようにして誤差の測定をすればよいかを以下に述べる。図１（ｂ）や図５（ｂ）のタイミングチャートにしたがって、入力信号が無信号でVS=0の場合、式（２）における容量比誤差により、C0/CF=4+E0,C1/CF=2+E1,C2/CF=1+E2という形でE0〜E2の誤差が生じたとすると、期間Ｔ４における制御信号φD0〜D2の状態D0〜D2により列増幅回路出力VAOは式（５）のように表される。
VAO=VBOT-VREF*((4+E0)*D0+(2+E1)*D1+(1+E2)*D2) （５）

式（５）よりわかるように入力無信号の状態で、期間Ｔ２にて制御信号φD0〜D2をすべてφDi=0(i=0,1,2)として、期間Ｔ４にて状態を切り替えても、増幅回路出力VAOは下位ＡＤ変換回路の入力下限電圧VBOTよりVREF単位で小さくなるため、通常動作のＡＤ変換を実行するための図１（ｂ）や図５（ｂ）に示したタイミングチャートと同じ駆動方法で誤差E0〜E2を計測するのは現実的でない。

そこで図６の（ａ）から（ｄ）に示すような駆動方法を行うことで増幅回路出力電圧VAOは式（６）のようにすることができる。ここで、ΔD0,ΔD1,ΔD2は制御信号φD0〜D2の期間Ｔ２と期間Ｔ４の差分を表し、期間Ｔ２と期間Ｔ４の状態が同じならばΔDi=0、期間Ｔ２でΦDi=0、期間Ｔ４でΦDi=1ならばΔDi=１、期間Ｔ２でΦDi=1、期間Ｔ４でΦDi=0ならばΔDi=-1である。
VAO=VBOT-VREF*((4+E0)*ΔD0+(2+E1)*ΔD1+(1+E2)*ΔD2) （６）

図６のタイミングチャート（ｂ）から（ｄ）のように、期間Ｔ２にて制御信号φD0〜D2のいずれかをΦDi=1、期間Ｔ４でΦDi=0とすることで、増幅回路出力VAOを下位ＡＤ変換回路の入力レンジに収めることが可能となる。なお、タイミングチャート（ａ）は基準となるＡＤデータを測定するためのものである。図６の（ａ）から（ｄ）のタイミングチャートにしたがったときの出力電圧をそれぞれVAO1〜VAO4として表すと、それらは式（７）〜（１０）のようになる。
VAO1=VBOT （７）
VAO2=VBOT+VREF*(1+E2) （８）
VAO3=VBOT+VREF*(1+E1-E2) （９）
VAO4=VBOT+VREF*(1+E0-E1-E2) （１０）

式（８）〜（１０）は誤差がなければVAO=VTOPとなり、下位ＡＤ変換回路の入力レンジ上限付近となるため、冗長度をもたせて入力レンジを少し拡大すれば誤差E0〜E2を含むVAO1〜VAO4を測定することができる。このようにして下位ＡＤ変換回路を用いて測定した式（７）〜（１０）の量子化されたVAO1〜VAO4のＡＤデータより、式（５）におけるD0〜D2の係数はそれぞれ次の計算式にて求めることができる。
VREF*(1+E2)=VAO2-VAO1 （１１）
VREF*(2+E1)=VAO3+VAO2-2*VAO1 （１２）
VREF*(4+E0)=VAO4+VAO3+2*VAO2-4*VAO1 （１３）

なお、式（７）乃至（１３）を見ればわかるように、上記のように入力無信号の状態でなくとも、測定中に入力信号（或いは、入力信号に対応する出力信号電圧）が一定であれば、上記式（１１）乃至（１３）は成立する。

これは式（５）の上位ビットD0〜D2の係数となるオフセット電圧値を、下位ＡＤ変換回路の量子化値にて換算できることを表している。このようにして求めた各上位ビットの換算値は理想値との差を算出することでオフセット誤差を求めることができる。例えば下位ＡＤ変換回路が１０ビットで誤差がなければ、E2=0のときに式（１１）はVAO2-VAO1=1024が理想的な換算値となるが、これが1000と計測されれば、このD2のビットには24LSB分の誤差が含まれており、VREF*E2=-24となるため、このD2のビットに対して24LSB分をデジタルデータ上で減算補正することでオフセット誤差による非直線性誤差を修正することができる。

このように、本発明では上位ビットの量子化値を生成するための制御手段に、ＤＣオフセット電圧を下位ＡＤ変換回路で測定する測定モードを設けることで、誤差電圧を簡単に測定できるとともに、デジタル演算上にて簡単な加減算のみを実効して誤差補正を行うことができるため、非常に簡易な方法で誤差補正を行うことができ、本発明の副次的な目的である、デバイスばらつき等に起因するＡＤ変換回路の非直線性誤差に対して、その誤差補正を簡単に行うことが可能な回路構成および方法を提供することが実現できる。

以上説明したように、本実施形態では以下の方法を用いている。すなわち、２次元状に配列された画素アレイを有し、その画素アレイを行単位でその一部または全部の信号を、列信号線を介して並列に信号を読み出し、なおかつ並列に量子化を行うための列回路として、入力容量と帰還容量とを増幅器に設けて構成される列増幅回路と、その列増幅回路出力を量子化する列ＡＤ変換回路と、ＡＤ変換されたデジタル信号を保持して任意のタイミングで読み出しを行うためのメモリとを有する固体撮像装置において、列ＡＤ変換回路は、下位ビット用のＡＤ変換回路と、多段階のＤＣオフセット電圧を出力信号電圧に与える電圧シフト回路と、列増幅回路の出力が列増幅回路の入力レンジに入っているか否かを判定する判定手段（列増幅回路出力と比較電圧とを比較する比較器）と、その判定結果（比較器出力）に応じてＤＣオフセット電圧を調整する制御手段とを有し、電圧シフト回路、判定手段（比較器）及び制御手段により、調整後のＤＣオフセット電圧に対応したデジタル出力を発生する上位ビット用のＡＤ変換回路を構成しているとともに、下位ビット用のＡＤ変換回路出力と上位ビット用の列ＡＤ変換回路出力とで下位ビット用のＡＤ変換回路より高ビットの量子化データが得られる列ＡＤ変換回路を構成している。

このように増幅回路にＤＣオフセット電圧を与える電圧シフト回路を付加するとともに、制御手段によりＡＤレンジをオーバーしないように調整することで、単純に増幅するだけでは増幅回路出力がＡＤレンジをオーバーするときでも、増幅回路出力をＡＤレンジ内に収めることができるため、列増幅回路のゲインを常に高ゲインとして一定に保つことができる。

この方法では明るさでゲインが変化しないため、適応ゲイン型増幅回路にて発生する、ゲイン変化にともなう画素信号入力に対する分解能の変化がない。したがって、ＤＣオフセット電圧量に対するデジタル出力を上位ビットとして、下位ＡＤ変換回路のデジタルデータを下位ビットとすれば、そのデジタル値は暗い領域から明るい領域までの全領域にて分解能が上がることとなり、高ダイナミックレンジ化が可能な、非常に高分解能な列ＡＤ変換回路を実現するという第１の目的が達成できる。

さらにこの方法では、デバイスばらつきによりＤＣオフセット電圧量に誤差が生じた場合を想定して、その誤差補正を行う場合でも、列増幅回路のゲインは入力信号レベルにかかわらず常に一定であるため、入力信号とは無関係にＤＣオフセット電圧誤差のみを測定して、そのＤＣオフセット電圧誤差分を加算または減算すればよいため、測定方法も簡易で、誤差補正のためのデジタル演算も、システムに与える負荷は非常に小さくてすむため、誤差補正を簡単に行うという副次的な目的も為し得やすい。

この場合に、前記多段階のＤＣオフセット電圧を出力信号電圧に与える電圧シフト回路は、前記増幅器の入力に一端が接続され他端に電圧選択スイッチが設けられた複数の容量で構成され、それらの容量比が１：２：４という形式をとるバイナリ構成のＤＡ変換回路とされる場合がある。このような構成とすることで、判定手段（比較器）での判定回数を最小限にすることができるため、上位ビット用のＡＤ変換回路の変換時間を短時間にすることができる。

また、下位ビット用のＡＤ変換回路は、カウンタ値に連動して漸次変化する比較信号と信号電圧とを比較する比較器と、比較器が反転したときのカウンタ値を保持するメモリとで構成された積分型ＡＤ変換回路であるとともに、その比較器が上位ビット用のＡＤ変換回路を構成する比較器と共用されている場合もある。このような構成を採用することで、上位ビット用のＡＤ変換回路の比較器を新たに追加しなくても良いため、小さな回路規模でも高分解能の列ＡＤ変換回路を実現できる。

さらに、前記増幅回路のＤＣオフセット電圧を調整する制御手段は、ＤＣオフセット電圧を下位ビット用のＡＤ変換器で測定するＤＣオフセット測定モードを有していることが望ましい。このようにすることで、上位ビットに対応するＤＣオフセット電圧の誤差を、下位ビット用のＡＤ変換回路による量子化値として計量できるため、正確な誤差補正をデジタル演算上で行うことが可能であるとともに、このような測定モードを設けることで、最小限のシステム上の負荷にて誤差補正が行えるため、デバイスばらつき等に起因するＡＤ変換回路の非直線性誤差に対して、その誤差補正を簡単に行うことが可能な回路構成および方法を提供するという副次的な目的が達成できる。

以上のように本実施形態では、列増幅回路に多段階のＤＣオフセット電圧を出力信号電圧に与える電圧シフト回路を付加して、比較器とＤＣオフセット電圧を調整する制御手段とを用いて、増幅回路出力を下位ビット用のＡＤ変換回路の入力レンジに調整するとともに、調整後のＤＣオフセット電圧に対応したデジタル出力を上位ビットデータとして、下位ビット用のＡＤ変換回路の下位ビットデータに加えることで、高ダイナミックレンジ化が可能な、非常に高分解能な列ＡＤ変換回路が実現できる。

なお、上記各実施形態において、各種の制御信号や比較電圧については、各種の信号生成手段や電圧生成手段によって形成することができ、これらの手段は、本発明の制御手段として、電源回路、並びに、制御用ハードウエア（制御回路）、若しくは、制御用ハードウエア（制御回路）及び制御用ソフトウエア（制御用プログラム）等の周知の構成によって容易に実現される。

本発明を適用した高分解能な列ＡＤ変換が実現可能な第１実施形態であるＣＭＯＳイメージセンサ用の列回路の構成(ａ)とその駆動時のタイミングチャート（ｂ）である。図１の上位ＡＤ変換データとなる制御信号を決定するためのアルゴリズムを示したフローチャートである。図１の入力信号に対する列増幅回路の入出力特性を示すグラフである。本発明を適用した高分解能な列ＡＤ変換が実現可能な第２実施形態である、第１実施形態と異なる構成のＣＭＯＳイメージセンサ用の列回路の構成(ａ)とその駆動時のタイミングチャート（ｂ）である。本発明を適用した高分解能な列ＡＤ変換が実現可能な第３実施形態である、下位ビット用列ＡＤ変換回路の具体例を示したＣＭＯＳイメージセンサ用の列回路の構成(ａ)とその駆動時のタイミングチャート（ｂ）である。本発明を適用した高分解能な列ＡＤ変換における誤差補正方法を実施するための第４実施形態のＤＣオフセット測定モードにおけるタイミングチャート（ａ）乃至（ｄ）である。列増幅回路と列ＡＤ変換回路を有する一般的なＣＭＯＳイメージセンサのブロック図である。一般的なＣＭＯＳイメージセンサの画素構成(ａ)とその駆動時のタイミングチャート（ｂ）を示す図である。列増幅回路と列ＡＤ変換回路を有するＣＭＯＳイメージセンサの従来の列回路の構成(ａ)とその駆動時のタイミングチャート（ｂ）を示す図である。適応ゲイン列増幅回路方式を用いたときの列増幅回路の入出力特性を示すグラフである。

符号の説明

１増幅器
２ＤＡ変換回路
３比較器
４逐次比較レジスタ
５積分回路
６上位ビット用カウンタ
１０１画素
１０２行選択線
１０３列信号線
１０４垂直シフトレジスタ
１０５水平シフトレジスタ
１０６列増幅回路
１０７下位ＡＤ変換回路（列ＡＤ変換回路）
１０８メモリ
１０８ａ下位ビットメモリ
１０８ｂ上位ビットメモリ
２０１下位ビットカウンタ
CIN 入力容量
CF 帰還容量
C0,C1,C2 バイナリ構成ＤＡ変換回路容量
CINT 積分容量
CSH サンプリング容量
PD フォトダイオード
M1 転送トランジスタ
M2 リセットトランジスタ
M3 画素増幅トランジスタ
M4 選択トランジスタ
VSIG 列回路入力電圧
VR 画素リセット電圧
VS 画素信号電圧
VAO 列増幅回路出力電圧
VBOT 列ＡＤ変換回路入力下限電圧
VTOP 列ＡＤ変換回路入力上限電圧
VREF 列ＡＤ変換回路入力レンジ電圧

Claims

２次元状に配列された画素アレイと、該画素アレイを行単位でその一部または全部の信号を列信号線を介して並列に信号を読み出す列増幅回路と、該列増幅回路の出力信号電圧を量子化する列ＡＤ変換回路と、該列ＡＤ変換回路によりＡＤ変換されたデジタル信号を保持するメモリと、を有する固体撮像装置において、
前記列ＡＤ変換回路は、前記デジタル信号の下位ビットを変換する下位ＡＤ変換回路と、前記列増幅回路の前記出力信号電圧をオフセットするためのＤＣオフセット電圧を与える電圧シフト回路と、前記出力信号電圧のオフセット後の電圧が前記下位ＡＤ変換回路の入力レンジに入るか否かを判定する判定手段と、前記電圧シフト回路を制御して前記デジタル信号の上位ビットの複数の値にそれぞれ対応する電圧値に前記ＤＣオフセット電圧を調整するとともに当該上位ビットの値と前記判定手段の判定結果との関係に応じて前記出力信号電圧のオフセット後の電圧が前記下位ＡＤ変換回路の入力レンジに入るように前記上位ビットの値を決定する制御手段と、をさらに有し、
前記下位ＡＤ変換回路は、前記制御手段により決定された前記上位ビットの値に対応する電圧値に調整された前記ＤＣオフセット電圧による前記出力信号電圧のオフセット後の電圧をＡＤ変換することで前記下位ビットの値を出力し、前記メモリは、当該下位ビットの値とともに前記決定された上位ビットの値を保持することを特徴とする固体撮像装置。
前記列増幅回路は、増幅器と、該増幅器の入力に直列に接続された入力容量と、前記増幅器と並列に接続された帰還容量とを有し、前記電圧シフト回路は、前記増幅器の入力に一端が前記入力容量と並列に接続され他端に電圧選択スイッチが設けられた複数の容量を有し、該複数の容量の容量比がバイナリ構成とされたＤＡ変換回路であることを特徴とする請求項１に記載の固体撮像装置。
前記下位ＡＤ変換回路は、前記下位ビットの値に対応するカウント値を出力するカウンタと、前記カウンタ値に連動して漸次単調に変化する比較信号を出力する比較信号形成手段と、を有し、前記出力信号電圧と前記比較信号を前記判定手段を構成する比較器で比較し、該比較器の出力が反転したときの前記カウンタ値を前記下位ビットの値とすることを特徴とする請求項１又は２に記載の固体撮像装置。
前記制御手段は、前記上位ビットの複数の値にそれぞれ対応する前記ＤＣオフセット電圧による共通の前記出力信号電圧のオフセット後の電圧を前記下位ＡＤ変換回路でＡＤ変換した値が測定されるＤＣオフセット測定モードを実施することを特徴とする請求項１乃至３のいずれか一項に記載の固体撮像装置。