WO2012001838A1 - 固体撮像装置 - Google Patents

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WO2012001838A1
WO2012001838A1 PCT/JP2011/000769 JP2011000769W WO2012001838A1 WO 2012001838 A1 WO2012001838 A1 WO 2012001838A1 JP 2011000769 W JP2011000769 W JP 2011000769W WO 2012001838 A1 WO2012001838 A1 WO 2012001838A1
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voltage
output
circuit
solid
state imaging
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PCT/JP2011/000769
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石井基範
春日繁孝
Original Assignee
パナソニック株式会社
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    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors

Definitions

  • the present invention relates to a solid-state imaging device.
  • Solid-state imaging devices are generally called image sensors, and are of two types: CCD sensors (which may be simply called CCDs) and MOS sensors or CMOS sensors (hereinafter collectively referred to as CMOS sensors). It is divided roughly into. These solid-state imaging devices have a minute part (this is called a pixel) that outputs an electrical signal corresponding to the intensity of incident light, and a large number of pixels are arranged two-dimensionally in the row direction and the column direction. Yes.
  • the signal output from the pixel is, of course, an analog signal.
  • an electronic still camera or the like to which a solid-state imaging device is applied requires a digital signal, it is necessary to convert an analog signal into a digital signal, that is, AD conversion.
  • the AD converter built in the CMOS sensor is required to be high speed. This is because if the AD converter is high speed, the frame rate of the output image from the CMOS sensor can be increased. Therefore, in order to increase the speed of the AD converter, a dedicated AD converter is provided for each pixel in the same column among the two-dimensionally arranged pixels. To further increase the speed of the AD converter, the clock frequency may be increased. However, there is a problem that the increase in the clock frequency has a limit due to the response speed of the transistor or wiring delay. Further, there is a problem that the power consumption of the AD converter increases due to the increase of the clock frequency.
  • Patent Document 1 A conventional solid-state imaging device will be described with reference to FIG.
  • FIG. 9 shows a conventional solid-state imaging device.
  • the AD converter is divided into two stages of a part for converting the upper N bits and a part for converting the lower M bits.
  • AD conversion is performed in two stages. Specifically, after the upper N bits are converted by the upper AD converter, the difference (analog residual) between the analog value corresponding to the upper N bit value and the analog value of the signal voltage is input to the lower AD converter. Then, the entire AD conversion is performed.
  • an object of the present invention is to obtain a sufficiently high AD conversion processing speed and a digital value in which continuity is ensured in a solid-state imaging device.
  • a solid-state imaging device includes a plurality of pixels arranged two-dimensionally, a plurality of vertical signal lines connecting pixels in the same column among the pixels, and a plurality of higher-order analog-digital conversions.
  • a circuit (the number of conversion bits of the higher-order analog-digital conversion circuit is M), a plurality of lower-order analog-digital conversion circuits, a first selection circuit corresponding to each of the higher-order analog-digital conversion circuits, A first selection circuit that selects one of the vertical signal lines in the normal mode and outputs the voltage of the selected vertical signal line, while in the correction mode.
  • the higher-order analog-to-digital conversion circuit calculates 2 M residual voltages according to the difference between the signal voltage based on the output of the first selection circuit and 2 M threshold voltages.
  • the digital value of the upper bits corresponding to the maximum threshold voltage not exceeding the signal voltage among the 2 M threshold voltages is output and the residual voltage corresponding to the maximum threshold voltage is output.
  • the correction mode a residual voltage corresponding to a selection threshold voltage that is any one of 2 M threshold voltages is output, and the second selection circuit is one of the lower-order analog-digital conversion circuits. Is selected and the output of the higher-order analog-digital conversion circuit is connected.
  • the magnitude of the solid-state imaging apparatus according to the present invention, the upper analog-to-digital conversion circuit, the signal voltage and the 2 M-number of threshold voltages to calculate output of 2 M number of residual voltage corresponding to the 2 M-number of threshold voltage
  • a residual voltage corresponding to the kth threshold voltage (k is a natural number) of 2 M threshold voltages is output by the higher-order analog-digital conversion circuit.
  • a calculation unit that calculates a difference between the output of the lower-order analog-to-digital conversion circuit and the output of the lower-order analog-to-digital conversion circuit when the residual voltage corresponding to the k + 1th largest threshold voltage is output from the higher-order analog-to-digital conversion circuit; It is preferable to provide.
  • the solid-state imaging device further includes a conversion unit that converts a digital value that is a combination of the upper and lower bits based on the difference calculated by the calculation unit.
  • the solid-state imaging device further includes a threshold voltage generation circuit that generates and outputs 2 M threshold voltages, and the correction voltage is one of the 2 M threshold voltages output by the threshold voltage generation circuit. It is preferable that
  • the threshold voltage generation circuit includes an output transistor, a comparator, and a ladder circuit
  • the ladder circuit includes a first reference voltage set to an upper limit value of the signal voltage, and a signal
  • the same 2 M resistors or capacitors connected in series are included, and the voltage at both ends of each resistor or capacitor is controlled by an external control signal.
  • 1 selectively outputs one of the 2 M threshold voltages generated in step (1), and the comparator compares the output voltage from the output transistor with the output voltage from the ladder circuit, and a voltage corresponding to the comparison result. Is preferably output to the input of the output transistor.
  • the pixel outputs a voltage according to a reference voltage input from the outside to the vertical signal line, and the difference between the voltage output to the vertical signal line and 2 M threshold voltages. It is preferable to further include a voltage storage circuit that stores 2 M voltages corresponding thereto and outputs one of the 2 M voltages as a correction voltage.
  • the pixel includes an amplifying transistor and a switching transistor connected to the input of the amplifying transistor, and a reference voltage is input to the amplifying transistor via the switching transistor. It is preferable.
  • the value of the reference voltage is substantially equal to a value obtained by adding the offset voltage of the amplification transistor to the upper limit value and the lower limit value of the signal voltage.
  • the pixel outputs a voltage according to a reference voltage input from the outside to the vertical signal line, and the correction voltage is a voltage output to the vertical signal line.
  • the pixel includes an amplifying transistor and a switching transistor connected to the input of the amplifying transistor, and a reference voltage is input to the amplifying transistor via the switching transistor. It is preferable.
  • the value of the reference voltage is preferably substantially equal to a value obtained by adding the offset voltage of the amplifying transistor to one of the 2 M threshold voltages.
  • the solid-state imaging device can secure a sufficiently high AD conversion processing speed and obtain a digital value that ensures continuity.
  • FIG. 1 is a diagram showing a solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram illustrating a threshold voltage generation circuit.
  • FIG. 3 is a diagram illustrating a circuit example of the upper AD converter.
  • FIG. 4 is a diagram for explaining the AD conversion operation of the upper bits.
  • FIG. 5 is a diagram for explaining the effect of the present invention.
  • FIG. 6 is a diagram showing a solid-state imaging device according to Modification 1 of Embodiment 1 of the present invention.
  • FIG. 7 is a diagram illustrating a circuit example of a pixel.
  • FIG. 8 is a diagram illustrating a solid-state imaging device according to Modification 2 of Embodiment 1 of the present invention.
  • FIG. 9 is a diagram illustrating a conventional solid-state imaging device.
  • FIG. 10 is a diagram illustrating the problem of the present invention.
  • Embodiment 1 a solid-state imaging device according to Embodiment 1 of the present invention will be described with reference to FIGS.
  • FIG. 1 shows a solid-state imaging device according to Embodiment 1 of the present invention.
  • Reference numeral 101 is a pixel.
  • Reference numeral 102 denotes a first selection circuit.
  • Reference numeral 103 denotes an upper AD converter.
  • Reference numeral 104 denotes a second selection circuit.
  • Reference numeral 105 denotes a lower AD converter.
  • Reference numeral 106 denotes a threshold voltage generation circuit.
  • Reference numeral 107 denotes a control circuit.
  • Reference numeral 108 denotes a zone selection circuit.
  • Reference numeral 109 denotes a lamp voltage generation circuit.
  • Reference numeral 110 denotes a comparator.
  • 111 is a counter.
  • Reference numeral 112 denotes a counter clock.
  • Reference numeral 113 denotes an analog voltage memory (for example, a capacitor).
  • Reference numeral 114 denotes a calculation unit.
  • Reference numeral 115 denotes a conversion unit.
  • the pixels 101 are two-dimensionally arranged in the row direction (horizontal direction in FIG. 1) and the column direction (vertical direction in FIG. 1).
  • the first selection circuit 102 selects one of the vertical signal lines connected to each column of the pixels 101 and connects it to the input of the upper AD converter 103.
  • the host AD converter 103 has an analog output (not shown) and a digital output (not shown). A digital value corresponding to the input voltage value is output from the digital output. A value obtained by subtracting the voltage value input to the upper AD converter 103 from the voltage value corresponding to the digital value (that is, the residual voltage) is output from the analog output.
  • the second selection circuit 104 selects and connects one of the lower AD converters 105 with the analog output of the upper AD converter 103.
  • the zone selection circuit 108 selects which zone the residual voltage corresponding to the analog output is connected to.
  • the control circuit 107 controls the first selection circuit 102, the upper AD converter 103, the zone selection circuit 108, the second selection circuit 104, and the threshold voltage generation circuit 106.
  • the threshold voltage generation circuit 106 for example, a circuit as shown in FIG. Hereinafter, the threshold voltage generation circuit will be described.
  • FIG. 2 shows a threshold voltage generation circuit
  • Reference numeral 201 is a ladder circuit.
  • Reference numeral 202 denotes a switch.
  • Reference numeral 203 denotes an operational amplifier.
  • Reference numeral 204 denotes an output transistor.
  • Reference numeral 205 denotes a load resistance.
  • the ladder circuit 201 includes 2 M capacitors connected in series between the first reference voltage VH and the second reference voltage VL. A resistor may be used instead of the capacitor.
  • the 2 M capacitors are the same as each other.
  • the first reference voltage VH is set to the upper limit value of the signal voltage.
  • the second reference voltage VL is set to the lower limit value of the signal voltage.
  • Switch 202 selects one of each end of the 2 M capacitors.
  • the switch 202 selectively outputs one of 2 M threshold voltages generated by the voltage across each of the 2 M capacitors.
  • the positive input of the operational amplifier 203 is connected to the switch 202.
  • the negative input of the operational amplifier 203 is connected to the output of the output transistor 204.
  • the output of the operational amplifier 203 is connected to the input of the output transistor 204.
  • the output transistor 204 is an n-type MOS (MetalMOSOxide Semiconductor) transistor, for example, the output is a drain and the input is a gate.
  • the load resistor 205 has one terminal connected to the output of the output transistor 204. The other terminal of the load resistor 205 is grounded.
  • a transistor eg, a load transistor
  • whose input (eg, gate) is biased to a constant voltage may be used.
  • the output voltage of the threshold voltage generation circuit is extracted from the output of the output transistor 204.
  • the threshold voltage generation circuit includes an operational amplifier 203, an output transistor 204, and a load resistor 205. Thereby, the output voltage from the switch 202 is converted into a low impedance and output.
  • a source follower circuit (specifically, a source follower circuit including an output transistor 204 and a load resistor 205) or a voltage follower circuit is generally used.
  • a source follower circuit since a voltage obtained by subtracting a certain voltage from the input voltage is output, there is a problem that an output voltage equal to the input voltage cannot be obtained.
  • an output voltage equal to the input voltage can surely be obtained.
  • the input voltage range in which an output voltage equal to the input voltage can be obtained is not wide. For this reason, there is a problem that the value of the first reference voltage VH and the value of the second reference voltage VL are limited.
  • the threshold voltage generation circuit includes an operational amplifier 203 in addition to the output transistor 204 and the load resistor 205.
  • the operational amplifier 203 applies negative feedback to the output transistor 204 using the threshold voltage output from the switch 202 as a reference voltage. Therefore, the output voltage from the output transistor 204 matches the threshold voltage from the switch 202 after a time longer than the time constant of the negative feedback loop has elapsed.
  • the operation of the lower AD converter will be described.
  • a case where a so-called single slope AD converter is employed as the lower AD converter will be described as an example. Note that the AD conversion method is not limited to this.
  • the counter 111 is operated by the counter clock 112.
  • the ramp voltage from the ramp voltage generation circuit 109 is input to one input of the comparator 110.
  • the residual voltage from the upper AD converter 103 is input to the other input of the comparator 110 via the analog voltage storage 113.
  • the counter value held by the counter 111 is a value corresponding to the residual voltage, and the counter value may be output as a digital value.
  • the counter value may be a value obtained by adding an offset value to a value corresponding to the residual voltage. In this case, it is necessary to remove the offset value from the counter value, but the description thereof is omitted in the first embodiment.
  • the host AD converter for example, a circuit as shown in FIG.
  • the upper AD converter will be described. Note that the upper AD converter is not limited to this.
  • FIG. 3 shows a circuit example of the host AD converter.
  • Reference numerals 301 to 304 denote wirings. 305-1 to 305-2 M are first to second M calculation units (the number of conversion bits of the upper AD converter is M).
  • Reference numeral 306 denotes an impedance converter.
  • Reference numeral 307 denotes a decoder / selection circuit.
  • Reference numeral 308 denotes a zone selection circuit.
  • the first reference voltage VH from the reference voltage generator is applied to the wiring 301.
  • a second reference voltage VL (VL ⁇ VH) from the reference voltage generator is applied to the wiring 302.
  • the first reference voltage VH is set to the upper limit value of the signal voltage.
  • the second reference voltage VL is set to the lower limit value of the signal voltage.
  • a signal voltage Vin from the pixel is applied to the wiring 303.
  • a reset voltage Vref from the pixel is applied to the wiring 304.
  • Impedance converter 306 the output voltage from the computing units 305-1 ⁇ 305-2 M, and outputs the converted to low impedance.
  • Decoder selection circuit 307 as described later, according to the output of the computing unit 305-1 ⁇ 305-2 M, and outputs the digital value of the upper M bits, the calculation units 305-1 ⁇ 305-2 M One of them is selected and connected to the impedance converter 306.
  • FIG. 4 is a diagram for explaining the AD conversion operation of the upper bits.
  • the signal voltage is subtracted from the reset voltage to perform noise cancellation.
  • the obtained value does not include the offset voltage due to noise and individual variations of the circuit in the pixel, and almost depends only on the light intensity incident on the pixel. Therefore, the obtained value is called a true signal voltage V. I will decide.
  • threshold voltages corresponds to a value at which the lower N bits become 0.
  • the upper AD converter needs to have a function of calculating and outputting the residual voltage.
  • the residual voltage is the difference between the true signal voltage V and each of the threshold voltages VL to V2 M- 1.
  • Each computing unit 305-1 ⁇ 305-2 M, the first, second reference voltage VH, VL, the signal voltage Vin and the reset voltage Vref is input.
  • the outputs of the calculation units 305-1 to 305-2 M are input to the input of the decoder / selection circuit 307, respectively.
  • the outputs of the calculation units 305-1 to 305-2 M are input to the impedance converter 306 via the switch circuit.
  • Calculation units 305-1 ⁇ 305-2 M correspond to respective threshold voltages VL ⁇ V2 M -1.
  • Decoder selection circuit 307 decodes the output from the computation units 305-1 ⁇ 305-2 M, and outputs the digital value of the upper M bits corresponding to the highest threshold voltage does not exceed the true signal voltage V. In addition, the decoder / selection circuit 307 turns on a switch connected to the output of the calculation unit corresponding to the largest threshold voltage, and turns off a switch connected to the output of a calculation unit other than the calculation unit. As a result, the residual voltage corresponding to the largest threshold voltage is output to the impedance converter 306. The residual voltage output to the impedance converter 306 corresponds to the lower N bits.
  • the impedance converter 306 converts the residual voltage into a low impedance and outputs it.
  • the impedance converter 306 may have a function of amplifying the residual voltage.
  • the conventional solid-state imaging device has the following problems. This problem will be described with reference to FIG. FIG. 10 illustrates the problem of the present invention.
  • the horizontal axis shown in FIG. 10 is the input signal voltage.
  • the vertical axis shown in FIG. 10 is the output digital value. This output digital value is a combination of M bits from the upper AD converter and N bits from the lower AD converter.
  • V1 to V7 are threshold voltages.
  • the threshold voltage is defined as a signal voltage when the value of the upper bit changes.
  • the digital values are not continuous, and the eight line segments are discrete.
  • Each of the eight line segments will be referred to as a first zone, a second zone,.
  • the first zone corresponds to the first calculation unit 305-1 shown in FIG. 3
  • the second zone corresponds to the second calculation unit 305-2,... Shown in FIG.
  • a zone selection circuit (see FIG. 1: 108, FIG. 3: 308) is added to the upper AD converter 103.
  • the upper AD converter 103 is switched from the “normal mode” to the “correction mode” by the control circuit 107.
  • the switch control circuit is switched from the decoder / selection circuit 307 to the zone selection circuit 308.
  • the threshold voltage (see FIG. 10: V1 to V7) is input from the threshold voltage generation circuit 106 to the upper AD converter 103. If the slopes of the zones (refer to FIG. 10: first to eighth zones) are the same (if the zones are parallel to each other), the upper AD conversion is performed on a value close to the threshold voltage instead of the threshold voltage. You may input it into the instrument. In the low-order AD converter described above, the slopes of the zones are usually the same.
  • the zone selection circuit 108 selects the third zone (third calculation unit).
  • the residual voltage of the third zone is AD converted by the lower AD converter 105, and the obtained 9-bit digital value is C31.
  • the zone selection circuit 108 selects the fourth zone (fourth calculation unit).
  • the residual voltage of the fourth zone is AD-converted by the lower AD converter 105, and the obtained 9-bit digital value is C32.
  • the lower AD converter that outputs C31 and the lower AD converter that outputs C32 are the same (that is, the same lower AD converter outputs C31 and C32).
  • the lower AD converter that outputs C31 may be different from the lower AD converter that outputs C32 by the second selection circuit 104.
  • the calculation unit that calculates and holds C3 may be inside the solid-state imaging device or outside.
  • C3 is calculated from the third and fourth zones with respect to the threshold voltage V3.
  • C1 is calculated from the first zone and the second zone with respect to the threshold voltage V1
  • C2 is calculated from the second zone and the third zone with respect to the threshold voltage V2.
  • C7 is calculated from the seventh and eighth zones. Calculate C1 to C7 and retain these values.
  • the host AD converter 103 is switched from the “correction mode” to the “normal mode”, and the signal voltage from the pixel is AD converted.
  • the output 12-bit digital value is discrete (see FIG. 5: broken line), but the conversion unit 115 performs the following conversion on the output 12-bit digital value.
  • the obtained 12-bit digital value When the upper bit is 000: The obtained 12-bit digital value When the upper bit is 001: The obtained 12-bit digital value -C1 When the high-order bit is 010: The obtained 12-bit digital value -C1-C2 ... When the high-order bit is 111: The obtained 12-bit digital value -C1-C2-C3-C4-C5-C6-C7 Thereby, the converted digital value becomes continuous as shown in FIG. That is, the problem of the present invention can be solved.
  • the conversion unit that converts the output digital value may be inside the solid-state imaging device or outside.
  • FIG. 6 shows a solid-state imaging device according to Modification 1 of Embodiment 1 of the present invention.
  • Reference numeral 401 is a pixel.
  • Reference numeral 402 denotes a first selection circuit.
  • Reference numeral 403 denotes an upper AD converter.
  • Reference numeral 404 denotes a second selection circuit.
  • Reference numeral 405 denotes a lower AD converter.
  • Reference numeral 406 denotes an analog voltage storage circuit.
  • Reference numeral 407 denotes a control circuit.
  • Reference numeral 408 denotes a zone selection circuit.
  • Reference numeral 409 denotes a lamp voltage generation circuit.
  • 410 is a comparator.
  • Reference numeral 411 denotes a counter.
  • Reference numeral 412 denotes a counter clock.
  • Reference numeral 413 denotes an analog voltage memory.
  • Reference numeral 414 denotes a calculation unit.
  • Reference numeral 415 denotes a conversion unit.
  • the pixels 401 are arranged two-dimensionally in the row direction (horizontal direction in FIG. 6) and the column direction (vertical direction in FIG. 6).
  • the first selection circuit 402 selects one of the vertical signal lines connected to each column of the pixels 401 and connects it to the input of the upper AD converter 403.
  • the host AD converter 403 has an analog output (not shown) and a digital output (not shown). A digital value corresponding to the input voltage value is output from the digital output.
  • the second selection circuit 404 selects and connects one of the lower AD converters 405 to the analog output of the upper AD converter 403.
  • the AD conversion method is not limited to this.
  • the control circuit 407 controls the first selection circuit 402, the upper AD converter 403, the zone selection circuit 408, the second selection circuit 404, and the analog voltage storage circuit 406.
  • the pixel 401 for example, a pixel as shown in FIG.
  • the pixel will be described. Note that the pixels are not limited to this.
  • FIG. 7 shows a circuit example of the pixel.
  • Reference numeral 501 is a photodiode.
  • Reference numeral 502 denotes a transfer transistor.
  • Reference numeral 503 denotes a reset transistor.
  • Reference numeral 504 denotes a source follower transistor.
  • Reference numeral 505 denotes a power supply line.
  • Reference numeral 506 denotes a reset signal line.
  • Reference numeral 507 denotes a transfer gate signal line.
  • Reference numeral 508 denotes a reset voltage line.
  • Reference numeral 509 denotes a vertical signal line.
  • 0 is applied to each signal line when a voltage for turning off the transistor is applied
  • 1 is applied when a voltage for turning on the transistor is applied.
  • a power supply voltage is applied to the power supply line 505, 1 is applied to the reset signal line 506, 0 is applied to the transfer gate signal line 507, and a reset voltage is applied to the reset voltage line 508.
  • 0 is applied to the reset signal line 506, and the voltage of the vertical signal line 509 is read by the upper AD converter. This voltage becomes the reset voltage.
  • 1 is applied to the transfer gate signal line 507. After a while, 0 is applied to the transfer gate signal line 507, and the voltage of the vertical signal line 509 is read by the upper AD converter. This voltage becomes the signal voltage.
  • a low voltage is applied to the reset signal line 506 and a low voltage is applied to the reset voltage line 508. After a while, 0 is applied to the reset signal line 506 and the voltage of the power supply line 505 is dropped.
  • the upper AD converter 403 is switched from the “normal mode” to the “correction mode” by the control circuit 408.
  • VH + VL (VH: first reference voltage, VL: second reference voltage) is input from the pixel 401.
  • VH first reference voltage
  • VL second reference voltage
  • VH + VL is input from the pixel 401.
  • a power supply voltage is applied to the power supply line 505
  • 1 is applied to the reset signal line 506, and 0 is applied to the transfer gate signal line 507.
  • VH + VL + Vt is input to the reset voltage line 508.
  • Vt is an offset voltage of the output voltage with respect to the input voltage of the source follower transistor 504.
  • VH + VL can be output from the vertical signal line 509.
  • the zone selection circuit 408 selects the second zone (second calculation unit).
  • the voltage output from the analog output of the upper AD converter is VH + VL ⁇ V1 ⁇ V7. However, it is assumed that V1 to V7 are substantially equally spaced. This voltage is stored in the analog voltage storage circuit 406.
  • the zone selection circuit 408 selects the second zone, V7 is obtained, and this value is stored in the analog voltage storage circuit 406.
  • the zone selection circuit 408 sequentially selects the third zone, the fourth zone,..., The eighth zone, and sequentially obtains V6, V5,.
  • the data is sequentially stored in the circuit 406.
  • V1 stored in the analog voltage storage circuit 406 is input from the analog voltage storage circuit 406 to the upper AD converter 403, and C1 is calculated for V1 in the same manner as in the first embodiment.
  • C2 is calculated for V2
  • C3 is calculated for V3
  • C7 is calculated for V7.
  • FIG. 8 shows a solid-state imaging device according to Modification 2 of Embodiment 1 of the present invention.
  • Reference numeral 601 is a pixel.
  • Reference numeral 602 denotes a first selection circuit.
  • Reference numeral 603 denotes an upper AD converter.
  • Reference numeral 604 denotes a second selection circuit.
  • Reference numeral 605 denotes a lower AD converter.
  • Reference numeral 607 denotes a control circuit.
  • Reference numeral 608 denotes a zone selection circuit.
  • Reference numeral 609 denotes a lamp voltage generation circuit.
  • Reference numeral 610 denotes a comparator.
  • Reference numeral 611 denotes a counter.
  • Reference numeral 612 denotes a counter clock.
  • Reference numeral 613 denotes an analog voltage memory.
  • Reference numeral 614 denotes a calculation unit.
  • Reference numeral 615 denotes a conversion unit.
  • the pixels 601 are arranged two-dimensionally in the row direction (horizontal direction in FIG. 8) and the column direction (vertical direction in FIG. 8).
  • the first selection circuit 602 selects one of the vertical signal lines connected to each column of the pixels 601 and connects it to the input of the upper AD converter 603.
  • the host AD converter 603 has an analog output (not shown) and a digital output (not shown). A digital value corresponding to the input voltage value is output from the digital output.
  • the second selection circuit 604 selects and connects the analog output of the upper AD converter 603 by selecting one of the lower AD converters 605.
  • the AD conversion method is not limited to this.
  • the control circuit 607 controls the first selection circuit 602, the upper AD converter 603, the zone selection circuit 608, and the second selection circuit 604.
  • the upper AD converter 602 is switched from the “normal mode” to the “correction mode” by the control circuit 608.
  • V 1 is input from the pixel 601. Specifically, when a pixel as shown in FIG. 7 is used as the pixel 601, the following is performed for pixels in a certain row. First, a power supply voltage is applied to the power supply line 505, 1 is applied to the reset signal line 506, and 0 is applied to the transfer gate signal line 507. Next, V 1 + Vt is input to the reset voltage line 508. As a result, V1 can be output from the vertical signal line 509.
  • V1 output from the pixel 601 is input to the upper AD converter 602, and C1 is calculated for V1 in the same manner as in the first embodiment.
  • C2 is calculated for V2
  • C3 is calculated for V3
  • C7 is calculated for V7.
  • the solid-state imaging device can secure a sufficiently high AD conversion processing speed and can obtain a digital value that ensures continuity, and can be used for an electronic still camera or the like. It is.

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Abstract

　固体撮像装置は、画素、垂直信号線、上位アナログデジタル変換回路（上位アナログデジタル変換回路の変換ビット数をＭとする）、下位アナログデジタル変換回路、第１の選択回路および第２の選択回路を備えている。第１の選択回路は、通常モードにおいては垂直信号線のうち１つを選択して選択した垂直信号線の電圧を出力する一方、補正モードにおいては補正用電圧を出力する。上位アナログデジタル変換回路は、第１の選択回路の出力に基づく信号電圧と２M個の閾値電圧との差に応じた２M個の残差電圧を算出し、通常モードにおいては、２M個の閾値電圧のうち信号電圧を超えない最大の閾値電圧に対応する上位ビットのデジタル値を出力すると共に当該最大の閾値電圧に対応する残差電圧を出力する一方、補正モードにおいては、２M個の閾値電圧のうちいずれか１つである選択閾値電圧に対応する残差電圧を出力する。

Description

固体撮像装置
　本発明は、固体撮像装置に関する。
　近年、画像を電子的に撮像し記録するために、固体撮像装置を用いることが常識的になってきている。固体撮像装置は、一般に、イメージセンサと呼ばれ、ＣＣＤ型センサ（これは単にＣＣＤと呼ばれることもある）と、ＭＯＳセンサまたはＣＭＯＳセンサ（以下、これらを合わせてＣＭＯＳセンサと呼ぶ）との２種類に大別される。これら固体撮像装置は、入射する光の強度に応じた電気信号を出力する微小な部分（これは画素と呼ばれる）を有し、多数の画素が、行方向と列方向の２次元に配列されている。
　画素から出力される信号は、当然のことながら、アナログ信号である。しかしながら、固体撮像装置が応用される電子スチルカメラ等では、デジタル信号が要求されるため、アナログ信号をデジタル信号に変換する、即ちＡＤ変換を行う必要がある。
　従来、固体撮像装置からアナログ信号を外部に出力し、外部でＡＤ変換を行う場合が多かった。しかしながら、この場合、外部でアナログ信号にノイズが重畳されたり、固体撮像装置と外部装置との結合方法によりアナログ信号が変化したりする問題があった。そこで、近年、固体撮像装置内にＡＤ変換器を内蔵し、外部にデジタル信号を出力する固体撮像装置が提案されている。
　特に、ＣＭＯＳセンサに内蔵されるＡＤ変換器は、高速であることが要求される。ＡＤ変換器が高速であれば、ＣＭＯＳセンサからの出力画像のフレームレートを大きくすることができるからである。そこで、ＡＤ変換器を高速にするために、２次元に配列された画素のうち同列の画素毎に専用のＡＤ変換器を設けている。ＡＤ変換器をさらに高速にするためには、クロック周波数を増大させればよいが、クロック周波数の増大には、トランジスタの応答速度または配線遅延による限界があるという問題がある。さらに、クロック周波数の増大により、ＡＤ変換器の消費電力が増大するという問題もある。
　この問題を解決するために、特許文献１に記載の技術が提案されている。従来の固体撮像装置について、図９を参照しながら説明する。
　図９は、従来の固体撮像装置を示している。
　図９に示すように、ＡＤ変換器を、上位Ｎビットを変換する部分と、下位Ｍビットを変換する部分との２段に分けている。これにより、ＡＤ変換を２段階に分けて行う。具体的には、上位ＡＤ変換器で上位Ｎビットを変換した後、上位Ｎビット値に対応するアナログ値と、信号電圧のアナログ値との差分（アナログ残差）を、下位ＡＤ変換器に入力して、全体のＡＤ変換を行う。
　上位Ｎビットの変換には、高い精度が要求されないので、上位Ｎビットの変換方法としては、線形性は劣るが速度が速い方法を用い、下位Ｍビットの変換方法としては、線形性に優れるが速度が遅い方法を用いる。例えば、Ｎ＝３、Ｍ＝７の場合、下位Ｍビットは１２８個の値しかないので、１２８クロックでＡＤ変換が完了し、全体として３＋７＝１０ビットの精度を確保しながら、ＡＤ変換の処理速度を高速化できる。
特許第４０６９２０３号
　ＡＤ変換を２段階に分けて行う従来の固体撮像装置には、ＡＤ変換の処理速度を高速化できるという利点があるものの、欠点が存在する。それは、仮に連続的に変化するアナログ値を入力したとしても、出力されたデジタル値が連続的になるとは限らないということである。例えば、Ｎ＝３、Ｍ＝９の場合、デジタル値が図１０のようになると考えられる。図１０に示すように、上位ビットの値が変化するときにデジタル値が離散的になる。
　前記に鑑み、本発明の目的は、固体撮像装置において、十分に高速なＡＤ変換の処理速度を確保し、且つ、連続性の確保されたデジタル値を得ることである。
　本願発明者らが鋭意検討を重ねた結果、従来の固体撮像装置では、上位ＡＤ変換器と下位ＡＤ変換器との関係を全く考慮していないが故に、出力されたデジタル値が離散的になることを見出した。さらに、デジタル値が離散的になることを防止するためには、ＡＤ変換を行う前または後に、上位ＡＤ変換器および下位ＡＤ変換器の特性を測定し、測定結果に従って、出力されたデジタル値を補正する必要があることを見出した。なお、特許文献１に記載された技術では、上述の通り、上位ＡＤ変換器と下位ＡＤ変換器との関係を全く考慮していないため、当然のことながら、出力されたデジタル値を補正する手段が全く記載されていない。
　前記の目的を達成するため、本発明に係る固体撮像装置は、二次元に配列された複数の画素と、画素のうち同列の画素を接続する複数の垂直信号線と、複数の上位アナログデジタル変換回路（上位アナログデジタル変換回路の変換ビット数をＭとする）と、複数の下位アナログデジタル変換回路と、上位アナログデジタル変換回路の個々に対応した第１の選択回路と、上位アナログデジタル変換回路の個々に対応した第２の選択回路とを備え、第１の選択回路は、通常モードにおいては垂直信号線のうち１つを選択して選択した垂直信号線の電圧を出力する一方、補正モードにおいては補正用電圧を出力し、上位アナログデジタル変換回路は、第１の選択回路の出力に基づく信号電圧と２M個の閾値電圧との差に応じた２M個の残差電圧を算出し、通常モードにおいては、２M個の閾値電圧のうち信号電圧を超えない最大の閾値電圧に対応する上位ビットのデジタル値を出力すると共に当該最大の閾値電圧に対応する残差電圧を出力する一方、補正モードにおいては、２M個の閾値電圧のうちいずれか１つである選択閾値電圧に対応する残差電圧を出力し、第２の選択回路は、下位アナログデジタル変換回路のうち１つを選択して上位アナログデジタル変換回路の出力を接続することを特徴とする。
　本発明に係る固体撮像装置において、上位アナログデジタル変換回路は、２M個の閾値電圧に対応する２M個の残差電圧を算出し出力すると共に信号電圧と２M個の閾値電圧との大小関係を出力する２M個の算出部と、２M個の算出部により出力された大小関係に基づいて、２M個の閾値電圧のうち信号電圧を超えない最大の閾値電圧に対応する上位ビットのデジタル値を出力すると共に当該最大の閾値電圧に対応する残差電圧を選択する選択回路と、２M個の算出部により出力される２M個の残差電圧のうち選択閾値電圧に対応する残差電圧を選択する選択回路とを備えていることが好ましい。
　本発明に係る固体撮像装置において、補正モードにおいて、２M個の閾値電圧のうちｋ番目（ｋは自然数）に大きい閾値電圧に対応する残差電圧が上位アナログデジタル変換回路により出力された場合の下位アナログデジタル変換回路の出力と、ｋ＋１番目に大きい閾値電圧に対応する残差電圧が上位アナログデジタル変換回路により出力された場合の下位アナログデジタル変換回路の出力との差分を算出する算出部をさらに備えていることが好ましい。
　本発明に係る固体撮像装置において、算出部により算出された差分に基づいて、上位ビットと下位ビットとを合わせたデジタル値を変換する変換部をさらに備えていることが好ましい。
　本発明に係る固体撮像装置において、２M個の閾値電圧を発生し出力する閾値電圧発生回路をさらに備え、補正用電圧は、閾値電圧発生回路により出力された２M個の閾値電圧のうち１つであることが好ましい。
　本発明に係る固体撮像装置において、閾値電圧発生回路は、出力トランジスタと、比較器と、ラダー回路とを含み、ラダー回路は、信号電圧の上限値に設定された第１の参照電圧と、信号電圧の下限値に設定された第２の参照電圧との間に、互いに同一の２M個の直列に接続された抵抗またはコンデンサを含み、外部からの制御信号により抵抗またはコンデンサそれぞれの両端の電圧で生成される２M個の閾値電圧のうち１つを選択的に出力し、比較器は、出力トランジスタからの出力電圧と、ラダー回路からの出力電圧とを比較し、比較結果に応じた電圧を出力トランジスタの入力に出力することが好ましい。
　本発明に係る固体撮像装置において、画素は、外部から入力される参照電圧に従った電圧を垂直信号線に出力し、垂直信号線に出力された電圧と２M個の閾値電圧との差に応じた２M個の電圧を記憶すると共に２M個の電圧のうち１つを補正用電圧として出力する電圧記憶回路をさらに備えていることが好ましい。
　本発明に係る固体撮像装置において、画素は、増幅用トランジスタと、増幅用トランジスタの入力に接続されたスイッチ用トランジスタとを備え、参照電圧が、スイッチ用トランジスタを介して増幅用トランジスタに入力されることが好ましい。
　本発明に係る固体撮像装置において、参照電圧の値は、信号電圧の上限値および下限値に対し、増幅用トランジスタのオフセット電圧を加えた値に略等しいことが好ましい。
　本発明に係る固体撮像装置において、画素は、外部から入力される参照電圧に従った電圧を垂直信号線に出力し、補正用電圧は、垂直信号線に出力された電圧であることが好ましい。
　本発明に係る固体撮像装置において、画素は、増幅用トランジスタと、増幅用トランジスタの入力に接続されたスイッチ用トランジスタとを備え、参照電圧が、スイッチ用トランジスタを介して増幅用トランジスタに入力されることが好ましい。
　本発明に係る固体撮像装置において、参照電圧の値は、２M個の閾値電圧のうち１つに対して、増幅用トランジスタのオフセット電圧を加えた値に略等しいことが好ましい。
　本発明に係る固体撮像装置によると、十分に高速なＡＤ変換の処理速度を確保し、且つ、連続性の確保されたデジタル値を得ることができる。
図１は、本発明の実施の形態１に係る固体撮像装置を示す図である。 図２は、閾値電圧発生回路を示す図である。 図３は、上位ＡＤ変換器の回路例を示す図である。 図４は、上位ビットのＡＤ変換動作を説明する図である。 図５は、本発明の効果を説明する図である。 図６は、本発明の実施の形態１の変形例１に係る固体撮像装置を示す図である。 図７は、画素の回路例を示す図である。 図８は、本発明の実施の形態１の変形例２に係る固体撮像装置を示す図である。 図９は、従来の固体撮像装置を示す図である。 図１０は、本発明の課題を説明する図である。
　以下、本発明の実施の形態について、図面を参照しながら説明する。
　（実施の形態１） 
　以下、本発明の実施の形態１に係る固体撮像装置について、図１～図５を参照しながら説明する。
　図１は、本発明の実施の形態１に係る固体撮像装置を示している。
　１０１は画素である。１０２は第１の選択回路である。１０３は上位ＡＤ変換器である。１０４は第２の選択回路である。１０５は下位ＡＤ変換器である。１０６は閾値電圧発生回路である。１０７は制御回路である。１０８はゾーン選択回路である。１０９はランプ電圧発生回路である。１１０は比較器である。１１１はカウンタである。１１２はカウンタクロックである。１１３はアナログ電圧記憶器（例えばキャパシタ）である。１１４は、算出部である。１１５は、変換部である。
　画素１０１は、行方向（図１の横方向）と列方向（図１の縦方向）の二次元に配列されている。
　第１の選択回路１０２は、画素１０１の各列に接続された垂直信号線のうちの１つを選択し、上位ＡＤ変換器１０３の入力に接続する。
　上位ＡＤ変換器１０３は、アナログ出力（図示省略）とデジタル出力（図示省略）とを備えている。入力される電圧値に対応したデジタル値が、デジタル出力から出力される。このデジタル値に対応する電圧値から、上位ＡＤ変換器１０３に入力された電圧値を差し引いた値(即ち、残差電圧）が、アナログ出力から出力される。
　第２の選択回路１０４は、上位ＡＤ変換器１０３のアナログ出力を、下位ＡＤ変換器１０５のうちの１つを選択して接続する。
　ゾーン選択回路１０８は、後述するように、上位ＡＤ変換器１０３が「補正モード」のとき、どのゾーンに対応した残差電圧をアナログ出力に接続するかを選択する。
　制御回路１０７は、第１の選択回路１０２、上位ＡＤ変換器１０３、ゾーン選択回路１０８、第２の選択回路１０４および閾値電圧発生回路１０６を制御する。
　閾値電圧発生回路１０６としては、例えば図２のような回路が考えられる。以下、閾値電圧発生回路について説明する。
　図２は、閾値電圧発生回路を示している。
　２０１はラダー回路である。２０２はスイッチである。２０３はオペアンプである。２０４は出力トランジスタである。２０５は負荷抵抗である。
　ラダー回路２０１は、第１の参照電圧ＶHと第２の参照電圧ＶLとの間に、２M個の直列に接続されたコンデンサを含む。なお、コンデンサの代わりに抵抗を用いてもよい。２M個のコンデンサは、互いに同じものである。第１の参照電圧ＶHは、信号電圧の上限値に設定されている。第２の参照電圧ＶLは、信号電圧の下限値に設定されている。
　スイッチ２０２は、２M個のコンデンサの各端のうちの１つを選択する。スイッチ２０２から、２M個のコンデンサのそれぞれの両端の電圧で生成される２M個の閾値電圧のうちの１つが選択的に出力される。
　オペアンプ２０３の正入力が、スイッチ２０２に接続されている。オペアンプ２０３の負入力が、出力トランジスタ２０４の出力に接続されている。オペアンプ２０３の出力が、出力トランジスタ２０４の入力に接続されている。出力トランジスタ２０４が、例えばｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの場合、出力はドレインであり、入力はゲートである。
　負荷抵抗２０５は、一方の端子が、出力トランジスタ２０４の出力に接続されている。負荷抵抗２０５は、他方の端子が、接地されている。なお、負荷抵抗２０５の代わりに、入力（例えばゲート）が一定の電圧にバイアスされたトランジスタ（例えば負荷トランジスタ）を用いてもよい。
　出力トランジスタ２０４の出力から、閾値電圧発生回路の出力電圧が取り出される。
　スイッチ２０２から出力された閾値電圧は、高インピーダンスであるため、実際に上位ＡＤ変換器等の他回路を接続すると電圧が変動してしまう。これを防止するために、閾値電圧発生回路は、オペアンプ２０３、出力トランジスタ２０４および負荷抵抗２０５を備えている。これにより、スイッチ２０２からの出力電圧を、低インピーダンスに変換して出力する。
　出力電圧を低インピーダンスに変換するためには、一般に、ソースフォロワ回路（具体的には、出力トランジスタ２０４および負荷抵抗２０５を備えたソースフォロワ回路）またはボルテージフォロワ回路を用いる。ところが、ソースフォロワ回路の場合、入力電圧に対し、一定の電圧だけ減算された電圧が出力されるために、入力電圧と等しい出力電圧を得ることができないという問題がある。また、ボルテージフォロワ回路の場合、確かに入力電圧と等しい出力電圧を得ることができるが、一般に、入力電圧と等しい出力電圧を得ることが可能な入力電圧の範囲は広くない。このため、第１の参照電圧ＶHの値と第２の参照電圧ＶLの値とが制限されてしまうという問題がある。
　この問題を回避するために、本実施の形態１における閾値電圧発生回路は、出力トランジスタ２０４および負荷抵抗２０５の他に、オペアンプ２０３を備えている。オペアンプ２０３は、スイッチ２０２から出力された閾値電圧を参照電圧として、出力トランジスタ２０４に負帰還をかけている。よって、出力トランジスタ２０４からの出力電圧は、負帰還ループの時定数以上の時間が経過した後、スイッチ２０２からの閾値電圧と一致する。
　以下、下位ＡＤ変換器の動作について説明する。本実施の形態１では、下位ＡＤ変換器として、所謂シングルスロープ型ＡＤ変換器を採用した場合を例に挙げて説明する。なお、ＡＤ変換方式は、これに限られるものではない。
　カウンタクロック１１２により、カウンタ１１１を動作させる。一方、ランプ電圧発生回路１０９からのランプ電圧を、比較器１１０の一方の入力に入力する。上位ＡＤ変換器１０３からの残差電圧を、アナログ電圧記憶器１１３を介して、比較器１１０の他方の入力に入力する。そして、ランプ電圧と残差電圧とが一致したときに、比較器１１０の出力の極性が変化して、比較器１１０に接続されたカウンタ１１１の動作を停止させる。このとき、カウンタ１１１が保持しているカウンタ値は、残差電圧に応じた値になっており、カウンタ値をデジタル値として出力すればよい。但し、実際には、カウンタ値は、残差電圧に応じた値にオフセット値を加えた値になっている場合がある。この場合、カウンタ値からオフセット値を除去することが必要になるが、本実施の形態１では、その説明を省略する。
　上位ＡＤ変換器としては、例えば図３のような回路が考えられる。以下、上位ＡＤ変換器について説明する。なお、上位ＡＤ変換器は、これに限られるものではない。
　図３は、上位ＡＤ変換器の回路例を示している。
　３０１～３０４は、配線である。３０５-１～３０５-２Mは、第１～第２Mの計算ユニットである（上位ＡＤ変換器の変換ビット数をＭとする）。３０６は、インピーダンス変換器である。３０７は、デコーダ・選択回路である。３０８は、ゾーン選択回路である。
　配線３０１には、基準電圧生成部からの第１の基準電圧ＶHが印加される。配線３０２には、基準電圧生成部からの第２の基準電圧ＶL（ＶL＜ＶH）が印加される。第１の基準電圧ＶHは、信号電圧の上限値に設定されている。第２の基準電圧ＶLは、信号電圧の下限値に設定されている。配線３０３には、画素からの信号電圧Ｖinが印加される。配線３０４には、画素からのリセット電圧Ｖrefが印加される。
　上位ＡＤ変換器の変換ビット数をＭとすると、２M個の計算ユニット３０５-１～３０５-２Mが、並列に接続されている。
　インピーダンス変換器３０６は、計算ユニット３０５-１～３０５-２Mからの出力電圧を、低インピーダンスに変換して出力する。
　デコーダ・選択回路３０７は、後述するように、各計算ユニット３０５-１～３０５-２Mの出力に応じ、上位Ｍビットのデジタル値を出力すると共に、計算ユニット３０５-１～３０５-２Mのうちの１つを選択してインピーダンス変換器３０６に接続する。
　以下、上位ビットのＡＤ変換動作について、図４を参照しながら説明する。図４は、上位ビットのＡＤ変換動作について説明する図である。
　まず、リセット電圧から信号電圧を差し引き、ノイズキャンセル動作を行う。得られた値は、ノイズおよび画素内の回路の個々のばらつきによるオフセット電圧を含まず、画素に入射した光強度のみにほぼ依存するので、この得られた値を、真の信号電圧Ｖと呼ぶことにする。
　次に、参照信号部からの２個の電圧ＶL，ＶH（図４参照）と、この２個の電圧間を２M等分する２M－１個の電圧Ｖ1～Ｖ2M-1（図４参照）とについて考える。計２M＋１個の電圧ＶL～ＶHを、閾値電圧と呼ぶことにする。閾値電圧は、下位Ｎビットが０になる値に対応している。閾値電圧Ｖ1～Ｖ2M-1は、
Figure JPOXMLDOC01-appb-M000001
で表される。
　真の信号電圧Ｖと閾値電圧ＶL～Ｖ2M-1のそれぞれとの大小関係を比較し、真の信号電圧Ｖを超えない最も大きい閾値電圧に対応する上位Ｍビットのデジタル値が、上位ビットのＡＤ変換結果になる。
　さらに、上位ＡＤ変換器には、残差電圧を計算し出力する機能が必要である。残差電圧は、真の信号電圧Ｖと閾値電圧ＶL～Ｖ2M-1のそれぞれとの差である。
　計算ユニット３０５-１～３０５-２Mのそれぞれには、第１，第２の基準電圧ＶH、ＶL、信号電圧Ｖinおよびリセット電圧Ｖrefが入力される。計算ユニット３０５-１～３０５-２Mのそれぞれの出力は、デコーダ・選択回路３０７の入力に入力される。また、計算ユニット３０５-１～３０５-２Mのそれぞれの出力は、スイッチ回路を介して、インピーダンス変換器３０６に入力される。
　計算ユニット３０５-１～３０５-２Mは、それぞれ、閾値電圧ＶL～Ｖ2M-1のそれぞれに対応している。上述したように、計算ユニット３０５-１～３０５-２Mは、真の信号電圧Ｖと閾値電圧ＶL～Ｖ2M-1のそれぞれとの大小関係を比較し、デコーダ・選択回路３０７に出力する。また、計算ユニット３０５-１～３０５-２Mは、真の信号電圧Ｖと閾値電圧ＶL～Ｖ2M-1のそれぞれとの差である残差電圧Ｑ1～Ｑ2M（Ｑ1＝ＶーＶL，Ｑ2＝Ｖ－Ｖ1，・・・Ｑ2M＝ＶーＶ2M-1）を計算し出力する。
　デコーダ・選択回路３０７は、各計算ユニット３０５-１～３０５-２Mからの出力をデコードし、真の信号電圧Ｖを超えない最も大きい閾値電圧に対応する上位Ｍビットのデジタル値を出力する。また、デコーダ・選択回路３０７は、当該最も大きい閾値電圧に対応する計算ユニットの出力に接続されたスイッチをＯＮし、当該計算ユニット以外の計算ユニットの出力に接続されたスイッチをＯＦＦする。これにより、当該最も大きい閾値電圧に対応する残差電圧をインピーダンス変換器３０６に出力する。インピーダンス変換器３０６に出力された残差電圧は、下位Ｎビットに対応している。
　インピーダンス変換器３０６は、残差電圧を低インピーダンスに変換して出力する。なお、インピーダンス変換器３０６には、残差電圧を増幅する機能があってもよい。
　ここで、既述の通り、従来の固体撮像装置の場合、以下のような問題がある。この問題について、図１０を参照しながら説明する。図１０は、本発明の問題について説明している。
　図１０に示す横軸は、入力された信号電圧である。図１０に示す縦軸は、出力されたデジタル値である。この出力されたデジタル値は、上位ＡＤ変換器によるＭビットと、下位ＡＤ変換器によるＮビットとを合わせたものである。
　Ｖ1～Ｖ7は、閾値電圧である。閾値電圧は、上位ビットの値が変化するときの信号電圧と定義する。図１０は、Ｍ＝３、Ｎ＝９の場合について示しているが、他の場合についても同様である。
　図１０に示すように、デジタル値は、連続しておらず、８つの線分が、離散している。８つの線分のそれぞれを、第１ゾーン、第２ゾーン、・・・と呼ぶことにする。第１ゾーンが、図３に示す第１の計算ユニット３０５-１、第２ゾーンが、図３に示す第２の計算ユニット３０５-２、・・・に対応している。
　第１～第８のゾーンが離散せずに連続するためには、下記の条件１）及び条件２）を満たすことが必要である。
条件１）残差電圧＝閾値電圧差のとき111111111をデジタル出力すること
条件２）各閾値電圧差が等しいこと（閾値電圧が等間隔であること）
　しかしながら、上位ＡＤ変換器において、各閾値電圧差を全て等しくすることが実質的に困難であること、残差電圧＝閾値電圧差のとき111111111をデジタル出力するように、全ての下位ＡＤ変換器の特性を揃えることが実質的に困難であることから、上記の条件１）および条件２）を満たすことは難しいと考えられる。
　そこで、本実施の形態１では、以下のようにする。
　まず、上位ＡＤ変換器１０３に、ゾーン選択回路（図１：１０８、図３：３０８参照）を付加する。
　そして、制御回路１０７により、上位ＡＤ変換器１０３を「通常モード」から「補正モード」に切り替える。具体的には、スイッチ制御回路を、デコーダ・選択回路３０７から、ゾーン選択回路３０８に切り替える。
　次に、閾値電圧発生回路１０６から、閾値電圧（図１０：Ｖ1～Ｖ7参照)を、上位ＡＤ変換器１０３に入力する。なお、各ゾーン（図１０：第１～第８ゾーン参照）の傾きが互いに同じであれば（各ゾーンが互いに平行であれば）、閾値電圧ではなく、閾値電圧に近い値を、上位ＡＤ変換器に入力してもよい。上述した下位ＡＤ変換器であれば、通常、各ゾーンの傾きは互いに同じである。
　例えば、閾値電圧Ｖ3を、上位ＡＤ変換器１０３に入力する場合を、以下に説明するが、他の場合も同様である。
　閾値電圧Ｖ3が、上位ＡＤ変換器１０３に入力されると、ゾーン選択回路１０８により、第３ゾーン（第３の計算ユニット）を選択する。第３ゾーンの残差電圧を、下位ＡＤ変換器１０５でＡＤ変換し、得られた９ビットのデジタル値をＣ31とする。
　次に、ゾーン選択回路１０８により、第４ゾーン（第４の計算ユニット）を選択する。第４ゾーンの残差電圧を、下位ＡＤ変換器１０５でＡＤ変換し、得られた９ビットのデジタル値をＣ32とする。ここで、Ｃ31を出力する下位ＡＤ変換器と、Ｃ32を出力する下位ＡＤ変換器とは同一である（即ち、同一の下位ＡＤ変換器がＣ31およびＣ32を出力する）ことが望ましい。しかしながら、各下位ＡＤ変換器の特性が揃っている場合、第２の選択回路１０４により、Ｃ31を出力する下位ＡＤ変換器と、Ｃ32を出力する下位ＡＤ変換器とを異ならせてもよい。
　次に、算出部１１４で、Ｃ32からＣ31を差し引いて、Ｃ3（Ｃ3＝Ｃ32－Ｃ31）を計算し、この値を保持する。なお、Ｃ3を算出し保持する算出部は、固体撮像装置内でもよいし、外部でもよい。
　このように、閾値電圧Ｖ3に対して、第３ゾーンおよび第４ゾーンにより、Ｃ3を計算する。
　同様に、閾値電圧Ｖ1に対して、第１ゾーンおよび第２ゾーンにより、Ｃ1を計算し、閾値電圧Ｖ2に対して、第２ゾーンおよび第３ゾーンにより、Ｃ2を計算し、・・・閾値電圧Ｖ7に対して、第７ゾーンおよび第８ゾーンにより、Ｃ7を計算する。Ｃ1～Ｃ7を計算し、これらの値を保持する。
　次に、上位ＡＤ変換器１０３を「補正モード」から「通常モード」に切り替え、画素からの信号電圧をＡＤ変換する。出力された１２ビットのデジタル値は、離散的になる（図５：破線参照）が、出力された１２ビットのデジタル値に対し、変換部１１５で、以下のような変換を行う。
　上位ビットが000の場合：得られた12ビットのデジタル値
　上位ビットが001の場合：得られた12ビットのデジタル値-C1
　上位ビットが010の場合：得られた12ビットのデジタル値-C1-C2
　・・・
　上位ビットが111の場合：得られた12ビットのデジタル値-C1-C2-C3-C4-C5-C6-C7
　これにより、変換されたデジタル値は、図５に示すように、連続的になる。即ち、本発明の課題を解決することができる。なお、出力されたデジタル値を変換する変換部は、固体撮像装置内でもよいし、外部でもよい。
　＜実施の形態１の変形例１＞
　以下、本発明の実施の形態１の変形例１に係る固体撮像装置について、図６および図７を参照しながら説明する。なお、本変形例１では、実施の形態１における構成要素と同様の構成要素には、同一の名称を付す。従って、本変形例１では、実施の形態１と同様の説明を適宜省略する。
　図６は、本発明の実施の形態１の変形例１に係る固体撮像装置を示している。
　４０１は画素である。４０２は第１の選択回路である。４０３は上位ＡＤ変換器である。４０４は第２の選択回路である。４０５は下位ＡＤ変換器である。４０６はアナログ電圧記憶回路である。４０７は制御回路である。４０８はゾーン選択回路である。４０９はランプ電圧発生回路である。４１０は比較器である。４１１はカウンタである。４１２はカウンタクロックである。４１３はアナログ電圧記憶器である。４１４は、算出部である。４１５は、変換部である。
　画素４０１は、行方向（図６の横方向）と列方向（図６の縦方向）の二次元に配列されている。
　第１の選択回路４０２は、画素４０１の各列に接続された垂直信号線のうちの１つを選択し、上位ＡＤ変換器４０３の入力に接続する。
　上位ＡＤ変換器４０３は、アナログ出力（図示省略）とデジタル出力（図示省略）とを備えている。入力される電圧値に対応したデジタル値が、デジタル出力から出力される。
　第２の選択回路４０４は、上位ＡＤ変換器４０３のアナログ出力を、下位ＡＤ変換器４０５のうちの１つを選択して接続する。
　下位ＡＤ変換器４０５として、シングルスロープ型ＡＤ変換器が考えられるが、ＡＤ変換方式は、これに限られるものではない。
　制御回路４０７は、第１の選択回路４０２、上位ＡＤ変換器４０３、ゾーン選択回路４０８、第２の選択回路４０４およびアナログ電圧記憶回路４０６を制御する。
　画素４０１としては、例えば図７のような画素が考えられる。以下、画素について説明する。なお、画素は、これに限られるものではない。
　図７は、画素の回路例を示している。
　５０１はフォトダイオードである。５０２はトランスファートランジスタである。５０３はリセットトランジスタである。５０４はソースフォロワトランジスタである。５０５は電源線である。５０６はリセット信号線である。５０７はトランスファーゲート信号線である。５０８はリセット電圧線である。５０９は垂直信号線である。
　以下、画素の動作について説明する。以下、各信号線にトランジスタをＯＦＦさせる電圧を印加するときは０、ＯＮさせる電圧を印加するときは１という。
　まず、ある行の画素に対して、下記の動作を行う。
　電源線５０５に電源電圧、リセット信号線５０６に１、トランスファーゲート信号線５０７に０、リセット電圧線５０８にリセット電圧を印加する。次に、リセット信号線５０６に０を印加して、垂直信号線５０９の電圧を上位ＡＤ変換器で読み取る。この電圧がリセット電圧となる。次に、トランスファーゲート信号線５０７に１を印加する。しばらくした後、トランスファーゲート信号線５０７に０を印加して、垂直信号線５０９の電圧を上位ＡＤ変換器で読み取る。この電圧が信号電圧となる。次に、リセット信号線５０６に１、リセット電圧線５０８に低い電圧を印加する。しばらくした後、リセット信号線５０６に０を印加して、電源線５０５の電圧を落とす。
　上記の動作を行った後、次の行の画素に対して、上記と同様の動作を行う。
　以下、本発明の実施の形態１の変形例１に係る固体撮像装置の動作を説明する。なお、本変形例１では、実施の形態１と重複する説明を、適宜省略する。また、本変形例１では、Ｍ＝３，Ｎ＝９の場合を例に挙げて説明するが、他の場合も同様である。
　まず、制御回路４０８により、上位ＡＤ変換器４０３を「通常モード」から「補正モード」に切り替える。
　次に、画素４０１から、ＶH＋ＶL（ＶH：第１の参照電圧，ＶL：第２の参照電圧）を入力する。具体的には、画素として、例えば図７のような画素を用いた場合、ある行の画素に対して、次のようにする。まず、電源線５０５に電源電圧、リセット信号線５０６に１、トランスファーゲート信号線５０７に０を印加する。次に、リセット電圧線５０８に、ＶH＋ＶL＋Ｖtを入力する。ここで、Ｖtは、ソースフォロワトランジスタ５０４の入力電圧に対する出力電圧のオフセット電圧である。これにより、垂直信号線５０９から、ＶH＋ＶLを出力することができる。
　次に、ゾーン選択回路４０８により、第２ゾーン（第２の計算ユニット）を選択する。このとき、上位ＡＤ変換器のアナログ出力から出力される電圧は、ＶH＋ＶL－Ｖ1≒Ｖ7となる。但し、Ｖ1～Ｖ7がほぼ等間隔であるとする。この電圧を、アナログ電圧記憶回路４０６に記憶する。
　このように、ゾーン選択回路４０８により、第２ゾーンを選択し、Ｖ7が得られ、この値を、アナログ電圧記憶回路４０６に記憶する。
　同様に、ゾーン選択回路４０８により、第３ゾーン、第４ゾーン、・・・第８ゾーンを順次選択し、Ｖ6、Ｖ5、・・・、Ｖ1が順次得られ、これらの値を、アナログ電圧記憶回路４０６に順次記憶する。
　次に、アナログ電圧記憶回路４０６から、アナログ電圧記憶回路４０６に記憶されたＶ1を、上位ＡＤ変換器４０３に入力し、実施の形態１と同様にして、Ｖ1に対してＣ1を計算する。
　同様に、Ｖ2に対してＣ2を計算し、Ｖ3に対してＣ3を計算し、・・・Ｖ7に対してＣ7を計算する。
　以降、実施の形態１と同様にする。
　なお、実際には、垂直信号線からの出力電圧を、正確にＶH＋ＶLにするのは困難である。しかしながら、図１０に示すように、各ゾーンは互いに平行であるので、垂直信号線からの出力電圧に、多少の誤差があっても、Ｃ1～Ｃ7に、殆ど誤差が重畳されない。
　＜実施の形態１の変形例２＞
　以下、本発明の実施の形態１の変形例２に係る固体撮像装置について、図８を参照しながら説明する。なお、本変形例２では、実施の形態１における構成要素と同様の構成要素には、同一の名称を付す。従って、本変形例２では、実施の形態１と同様の説明を適宜省略する。
　図８は、本発明の実施の形態１の変形例２に係る固体撮像装置を示している。
　６０１は画素である。６０２は第１の選択回路である。６０３は上位ＡＤ変換器である。６０４は第２の選択回路である。６０５は下位ＡＤ変換器である。６０７は制御回路である。６０８はゾーン選択回路である。６０９はランプ電圧発生回路である。６１０は比較器である。６１１はカウンタである。６１２はカウンタクロックである。６１３はアナログ電圧記憶器である。６１４は、算出部である。６１５は、変換部である。
　画素６０１は、行方向（図８の横方向）と列方向（図８の縦方向）の二次元に配列されている。
　第１の選択回路６０２は、画素６０１の各列に接続された垂直信号線のうちの１つを選択し、上位ＡＤ変換器６０３の入力に接続する。
　上位ＡＤ変換器６０３は、アナログ出力（図示省略）とデジタル出力（図示省略）とを備えている。入力される電圧値に対応したデジタル値が、デジタル出力から出力される。
　第２の選択回路６０４は、上位ＡＤ変換器６０３のアナログ出力を、下位ＡＤ変換器６０５のうちの１つを選択して接続する。
　下位ＡＤ変換器６０５として、シングルスロープ型ＡＤ変換器が考えられるが、ＡＤ変換方式は、これに限られるものではない。
　制御回路６０７は、第１の選択回路６０２、上位ＡＤ変換器６０３、ゾーン選択回路６０８および第２の選択回路６０４を制御する。
　以下、本発明の実施の形態１の変形例２に係る固体撮像装置の動作を説明する。なお、本変形例２では、実施の形態１と重複する説明を、適宜省略する。また、本変形例２では、Ｍ＝３，Ｎ＝９の場合を例に挙げて説明するが、他の場合も同様である。
　まず、制御回路６０８により、上位ＡＤ変換器６０２を「通常モード」から「補正モード」に切り替える。
　次に、画素６０１から、Ｖ1を入力する。具体的には、画素６０１として、図７のような画素を用いた場合は、ある行の画素に対して、次のようにする。まず、電源線５０５に電源電圧、リセット信号線５０６に１、トランスファーゲート信号線５０７に０を印加する。次に、リセット電圧線５０８に、Ｖ1＋Ｖtを入力する。これにより、垂直信号線５０９から、Ｖ1を出力することができる。
　次に、画素６０１から出力されたＶ1を、上位ＡＤ変換器６０２に入力し、実施の形態１と同様にして、Ｖ1に対してＣ1を計算する。
　同様に、Ｖ2に対してＣ2を計算し、Ｖ3に対してＣ3を計算し、・・・Ｖ7に対してＣ7を計算する。
　以降、実施の形態１と同様にする。
　本発明に係る固体撮像装置は、十分に高速なＡＤ変換の処理速度を確保し、且つ、連続性の確保されたデジタル値を得ることができ、電子スチルカメラ等に利用することができ、有用である。
１０１，４０１，６０１　画素
１０２，４０２，６０２　第１の選択回路
１０３，４０３，６０３　上位ＡＤ変換器
１０４，４０４，６０４　第２の選択回路
１０５，４０５，６０５　下位ＡＤ変換器
１０６　閾値電圧発生回路
４０６　アナログ電圧記憶回路
１０７，４０７，６０７　制御回路
１０８，４０８，６０８　ゾーン選択回路
１０９，４０９，６０９　ランプ電圧発生回路
１１０，４１０，６１０　比較器
１１１，４１１，６１１　カウンタ
１１２，４１２，６１２　カウンタクロック
１１３，４１３，６１３　アナログ電圧記憶器
１１４，４１４，６１４　算出部
１１５，４１５，６１５　変換部
２０１　ラダー回路
２０２　スイッチ
２０３　オペアンプ
２０４　出力トランジスタ
２０５　負荷抵抗
３０１～３０４　配線
３０５-１～３０５-２M　第１～第２Mの計算ユニット
３０６　インピーダンス変換器
３０７　デコーダ・選択回路
３０８　ゾーン選択回路
５０１　フォトダイオード
５０２　トランスファートランジスタ
５０３　リセットトランジスタ（スイッチ用トランジスタ）
５０４　ソースフォロワトランジスタ（増幅用トランジスタ）
５０５　電源線
５０６　リセット信号線
５０７　トランスファーゲート信号線
５０８　リセット電圧線
５０９　垂直信号線

Claims (12)

  1. 　二次元に配列された複数の画素と、
    　前記画素のうち同列の画素を接続する複数の垂直信号線と、
    　複数の上位アナログデジタル変換回路（上位アナログデジタル変換回路の変換ビット数をＭとする）と、
    　複数の下位アナログデジタル変換回路と、
    　前記上位アナログデジタル変換回路の個々に対応した第１の選択回路と、
    　前記上位アナログデジタル変換回路の個々に対応した第２の選択回路とを備え、
    　前記第１の選択回路は、通常モードにおいては前記垂直信号線のうち１つを選択して選択した垂直信号線の電圧を出力する一方、補正モードにおいては補正用電圧を出力し、
    　前記上位アナログデジタル変換回路は、前記第１の選択回路の出力に基づく信号電圧と２M個の閾値電圧との差に応じた２M個の残差電圧を算出し、通常モードにおいては、前記２M個の閾値電圧のうち前記信号電圧を超えない最大の閾値電圧に対応する上位ビットのデジタル値を出力すると共に当該最大の閾値電圧に対応する残差電圧を出力する一方、補正モードにおいては、前記２M個の閾値電圧のうちいずれか１つである選択閾値電圧に対応する残差電圧を出力し、
    　前記第２の選択回路は、前記下位アナログデジタル変換回路のうち１つを選択して前記上位アナログデジタル変換回路の出力を接続することを特徴とする固体撮像装置。
  2. 　前記上位アナログデジタル変換回路は、
    　　前記２M個の閾値電圧に対応する前記２M個の残差電圧を算出し出力すると共に前記信号電圧と前記２M個の閾値電圧との大小関係を出力する２M個の算出部と、
    　　前記２M個の算出部により出力された前記大小関係に基づいて、前記２M個の閾値電圧のうち前記信号電圧を超えない最大の閾値電圧に対応する上位ビットのデジタル値を出力すると共に当該最大の閾値電圧に対応する残差電圧を選択する選択回路と、
    　　前記２M個の算出部により出力される前記２M個の残差電圧のうち前記選択閾値電圧に対応する残差電圧を選択する選択回路とを備えていることを特徴とする請求項１に記載の固体撮像装置。
  3. 　補正モードにおいて、前記２M個の閾値電圧のうちｋ番目（ｋは自然数）に大きい閾値電圧に対応する残差電圧が前記上位アナログデジタル変換回路により出力された場合の前記下位アナログデジタル変換回路の出力と、ｋ＋１番目に大きい閾値電圧に対応する残差電圧が前記上位アナログデジタル変換回路により出力された場合の前記下位アナログデジタル変換回路の出力との差分を算出する算出部をさらに備えていることを特徴とする請求項１または２に記載の固体撮像装置。
  4. 　前記算出部により算出された前記差分に基づいて、上位ビットと下位ビットとを合わせたデジタル値を変換する変換部をさらに備えていることを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記２M個の閾値電圧を発生し出力する閾値電圧発生回路をさらに備え、
    　前記補正用電圧は、前記閾値電圧発生回路により出力された前記２M個の閾値電圧のうち１つであることを特徴とする請求項１～４のうちいずれか１項に記載の固体撮像装置。
  6. 　前記閾値電圧発生回路は、
    　　出力トランジスタと、
    　　比較器と、
    　　ラダー回路とを含み、
    　前記ラダー回路は、
    　　信号電圧の上限値に設定された第１の参照電圧と、信号電圧の下限値に設定された第２の参照電圧との間に、互いに同一の２M個の直列に接続された抵抗またはコンデンサを含み、
    　　外部からの制御信号により前記抵抗または前記コンデンサそれぞれの両端の電圧で生成される２M個の閾値電圧のうち１つを選択的に出力し、
    　前記比較器は、前記出力トランジスタからの出力電圧と、前記ラダー回路からの出力電圧とを比較し、比較結果に応じた電圧を前記出力トランジスタの入力に出力することを特徴とする請求項５に記載の固体撮像装置。
  7. 　前記画素は、外部から入力される参照電圧に従った電圧を前記垂直信号線に出力し、
    　前記垂直信号線に出力された前記電圧と前記２M個の閾値電圧との差に応じた２M個の電圧を記憶すると共に前記２M個の電圧のうち１つを前記補正用電圧として出力する電圧記憶回路をさらに備えていることを特徴とする請求項１～４のうちいずれか１項に記載の固体撮像装置。
  8. 　前記画素は、
    　　増幅用トランジスタと、
    　　前記増幅用トランジスタの入力に接続されたスイッチ用トランジスタとを備え、
    　前記参照電圧が、前記スイッチ用トランジスタを介して前記増幅用トランジスタに入力されることを特徴とする請求項７に記載の固体撮像装置。
  9. 　前記参照電圧の値は、信号電圧の上限値および下限値に対し、前記増幅用トランジスタのオフセット電圧を加えた値に略等しいことを特徴とする請求項８項に記載の固体撮像装置。
  10. 　前記画素は、外部から入力される参照電圧に従った電圧を前記垂直信号線に出力し、
    　前記補正用電圧は、前記垂直信号線に出力された前記電圧であることを特徴とする請求項１～４のうちいずれか１項に記載の固体撮像装置。
  11. 　前記画素は、
    　　増幅用トランジスタと、
    　　前記増幅用トランジスタの入力に接続されたスイッチ用トランジスタとを備え、
    　前記参照電圧が、前記スイッチ用トランジスタを介して前記増幅用トランジスタに入力されることを特徴とする請求項１０に記載の固体撮像装置。
  12. 　前記参照電圧の値は、２M個の閾値電圧のうち１つに対して、前記増幅用トランジスタのオフセット電圧を加えた値に略等しいことを特徴とする請求項１１に記載の固体撮像装置。
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