JP4992681B2 - 固体撮像装置 - Google Patents

Description

本発明は、列並列Ａ／Ｄ変換方式の固体撮像装置に関するものである。

近年、ＣＭＯＳイメージセンサの高速動作を実現するために、Ａ／Ｄ変換をＣＭＯＳイメージセンサの各列内で行う列並列Ａ／Ｄ変換方式のＣＭＯＳイメージセンサが開発されている。列並列Ａ／Ｄ変換方式は、列毎に並列処理するＡ／Ｄコンバータにより画素の固定パターンノイズを抑圧しながらデジタル信号に変換するものである（非特許文献１、特許文献１）。具体的には、列信号線毎にコンパレータを設け、各コンパレータに対応する画素からの画素信号とランプ信号とを入力し、ランプ信号の入力を開始してからランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでの時間をカウントすることでＡ／Ｄ変換が行われる。

また、非特許文献２及び特許文献２には、基準成分をダウンカウントモードによりカウントした後、信号成分をアップカウントモードによりカウントする減算処理を行い、単位画素ごとのばらつきを含んだリセット成分と、カラムＡＤ回路ごとのオフセット成分とを除去するＡＤ変換方法が開示されている（特許文献２段落［０１６５］〜［０１６９］）。
米本和也著、"ＣＣＤ／ＣＭＯＳイメージセンサの基礎と応用"、ＣＱ出版社、Ｐ．２０１〜２０３ ＳＯＮＹ ＣＸ−ＰＡＬ７１号 http://www.sony.co.jp/Products/SC-HP/cx_pal/vol71/pdf/featuring71.pdf 特開平５−４８４６０号公報 特開２００５−３２３３３１号公報

しかしながら、上述した列並列Ａ／Ｄ変換方式のイメージセンサにおいては、列信号線の数が増大すると、各コンパレータに入力されるランプ信号は、信号源と各コンパレータとを繋ぐランプ信号線の配線長の増大に伴う配線負荷の増大により遅延量が増大する。その結果、入射光量が同じであっても、ランプ信号線の配線長が長い列のＡ／Ｄ変換後の画素信号は、短い列の画素信号に比べて値が大きくなるというようにＡ／Ｄ変換後の画素信号にばらつきが生じ、出力画像にシェーディングが現れるという問題があった。

本発明の目的は、各列のランプ信号の遅延量の相違により出力画像にシェーディングが現れることを抑制することができる固体撮像装置を提供することである。

（１）本発明による固体撮像装置は、列並列Ａ／Ｄ変換方式の固体撮像装置であって、Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素を備え、各列に対応するＭ本の列信号線に画素信号を出力する画素部と、ランプ信号を生成してランプ信号線に出力するランプ信号生成部と、前記列信号線を介して前記画素信号が入力されると共に、前記ランプ信号線を介して前記ランプ信号が入力され、前記ランプ信号の電圧レベルが前記画素信号の電圧レベルに達したときに検出信号を出力する各列に対応するＭ個の比較部と、前記ランプ信号生成部が前記ランプ信号の出力を開始してから、各比較部により前記検出信号が出力されるまでの時間をカウントすることで、前記画素信号をアナログ−デジタル変換するＡ／Ｄ変換部と、前記ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の遅延量の相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減する補正処理を行う補正部とを備えることを特徴とする。

この構成によれば、ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の遅延量の相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減するための補正処理が行われるため、出力画像にシェーディングが現れることを抑制することができる。

（２）前記補正部は、前記ランプ信号の遅延量が最大又は最小の列を基準として、前記補正処理を行うことが好ましい。

この構成によれば、ランプ信号線の配線長が最短の列、又は最長の列を基準に補正処理が行われるため、処理の簡略化を図ることが可能となる。

（３）前記補正部は、各列のアナログ−デジタル変換後の画素信号に対して前記補正処理を行うことが好ましい。

この構成によれば、補正処理がデジタル的に行われるため、出力画像にシェーディングが現れることを精度良く抑制することができる。

（４）前記補正部は、各列の画素信号をそれぞれ遅延させることで前記補正処理を行うことが好ましい。

この構成によれば、ランプ信号の各列の遅延量の相違に基づくＡ／Ｄ変換後の画素信号のばらつきが低減するように、画素信号の遅延量が調節されるため、出力画像にシェーディングが現れることを精度良く抑制することができる。

（５）前記補正部は、各列信号線において、各比較部の前段に接続された遅延部により構成されていることが好ましい。

この構成によれば、各列信号線の比較部の前段に接続された遅延部により画素信号の遅延量が調節されるため、この遅延量を精度良く調節することができる。

（６）前記比較部は、前記ランプ信号及び前記画素信号を比較するコンパレータと、コンパレータからの信号のエッジを検出するエッジ検出回路とを含み、前記補正部は、各列信号線において、前記コンパレータ及び前記エッジ検出回路の間に接続された遅延部により構成されていることが好ましい。

この構成によれば、コンパレータとエッジ検出回路との間に接続された遅延部により画素信号の遅延量が調節されるため、この遅延量を精度良く調節することができる。

（７）前記遅延部は、遅延量に応じた個数の遅延回路により構成されていることが好ましい。

この構成によれば、遅延量が同じである遅延回路の接続数を調節することで遅延部の遅延量を調節することができる。

（８）前記遅延回路は、Ｄフリップフロップにより構成されていることが好ましい。

この構成によれば、Ｄフリップフロップにより遅延回路が構成されているため、遅延回路の構成の簡略化を図ることができる。

（９）前記補正部は、ランプ信号の各列の遅延量を定期的に検出し、検出結果に基づいて、前記補正処理に用いる補正値を求めることが好ましい。

この構成によれば、定期的にランプ信号の各列の遅延量が検出され、その検出結果に基づいて、補正処理に用いられる補正値が求められるため、環境温度の変化によるＡ／Ｄ変換後の画素信号のばらつきの変化に対して柔軟に対応することができる。

本発明によれば、各列のランプ信号の遅延量の相違により出力画像にシェーディングが現れることを抑制することができる。

（実施の形態１）
以下、本発明の実施の形態１による固体撮像装置について説明する。図１は、本発明の実施の形態１による固体撮像装置のブロック図を示している。図１に示す固体撮像装置は、列並列Ａ／Ｄ（アナログデジタル）変換方式のＣＭＯＳイメージセンサを備える固体撮像装置であり、画素部１０、垂直走査回路２０、ランプ信号生成回路３０、ＧＣＡ・ＣＤＳ回路４０、コンパレータ（ＣＭＰ）５０（比較部の一例）、エッジ検出回路（ＥＤ：Edge Detector：比較部の一例）６０、カウンタ７０（Ａ／Ｄ変換部の一例）、ラッチ部８０（Ａ／Ｄ変換部の一例）、センスアンプ（ＳＡ：Sense Amp）９０、水平走査回路１００、タイミングジェネレータ（ＴＧ）１１０、及び制御部３００（補正部の一例）を備える。なお、本実施の形態では、図１に示す制御部３００以外の各回路が１チップ化されたＣＭＯＳイメージセンサを構成する。なお、ＣＭＯＳイメージセンサを構成する各回路を１チップ化することなく、個別の回路で構成してもよい。

画素部１０は、Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素１１を備え、各列に対応するＭ本の列信号線Ｌ２に画素信号を出力する。なお、図１では、説明の便宜上、２行×３列の合計６個の画素１１のみを示している。画素１１は、フォトダイオード及び増幅回路等を備え、フォトダイオードで光電変換された信号電荷を増幅回路で増幅して電気信号に変換し、画素信号として列信号線Ｌ２に出力する。本実施の形態では、画素１１は、入射光量が多くなるにつれて、電圧レベルの小さな画素信号を出力するが、これに限定されず、入射光量が多くなるにつれて、電圧レベルの大きな画素信号を出力してもよい。列信号線Ｌ２は、各列に対応してＭ本存在し、各列に配列されたＮ個の画素のそれぞれと接続されている。

垂直走査回路２０は、例えばシフトレジスタから構成され、タイミングジェネレータ１１０から出力されるクロック信号ＣＬＫに従って、行信号線Ｌ３を行方向にサイクリックに選択し、画素１１から画素信号を出力させる。

ランプ信号生成回路３０は、クロック信号ＣＬＫに従ってランプ信号を生成してランプ信号線Ｌ１に出力する。ここで、ランプ信号生成回路３０は、垂直走査回路２０が１つの行を選択している間に１つのランプ信号を出力するというように、垂直走査回路２０と同期して、行単位でランプ信号を出力する。なお、本実施の形態では、ランプ信号は、時間が経過するにつれて線形に減少する波形を採用するが、これに限定されず、時間が経過するにつれて線形に増大する波形を採用してもよい。ＧＣＡ・ＣＤＳ回路４０は、ＧＣＡ（Gain Control Amp）及びＣＤＳ（Correlated Double Sampling）回路を含み、画素信号に含まれる固定パターンノイズを除去する。

コンパレータ５０は、各列に対応してＭ個存在し、列信号線Ｌ２を介して画素信号が入力されると共に、ランプ信号線Ｌ１を介してランプ信号が入力され、ランプ信号の電圧レベルが画素信号の電圧レベルに達したときに、クロック信号ＣＬＫに従って、出力する信号をハイレベルからローレベルにする又はローレベルからハイレベルにする。具体的には、コンパレータ５０は、一方の入力端子がランプ信号線Ｌ１を介してランプ信号生成回路３０に接続され、他方の入力端子が列信号線Ｌ２に接続され、出力端子がエッジ検出回路６０に接続されている。

エッジ検出回路６０は、各列に対応してＭ個存在し、クロック信号ＣＬＫに従ってコンパレータ５０から出力される信号のエッジを検出し、パルス状の検出信号をラッチ部８０に出力する。

カウンタ７０は、４ビットカウンタから構成され、クロック信号ＣＬＫに従ってカウント動作を行う。ここで、カウンタ７０は、最下位ビットから最上位ビットまでの４ビットのそれぞれに対応する４本のカウント信号線ＣＬ１〜ＣＬ４を介して、ラッチ部８０と接続されている。カウント信号線ＣＬ１は、例えばクロック信号ＣＬＫと同一周期のカウント信号を出力し、カウント信号線ＣＬ２は、例えばクロック信号ＣＬＫを２分周したカウント信号を出力し、カウント信号線ＣＬ３は、例えばクロック信号ＣＬＫを４分周したカウント信号を出力し、カウント信号線ＣＬ４は、例えばクロック信号を８分周したカウント信号を出力する。

ラッチ部８０は、４本のカウント信号線ＣＬ１〜ＣＬ４及びＭ本の列信号線Ｌ２のそれぞれに対応する４行×Ｍ列のマトリックス状に配列された４Ｍ個のラッチ回路８１を備える。ラッチ回路８１は、エッジ検出回路６０からエッジ検出信号が出力されたときにカウンタ７０から出力されたカウント信号がハイレベルである場合、１の信号をラッチし、ローレベルである場合、０の信号をラッチする。これにより、各列の４個のラッチ回路８１により、対応する列の１つの画素１１から出力された画素信号の４ビットのデジタル値がラッチされる。すなわち、カウンタ７０とラッチ部８０とによって、各画素１１から出力されたアナログの画素信号が４ビットのデジタルの画素信号にＡ／Ｄ変換される。

センスアンプ９０は、４本のカウント信号線ＣＬ１〜ＣＬ４のそれぞれに対応して４個存在し、ラッチ回路８１から出力された信号を増幅し、制御部３００に出力する。ここで、ラッチ回路８１は、省エネルギー化の観点から電圧振幅の小さな信号を出力しているため、センスアンプ９０は、この電圧振幅の小さな信号を増幅することで０の信号と１の信号との差を顕在化している。これにより、制御部３００は、０の信号と１の信号とを明確に区別することが可能となる。

水平走査回路１００は、例えばシフトレジスタから構成され、クロック信号ＣＬＫと同期して、Ｍ本の列信号線Ｌ２を列方向にサイクリックに選択し、各列を構成する４個のラッチ回路８１にラッチした信号を出力させる。タイミングジェネレータ１１０は、クロック信号ＣＬＫを生成し、垂直走査回路２０、ランプ信号生成回路３０、コンパレータ５０、エッジ検出回路６０、カウンタ７０、及び水平走査回路１００等に供給し、これらの各回路の動作を同期させる。

制御部３００は、ＣＰＵ、ＲＯＭ、ＲＡＭ等を含み、固体撮像装置の全体制御を司る。更に、制御部３００は、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の遅延量の相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきを低減する補正処理を行う。ここで、制御部３００に入力されるＡ／Ｄ変換された画素信号の最下位ビットをＶＳ［０］と表し、ＶＳ［０］の１桁上のビットをＶＳ［１］と表し、ＶＳ［１］の１桁上のビットをＶＳ［２］と表し、最上位ビットをＶＳ［３］と表す。なお、制御部３００の処理の詳細については後述する。

図１では、説明の便宜上、カウンタ７０を４ビットカウンタとしたが、これに限定されず、２ビット以上の任意のカウンタを採用してもよい。この場合、カウンタ７０が１２ビットカウンタであれば、１列あたりのラッチ回路８１の個数を１２個、カウンタ７０が８ビットカウンタであれば、１列あたりのラッチ回路８１の個数を８個とするように、カウンタ７０のビット数に応じて、各列のラッチ回路の個数を適宜変更すればよい。

次に、図１に示す固体撮像装置の動作について説明する。垂直走査回路２０により１行の行信号線Ｌ３が選択されると、選択された行に配列された各画素１１は画素信号を列信号線Ｌ２に出力する。列信号線Ｌ２に出力された各列の画素信号は、各列のラッチ回路８１によりラッチされ、４ビットのデジタルの画素信号とされる。そして、水平走査回路１００により、列信号線Ｌ２が順次選択され、４ビットのデジタルの画素信号がセンスアンプ９０を介して順次制御部３００に出力される。

図２は、カウンタ７０として２ビットカウンタを採用したときの固体撮像装置の動作を示すタイミングチャートであり、（ａ）はランプ信号を示し、（ｂ）はコンパレータ５０に入力されるクロック信号ＣＬＫを示し、（ｃ）はコンパレータ５０から出力される信号を示し、（ｄ）はエッジ検出回路６０から出力される検出信号を示し、（ｅ）はカウンタ７０のカウント値を示している。

図２（ａ）の時刻ｔ０において、ランプ信号生成回路３０からランプ信号が出力される。ランプ信号は、時間が経過するにつれて線形に減少する。このとき、図２（ｅ）に示すように、カウンタ７０により、カウント値がリセットされ、クロック信号ＣＬＫのカウントが開始される。時刻ｔ１において、図２（ａ）に示すように、ランプ信号の電圧レベルが画素１１から出力される画素信号の電圧レベルに到達すると、図２（ｃ）に示すように、コンパレータ５０により出力される信号がハイレベルからローレベルに立ち下げられる。

コンパレータ５０から出力される信号が立ち下げられると、図２（ｄ）に示すように、エッジ検出回路６０により検出信号が出力される。そして、検出信号が出力された列に対応する２個のラッチ回路８１は、図２（ｅ）に示すように、検出信号の受け付け時にカウンタから「０１」のカウント信号が出力されているため、「０１」の信号をラッチする。

画素１１からは、入射光量が大きいほど低い電圧レベルの画素信号が出力されているため、入射光量が大きいほどランプ信号の電圧レベルが画素信号の電圧レベルに到達するまでの時間が長くなる結果、入射光量が大きいほどデジタルの画素信号のレベルは高くなる。なお、図２では、右下がりのランプ信号を採用したが、右上がりのランプ信号を採用してもよく、この場合、入射光量が大きいほどデジタルの画素信号のレベルは低くなる。

図３は、ランプ信号の遅延量の変化を示した図であり、（ａ）はランプ信号線Ｌ１を示し、（ｂ）はランプ信号を示し、（ｃ）はランプ信号のばらつきの分布を示している。

図３（ａ）に示すようにランプ信号線Ｌ１は、寄生抵抗及び寄生容量からなる配線負荷を有している。そのため、図３（ｂ）の点線に示すように、ランプ信号は信号源であるランプ信号生成回路３０から離れるにつれて遅延量が増大する。したがって、入射光量が同じであっても、ランプ信号生成回路３０から離れた列ほどエッジ検出回路６０から出力される検出信号の出力タイミングが遅れてしまう。

図４は、図２においてランプ信号が遅延した場合の画素信号のばらつきを説明する図であり、（ａ）はランプ信号を示し、（ｂ）はコンパレータ５０に入力されるクロック信号ＣＬＫを示し、（ｃ）はコンパレータ５０から出力される信号を示し、（ｄ）はエッジ検出回路６０から出力される検出信号を示し、（ｅ）はカウンタ７０のカウント値を示している。図４（ａ）の点線で示すようにランプ信号が実線で示す遅延のないランプ信号に対して遅延すると、カウント開始時刻である時刻ｔ０からランプ信号が画素信号の電圧レベルに到達する時刻が時刻ｔ１からΔｔ遅れた時刻ｔ１´にシフトする。そのため、本来、時刻ｔ１で出力されるべき検出信号が、図４（ｄ）に示すように時刻ｔ１´で出力されてしまう。その結果、図４（ｅ）に示すように、ラッチ部８０により「０１」の信号がラッチされるべきところを「１０」の信号がラッチされ、ラッチされる信号が１ＬＳＢ増加する。

また、ラッチ部８０にラッチされる信号は、カウンタ７０が１つのカウント値を保持する期間であるカウント周期との関係から、ランプ信号生成回路３０から列が離れるにつれて連続的ではなく段階的にＬＳＢ数が増加する。例えば、図４（ａ）の実線で示すランプ信号に対する遅延量がカウント周期よりも短い列では、ラッチされる信号の増加分は０ＬＳＢであるが、遅延量がカウント周期よりも長い列では、ラッチされる信号の増加分は１ＬＳＢ以上となる。ここで、本明細書では、ランプ信号の遅延量がラッチ部８０によりラッチされる信号を１ＬＳＢ増加させる場合、ランプ信号は１ＬＳＢ遅延していると表現する。

したがって、ランプ信号の遅延量の最大値が４ＬＳＢ未満とすると、図３（ｃ）に示すように、各列は、ランプ信号の遅延量が１ＬＳＢ未満の列からなるブロックＢＬ１と、ランプ信号の遅延量が１ＬＳＢ以上２ＬＳＢ未満の列からなるブロックＢＬ２と、ランプ信号の遅延量が２ＬＳＢ以上３ＬＳＢ未満の列からなるブロックＢＬ３と、ランプ信号の遅延量が３ＬＳＢ以上４ＬＳＢ未満の列からなるブロックＢＬ４とのいずれかの領域に属することになる。そして、ブロックＢＬ１〜ＢＬ４の各ブロックでラッチされる同一入射光量の信号は、ブロックＢＬ１に対して、それぞれ０、１、２、３ＬＳＢ増加し、Ａ／Ｄ変換後の画素信号がブロック毎にばらついてしまう。

そこで、制御部３００は、このブロック毎のばらつきが低減されるようにＡ／Ｄ変換後の画素信号にオフセットを加えて補正する。ここで、制御部３００は、ランプ信号の遅延量が最大の列、すなわち、ブロックＢＬ４を基準にしてＡ／Ｄ変換後の画素信号を補正してもよいし、ランプ信号の遅延量が最小の列、すなわち、ブロックＢＬ１を基準にしてＡ／Ｄ変換号の画素信号を補正してもよい。

図５は、制御部３００によるＡ／Ｄ変換後の画素信号の補正を説明する図であり、上段の図は、Ａ／Ｄ変換後の画素信号に加えられるオフセットを示し、下段の図は、ランプ信号の遅延量のばらつきの分布を示している。なお、図５の上段において、括弧外はランプ信号の遅延量が最小の列を基準にした場合を示し、括弧内はランプ信号が最大の列を基準にした場合を示している。

制御部３００は、ランプ信号の遅延量が最小の列を基準にした場合、図５の括弧外に示すように、ブロックＢＬ１のＡ／Ｄ変換後の画素信号には、オフセットを加えず、ブロックＢＬ２〜ＢＬ４のＡ／Ｄ変換後の画素信号には、それぞれ、−１、−２、−３のオフセットを加えるというように、配線長が長いブロックほど大きなオフセット値を減算する減算処理を行う。

一方、制御部３００は、ランプ信号の遅延量が最大の列を基準にした場合、図５の括弧内に示すように、ブロックＢＬ４のＡ／Ｄ変換後の画素信号には、オフセットを加えず、ブロックＢＬ３〜ＢＬ１のＡ／Ｄ変換後の画素信号には、それぞれ、＋１、＋２、＋３のオフセットを加えるというように、配線長が長いブロックほど小さなオフセットを加える加算処理を行う。これらの補正により、ランプ信号の遅延に伴うＡ／Ｄ変換後の画素信号のばらつきを低減することが可能となる。

なお、制御部３００は、ランプ信号の遅延量が最大又は最小の列を基準としたが、これに限定されず、最大又は最小以外の所定の列を基準に上記補正を行っても良い。この場合、当該所定の列が属するブロックのＡ／Ｄ変換後の画素信号にはオフセットを加えず、当該ブロックよりランプ信号線Ｌ１の配線長が長い列のＡ／Ｄ変換後の画素信号には、ランプ信号の遅延量に応じて負のオフセットを加え、当該ブロックよりランプ信号線Ｌ１の配線長が短い列のＡ／Ｄ変換後の画素信号には、ランプ信号の遅延量に応じて正のオフセットを加えればよい。

また、制御部３００は、各列のオフセットを実験によって予め求めたものをメモリに記憶しておき、記憶したオフセットを用いてＡ／Ｄ変換後の画素信号を補正してもよいし、各列のオフセットを定期的に求め、得られたオフセットを用いてＡ／Ｄ変換後の画素信号を補正してもよい。

定期的にオフセットを求める場合、制御部３００は、各列のコンパレータ５０に入力されるランプ信号の遅延量を計測し、この遅延量が何ＬＳＢに相当するかによって、各列のオフセットを求めればよい。

ここで、制御部３００は、例えば以下のようにしてランプ信号の遅延量の計測を行えばよい。まず、各列信号線Ｌ２に同じ直流電圧Ｖ１を入力し、画素信号を取り込む場合と同じ要領でＣＭＯＳイメージセンサに直流電圧Ｖ１をＡ／Ｄ変換させて取り込む。次に、取り込んだ直流電圧Ｖ１の最小値に対する各列の直流電圧Ｖ１の差を求めることで、各列に入力されるランプ信号の遅延量が何ＬＳＢであるかを求める。このように、定期的に各列のオフセットを求めることで、温度変化によって変動するランプ信号の遅延量に基づくＡ／Ｄ変換後の画素信号のばらつきに対して柔軟に対応することが可能となる。

以上説明したように、本固体撮像装置によれば、ランプ信号線Ｌ１の配線長に起因する各コンパレータ５０に入力されるランプ信号の遅延量の相違に基づく各列のＡ／Ｄ変換後の画素信号のばらつきが低減されるため、出力画像にシェーディングが現れることを抑制することができる。また、補正処理がデジタル的に行われるため、出力画像にシェーディングが現れることを精度良く抑制することができる。

（実施の形態２）
次に、本発明の実施の形態２による固体撮像装置について説明する。図６は、実施の形態２による固体撮像装置のブロック図を示している。本実施の形態による固体撮像装置は、エッジ検出回路６０とラッチ部８０との間に遅延部１２０（補正部の一例）を接続したことを特徴とする。なお、本実施の形態において、実施の形態１と同一のものは説明を省略し、相違点のみ説明する。

図６に示す遅延部１２０は、各列に対応してＭ個存在し、各列のランプ信号の遅延量の相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減するために、画素信号、具体的にはエッジ検出回路６０から出力された検出信号を遅延させる。

遅延部１２０は、２個の遅延回路１２１、１２１を備えている。ここで、遅延回路１２１は、例えば、遅延量が１ＬＳＢであるＤフリップフロップにより構成されている。また、説明の便宜上、図６では列数を３つとし、左列はランプ信号に遅延が生じていない領域を示し、中央の列はランプ信号の遅延量が１ＬＳＢの領域を示し、右列はランプ信号の遅延量が２ＬＳＢの領域を示している。

図７は、図６に示す中央の列の動作を示すタイミングチャートであり、（ａ）はランプ信号を示し、（ｂ）はコンパレータ５０に入力されるクロック信号ＣＬＫを示し、（ｃ）はコンパレータ５０から出力される信号を示し、（ｄ）はエッジ検出回路６０から出力される検出信号を示し、（ｅ）は遅延部１２０により１ＬＳＢ遅延された検出信号を示し、（ｆ）はカウンタ７０のカウント値を示している。

図６に示す右列はランプ信号の遅延量が２ＬＳＢであり、中央の列はランプ信号の遅延量が１ＬＳＢであるため、右列及び中央の列に同じ電圧レベルの画素信号が入力されたとしても、右列のＡ／Ｄ変換後の画素信号は、中央の列のＡ／Ｄ変換後の画素信号に比べて１ＬＳＢ大きくなりばらつきが発生する。そこで、図７（ｅ）に示すように中央の列の検出信号を１ＬＳＢ遅延させ、ラッチ部８０に「０１」ではなく「１０」の信号をラッチさせるというようにラッチさせる信号を１ＬＳＢ増加させている。また、左列においては、検出信号を２ＬＳＢ遅延させ、ラッチさせる信号を２ＬＳＢ増加させている。これにより、ランプ信号の遅延量が最大である右列を基準として、Ａ／Ｄ変換後の画素信号のばらつきを低減することが可能となる。

具体的には、図６に示すように、左列の遅延部１２０には２個の遅延回路１２１が画素信号線Ｌ２に接続され、中央の列の遅延部１２０には１個の遅延回路１２１が画素信号線Ｌ２に接続され、右列の遅延部１２０には遅延回路１２１が接続されていないというように配線長が長い列ほど遅延量が小さくされている。これにより、左、中央、右列の検出信号をそれぞれ２、１、０ＬＳＢ遅延させることが可能となり、Ａ／Ｄ変換後の画素信号のばらつきを低減させ、出力画像にシェーディングが現れることを抑制することができる。

なお、左列を基準にＡ／Ｄ変換後の画素信号のばらつきを低減させる場合は、右列を基準とする場合とは逆に左、中央、右列の検出信号をそれぞれ０、１、２ＬＳＢ遅延させるというように配線長が長い列ほど遅延量を大きくすればよい。また、遅延部１２０の遅延量を調節可能に構成し、各列のランプ信号の遅延量を定期的に計測し、この遅延量に従って、各列の遅延部１２０の遅延量を調節してもよい。こうすることで、温度変化によって変動するランプ信号の遅延量に基づくＡ／Ｄ変換後の画素信号のばらつきに対して柔軟に対応することが可能となる。

ここで、遅延量の計測手法としては実施の形態１と同一の手法を用いればよい。また、遅延部１２０の遅延量を調節可能な構成としては、例えば、各遅延部１２０に複数の遅延回路１２１を設けると共に、各遅延回路１２１を列信号線Ｌ２に接続するためのスイッチを設け、制御部３００がこのスイッチをオン・オフする構成を採用すればよい。

また、上記説明では３列の場合を示したが、列数が２つ又は４つ以上の場合であっても、３列の場合と同様にして、各列のランプ信号の遅延量が何ＬＳＢに該当するかに応じて、各列の遅延部１２０の遅延量を定めればよい。また、各列のランプ信号の遅延量を定期的に計測しない場合は、各列のランプ信号の遅延量から各列の遅延部１２０の遅延量を予め求め、この遅延量となる個数の遅延回路１２１で各列の遅延部１２０を構成すればよい。これにより回路規模を小さくすることができる。

（実施の形態３）
次に、本発明の実施の形態３による固体撮像装置について説明する。図８は、実施の形態３による固体撮像装置のブロック図を示している。本実施の形態による固体撮像装置は、図８に示すように、遅延部１２０（補正部の一例）をコンパレータ５０及びエッジ検出回路６０の間に接続したことを特徴とする。なお、本実施の形態において、実施の形態１、２と同一のものは説明を省略し、相違点のみ説明する。また、図９では、３列のものを示しているが、各列のランプ信号の遅延量は実施の形態２で説明したものと同一である。

図９は、図８に示す中央の列の動作を示すタイミングチャートであり、（ａ）はランプ信号を示し、（ｂ）はコンパレータ５０に入力されるクロック信号ＣＬＫを示し、（ｃ）はコンパレータ５０からの出力信号を示し、（ｄ）は１ＬＳＢ遅延されたコンパレータ５０からの出力信号を示し、（ｅ）はエッジ検出回路６０から出力される検出信号を示し、（ｆ）はカウンタ７０のカウント値を示している。

図９（ｅ）に示すように中央の列のコンパレータ５０の出力信号を１ＬＳＢ遅延させ、ラッチ部８０に「０１」ではなく「１０」の信号をラッチさせている。また、左列においては、検出信号を２ＬＳＢ遅延させ、ラッチさせる信号を２ＬＳＢ増加させている。これにより、実施の形態２と同様にして、ランプ信号の遅延量が最大である右列を基準として、Ａ／Ｄ変換後の画素信号のばらつきを低減させることが可能となる。本実施の形態は、遅延部１２０の接続箇所以外は実施の形態２と同じであるため、詳細な説明は省略する。

なお、実施の形態２，３では、ランプ信号の遅延量が最大又は最小の列を基準にして、画素信号のばらつきを低減させたが、遅延量が相当大きな場合は、Ａ／Ｄ変換後の階調性を大きく損なう虞がある。そこで、階調性を損なわないために、１ビット分ランプ信号を長くし、各列のラッチ回路８１の個数を１ビット余分に設けることで階調性を損なわないようにしてもよい。

また、実施の形態２，３では、遅延部１２０を設けることで画素信号のばらつきを低減させたが、遅延部１２０を省き、Ａ／Ｄ変換後の画素信号に対して実施の形態１で示す補正処理を行う専用の回路を、ＣＭＯＳイメージセンサ内部のセンスアンプ９０の出力側に設けることで画素信号のばらつきを低減させてもよい。

また、実施の形態１〜３では、ランプ信号生成回路３０を１つとしたが、これに限定されず、複数個設けても良い。この場合、奇数列にランプ信号を出力するランプ信号生成回路と、偶数列にランプ信号を出力するランプ信号生成回路との合計２個のランプ生成回路を設けてもよいし、左側半分の列と右側半分の列とにランプ信号を生成する合計２個のランプ信号生成回路を設けてもよいし、各列を複数のブロックに分け、各ブロックにランプ信号を生成する複数個のランプ信号生成回路を設けてもよい。

本発明の実施の形態１による固体撮像装置のブロック図を示している。 ２ビットカウンタを採用したときの固体撮像装置の動作を示すタイミングチャートである。 ランプ信号の傾きの変化を示した図である。 図２においてランプ信号が遅延した場合の画素信号のばらつきを説明する図である。 制御部によるＡ／Ｄ変換後の画素信号の補正を説明する図である。 実施の形態２による固体撮像装置のブロック図を示している。 図６に示す中央の列の動作を示すタイミングチャートである。 実施の形態２による固体撮像装置のブロック図を示している。 図８に示す中央の列の動作を示すタイミングチャートである。

符号の説明

１０ 画素部
１１ 画素
２０ 垂直走査回路
３０ ランプ信号生成回路
４０ ＧＣＡ・ＣＤＳ回路
５０ コンパレータ
６０ エッジ検出回路
７０ カウンタ
８０ ラッチ部
８１ ラッチ回路
９０ センスアンプ
１００ 水平走査回路
１１０ タイミングジェネレータ
１２０ 遅延部
１２１ 遅延回路
３００ 制御部
ＣＬ１〜ＣＬ４ カウント信号線
Ｌ１ ランプ信号線
Ｌ２ 列信号線
Ｌ３ 行信号線

Claims (8)

1. 列並列Ａ／Ｄ変換方式の固体撮像装置であって、
   Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素を備え、各列に対応するＭ本の列信号線に画素信号を出力する画素部と、
   ランプ信号を生成してランプ信号線に出力するランプ信号生成部と、
   前記列信号線を介して前記画素信号が入力されると共に、前記ランプ信号線を介して前記ランプ信号が入力され、前記ランプ信号の電圧レベルが前記画素信号の電圧レベルに達したときに検出信号を出力する各列に対応するＭ個の比較部と、
   前記ランプ信号生成部が前記ランプ信号の出力を開始してから、各比較部により前記検出信号が出力されるまでの時間をカウントすることで、前記画素信号をアナログ−デジタル変換するＡ／Ｄ変換部と、
   前記ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の遅延量の相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減する補正処理を行う補正部とを備え、
   前記補正部は、各列のアナログ−デジタル変換後の画素信号に対して前記補正処理を行うことを特徴とする固体撮像装置。
2. 列並列Ａ／Ｄ変換方式の固体撮像装置であって、
   Ｎ（Ｎは１以上の整数）行×Ｍ（Ｍは２以上の整数）列に配列された複数の画素を備え、各列に対応するＭ本の列信号線に画素信号を出力する画素部と、
   ランプ信号を生成してランプ信号線に出力するランプ信号生成部と、
   前記列信号線を介して前記画素信号が入力されると共に、前記ランプ信号線を介して前記ランプ信号が入力され、前記ランプ信号の電圧レベルが前記画素信号の電圧レベルに達したときに検出信号を出力する各列に対応するＭ個の比較部と、
   前記ランプ信号生成部が前記ランプ信号の出力を開始してから、各比較部により前記検出信号が出力されるまでの時間をカウントすることで、前記画素信号をアナログ−デジタル変換するＡ／Ｄ変換部と、
   前記ランプ信号線の配線長に起因する各比較部に入力されるランプ信号の遅延量の相違に基づく各列のアナログ−デジタル変換後の画素信号のばらつきを低減する補正処理を行う補正部とを備え、
   前記補正部は、各列の画素信号をそれぞれ遅延させることで前記補正処理を行うことを特徴とする固体撮像装置。
3. 前記補正部は、前記ランプ信号の遅延量が最大又は最小の列を基準として、前記補正処理を行うことを特徴とする請求項１又は２記載の固体撮像装置。
4. 前記補正部は、各列信号線において、各比較部の前段に接続された遅延部により構成されていることを特徴とする請求項２又は３記載の固体撮像装置。
5. 前記比較部は、前記ランプ信号及び前記画素信号を比較するコンパレータと、コンパレータからの信号のエッジを検出するエッジ検出回路とを含み、
   前記補正部は、各列信号線において、前記コンパレータ及び前記エッジ検出回路の間に接続された遅延部により構成されていることを特徴とする請求項２又は３記載の固体撮像装置。
6. 前記遅延部は、遅延量に応じた個数の遅延回路により構成されていることを特徴とする請求項４又は５記載の固体撮像装置。
7. 前記遅延回路は、Ｄフリップフロップにより構成されていることを特徴とする請求項６記載の固体撮像装置。
8. 前記補正部は、ランプ信号の各列の遅延量を定期的に検出し、検出結果に基づいて、前記補正処理に用いる補正値を求めることを特徴とする請求項１〜７のいずれかに記載の固体撮像装置。

Images