JP2021034869A - 撮像装置および撮像装置の制御方法 - Google Patents

Abstract

【課題】撮像装置の制御信号の遅延量を短時間で検出可能な撮像装置および撮像装置の制御方法を提案する。【解決手段】撮像装置１０は、複数の画素１１０を有する画素アレイ部１１と、選択部１８と、ＡＤ変換器１３０を有するＡＤ変換部１３と、を備える。複数の画素１１０は、制御信号に基づき、光電変換を行って画素信号を出力する。選択部１８は、画素信号または制御信号の一方を選択する。ＡＤ変換器１３０は、選択部が画素信号を選択した場合に、画素信号に対するＡＤ変換を実行し、選択部が制御信号を選択した場合に制御信号を検出する。【選択図】図１

Description

本開示は、撮像装置および撮像装置の制御方法に関する。

ＣＭＯＳ(Complementary Metal Oxide Semiconductor)などを用いた撮像装置が知られている。このような撮像装置では、受光素子を含む画素がアレイ状に配列され、このアレイ状に配列された画素からの読み出しを行毎に制御して、列毎に画素からの信号を出力する。

アレイ状に配列された画素を制御する制御信号は、配線の寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いのため、信号遅延が発生する。ここで、ＩＲドロップは、電源配線上に生じるＩＲ積（電流Ｉと抵抗Ｒとの積）の電圧降下である。

従来、かかる信号遅延を補正する方法として、あらかじめ不揮発性メモリに制御信号の遅延量を記憶しておき、記憶している遅延量に応じて制御信号を遅延させる方法が知られている（例えば、特許文献１参照）。

特開２０１１−１０１８４号公報

しかしながら、上記の従来技術では、フィードバックによって遅延量を決定しているため、遅延量を決定するまでに時間がかかるという問題があった。

そこで、本開示では、短時間で制御信号の遅延を検出可能な撮像装置および撮像装置の制御方法を提案する。

本開示によれば、撮像装置が提供される。撮像装置は、複数の画素と、選択部と、ＡＤ変換部と、を備える。複数の画素は、制御信号に基づき、光電変換を行って画素信号を出力する。選択部は、前記画素信号または前記制御信号の一方を選択する。ＡＤ変換部は、前記選択部が前記画素信号を選択した場合に、前記画素信号に対するＡＤ変換を実行し、前記選択部が前記制御信号を選択した場合に前記制御信号を検出する。

本開示の第１の実施形態に係る撮像装置の構成例を示すブロック図である。 本開示の第１の実施形態に係る撮像装置のデバイス構成例を示す模式図である。 本開示の第１の実施形態に係る単位画素の回路構成の一例を示す図である。 本開示の実施形態に係るＡＤ変換器の構成例を示す図である。 ＡＤ変換器の動作例を説明するための図である。 本開示の第１の実施形態に係る制御部の構成例を示すブロック図である。 本開示の第１の実施形態に係る調整部による制御信号の調整を説明するための図である。 本開示の第１の実施形態に係る調整回路の構成例を示す回路図である。 本開示の第１の実施形態に係る調整処理の流れを示すフローチャートである。 本開示の第２の実施形態に係る調整回路の構成例を示す回路図である。 本開示の第２の実施形態に係る制御部の構成例を示すブロック図である。 本開示の第２の実施形態に係る制御部による制御信号の調整を説明するための図である。 本開示の第２の実施形態に係る微調整処理の流れを示すフローチャートである。 変形例に係る撮像装置の構成例を概略的に示すブロック図である。 撮像装置を備えた撮像システムの概略構成の一例を表した図である。 撮像システムにおける撮像動作の一例を表すフローチャートである。 撮像装置を備えたＴｏＦセンサの概略構成例を示すブロック図である。

以下に、本開示の各実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。

また、以下に示す項目順序に従って本開示を説明する。
１．第１の実施形態
１−１．撮像装置の構成例
１−２．撮像装置のデバイス構成例
１−３．単位画素の回路構成例
１−４．ＡＤ変換部の構成例
１−５．制御部の機能構成例
１−６．調整回路の構成例
１−７．調整処理
２．第２の実施形態
２−１．調整回路の構成例
２−２．制御部の機能構成例
２−３．調整処理
３．変形例
４．適用例
４−１．撮像システムへの適用
４−２．測距システムへの適用

（１．第１の実施形態）
［１−１．撮像装置の構成例］
図１は、本開示の第１の実施形態に係る撮像装置の構成例を示すブロック図である。図１において、撮像装置１０は、画素アレイ部１１と、垂直走査部１２と、ＡＤ変換部１３と、画素信号線１６と、垂直信号線１７と、切替部１８と、制御部１９と、信号処理部２０と、を含む。

画素アレイ部１１は、それぞれ受光した光に対して光電変換を行う複数の画素１１０を含む。複数の画素１１０は、例えばフォトダイオードなどの光電変換部を有する。複数の画素１１０は、水平方向（行方向）および垂直方向（列方向）に二次元格子状に配列される。なお、以下、画素１１０の行方向の並びをラインと呼ぶ。

画素アレイ部１１に含まれる所定数のラインから画素信号が読み出される。読み出された画素信号に基づき、１フレームの画像（画像データ）が形成される。

また、画素アレイ部１１において、各画素１１０の行ごとに画素信号線１６が接続される。画素信号線１６の画素アレイ部１１と接続されない端部は、垂直走査部１２に接続される。また、各画素信号線１６は、それぞれ切替部１８に接続される。

垂直走査部１２は、制御部１９の制御に従い、画素１１０から画素信号を読み出す際の駆動パルス信号などの制御信号を、画素信号線１６を介して画素アレイ部１１および切替部１８へ転送する。垂直走査部１２は、制御信号を用いて画素１１０を駆動させる駆動部である。

画素アレイ部１１において、各画素１１０の列ごとに垂直信号線１７が接続される。垂直信号線１７の画素アレイ部１１と接続されない端部は、切替部１８を介してＡＤ変換部１３に接続される。画素１１０から読み出された画素信号は、垂直信号線１７を介して切替部１８に伝送される。

切替部１８は、ＡＤ変換部１３に入力する信号として、垂直走査部１２から出力される制御信号または画素１１０から読み出される画素信号のいずれか一方を選択する選択部である。切替部１８は、画素信号線１８ごとに設けられる。

図１に示す例では、切替部１８は、スイッチであり、制御部１９からの制御に基づいて、制御信号または画素信号をＡＤ変換部１３へ出力する。なお、図１に示す切替部１８は一例であり、切替部１８はスイッチに限定されない。切替部１８は、制御信号または画素信号の一方を選択的に出力できればよく、例えばセレクタ等であってもよい。

ＡＤ変換部１３は、垂直信号線１７ごとに設けられたＡＤ変換器１３０と、参照信号生成部１４と、水平走査部１５と、を含む。ＡＤ変換器１３０は、切替部１８を介して垂直信号線１７および画素信号線１６に接続される。

ＡＤ変換器１３０は、参照信号に応じて、画素アレイ部１１の各列（カラム）に対してＡＤ変換処理を行うカラムＡＤ変換器、および、制御信号の遅延を検出する検出器として機能する。

例えば参照信号生成部１４から一定の勾配で値が降下する第１参照信号が入力され、切替部１８から画素信号が入力される場合、ＡＤ変換器１３０は、画素信号に対してＡＤ変換処理を施し、ディジタル値を生成する。ＡＤ変換器１３０は、生成したディジタル値を信号処理部２０へ出力する。

一方、例えば参照信号生成部１４から一定値の第２参照信号が入力され、切替部１８から制御信号が入力される場合、ＡＤ変換器１３０は、第２参照信号と制御信号とを比較し、比較結果を制御部１９に出力する。なお、ＡＤ変換器１３０の具体例については、図３を用いて後述する。

参照信号生成部１４は、制御部１９から入力されるＡＤＣ制御信号に基づき、第１参照信号を生成する。第１参照信号は、各ＡＤ変換器１３０が画素信号をディジタル値に変換するために用いるランプ信号である。第１参照信号は、値（電圧値）が時間に対して一定の傾きで低下する信号、または、値が階段状に低下する信号である。

参照信号生成部１４は、制御部１９から入力される検出制御信号に基づき、第２参照信号を生成する。第２参照信号は、所定の値（電圧値）の信号である。かかる所定の値は、垂直走査部１２から出力される制御信号のレベル（電圧値）に応じた値であり、予め決められているものとする。

参照信号生成部１４は、制御部１９からの制御に従い、第１参照信号または第２参照信号をＡＤ変換器１３０に供給する。参照信号生成部１４は、例えばＤＡ変換回路などを用いて構成される。

水平走査部１５は、制御部１９の制御に従い、各ＡＤ変換器１３０を所定の順番で選択する選択走査を行うことで、各ＡＤ変換器１３０が一時的に保持しているディジタル値を信号処理部２０へ順次出力させる。水平走査部１５は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。

信号処理部２０は、ＡＤ変換器１３０から供給されたディジタル値にノイズ低減を行う相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）処理等を施し、画素データを生成する。信号処理部２０は、生成した画素データを撮像装置１０の外部へ出力する。

信号処理部２０から出力された画素データは、例えば撮像装置１０の外部の例えばフレームバッファ（図示省略）に順次記憶される。フレームバッファに１フレーム分の画素データが記憶されると、記憶された画素データが１フレームの画像データとしてフレームバッファから読み出される。

制御部１９は、垂直走査部１２、ＡＤ変換部１３、参照信号生成部１４および水平走査部１５などの駆動制御を行う。制御部１９は、垂直走査部１２、ＡＤ変換部１３、参照信号生成部１４および水平走査部１５の動作の基準となる各種の駆動信号を生成する。

制御部１９は、例えば、外部から供給される垂直同期信号または外部トリガ信号と、水平同期信号とに基づき、垂直走査部１２が画素信号線１６を介して各画素１１０に供給するための制御信号を生成する。制御部１９は、生成した制御信号を垂直走査部１２に供給する。

ここで、制御部１９が生成した制御信号と、垂直走査部１２によって画素１１０に実際に供給される制御信号（以下、供給制御信号とも言う）との間には遅延が生じる。かかる遅延は、例えば、配線の寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いのために発生するものである。なお、寄生抵抗や寄生容量は温度によっても変化するため、例えば撮像装置１０の周辺温度が変化した場合、寄生抵抗や寄生容量の変化に応じて制御信号の遅延量も変化する。そこで、制御部１９は、制御信号と供給制御信号との間の遅延を検出し、供給制御信号のタイミングを合わせるために制御信号を調整する。かかる調整は、垂直走査部１２の調整回路２１にて実行される。

垂直走査部１２は、制御部１９から供給される制御信号を調整回路２１で調整し、画素信号線１６に供給する。垂直走査部１２は、例えば、調整回路２１で調整した制御信号（以下、調整制御信号とも言う）に基づき、画素アレイ部１１の選択された画素行の画素信号線１６に駆動パルスを含む各種信号を、ライン毎に各画素１１０に供給し、各画素１１０から、画素信号を垂直信号線１７に出力させる。垂直走査部１２は、例えばシフトレジスタやアドレスデコーダなどを用いて構成される。また、調整回路２１の詳細については、図６を用いて後述する。

なお、図１では、全てのＡＤ変換器１３０で画素信号のＡＤ変換および制御信号の検出を行っているが、これに限定されない。例えば、画素信号線１６の数が垂直信号線１７の数より少ない、すなわち、画素アレイ部１１の行数が列数より少ない場合、一部のＡＤ変換器１３０では制御信号の検出が行われない。この場合、切替部１８は、制御信号の検出を行うＡＤ変換器１３０と、画素信号線１６および垂直信号線１７と、の間に設けられる。

また、画素信号線１６の数が垂直信号線１７の数より多い、すなわち、画素アレイ部１１の行数が列数より多い場合、画素信号線１６の数に合わせてＡＤ変換器１３０を設けてもよい。あるいは、一部のＡＤ変換器１３０が２回制御信号の検出を行ってもよい。この場合、切替部１８は、複数の画素信号線１６および垂直信号線１７とＡＤ変換器１３０とが接続される。切替部１８は、画素信号、複数の画素信号線１６を介してそれぞれ入力される制御信号のうち、１つを選択してＡＤ変換器１３０に出力する。

［１−２．撮像装置のデバイス構成例］
続いて、図２を用いて、本開示の第１の実施形態に係る撮像装置１０のデバイス構成例について説明する。図２は、本開示の第１の実施形態に係る撮像装置１０のデバイス構成例を示す模式図である。

第１の例として、図２の上段に示すように、撮像装置１０は、１つの半導体チップ部３３１内に、画素領域３３２（例えば、画素アレイ部１１に相当）、周辺回路３３３（例えば、垂直走査部１２、切替部１８およびＡＤ変換部１３に相当）およびロジック回路３３４（例えば、制御部１９および信号処理部２０に相当）とを搭載して構成される。

第２の例として、図２中段に示すように、撮像装置１０は、第１の半導体チップ部３４１と第２の半導体チップ部３４２との積層構造によって構成される。第１の半導体チップ部３４１には、画素領域３３２と周辺回路３３３とが搭載される。第２の半導体チップ部３４２には、ロジック回路３３４が搭載される。そして、第１の半導体チップ部３４１と第２の半導体チップ部３４２とが相互に電気的に接続されることで、１つの半導体チップとして撮像装置１０が構成される。

第３の例として、図２下段に示すように、撮像装置１０は、第１の半導体チップ部３５１と第２の半導体チップ部３５２との積層構造によって構成される。第１の半導体チップ部３５１には、画素領域３３２が搭載される。第２の半導体チップ部３５２には、周辺回路３３３とロジック回路３３４とが搭載される。そして、第１の半導体チップ部３５１と第２の半導体チップ部３５２とが相互に電気的に接続されることで、１つの半導体チップとして撮像装置１０が構成される。

なお、ここでは、周辺回路３３３に切替部１８が含まれるものとして説明したが、これに限定されない。例えば切替部１８を画素領域３３２に含め、画素アレイ部１１と切替部１８とを１つの半導体チップに搭載してもよい。この場合、第１の半導体チップ部３５１に搭載される切替部１８と、第２の半導体チップ部３５２に搭載されるＡＤ変換部１３との間を接続するコネクタの数を低減することができる。一方、切替部１８を画素領域３３２に含めず、周辺回路３３３としてＡＤ変換部１３等と同じ第２の半導体チップ部３５２に搭載することで、画素アレイ部１１を搭載する領域を広くすることができる。

［１−３．単位画素の回路構成例］
続いて、図３を参照して、単位画素の回路構成の一例について説明する。図３は、本開示の第１の実施形態に係る単位画素の回路構成の一例を示す図である。図３に示すように、本開示の第１の実施形態に係る画素１１０（単位画素）は、光電変換素子（例えばフォトダイオード）ＰＤと、４つの画素トランジスタとを含む。４つの画素トランジスタは、例えば、転送トランジスタＴｒ１１、リセットトランジスタＴｒ１２、増幅トランジスタＴｒ１３、及び選択トランジスタＴｒ１４である。これらの画素トランジスタは、例えば、ｎチャネルのＭＯＳトランジスタにより構成され得る。

転送トランジスタＴｒ１１は、光電変換素子ＰＤのカソードとフローティングディフュージョン部ＦＤとの間に接続される。光電変換素子ＰＤで光電変換され、ここに蓄積された信号電荷（ここでは、電子）を、ゲートに転送パルスＴＲＧが与えられることによってフローティングディフュージョン部ＦＤに転送する。

リセットトランジスタＴｒ１２は、電源ＶＤＤにドレインが、フローティングディフュージョン部ＦＤにソースがそれぞれ接続される。そして、光電変換素子ＰＤからフローティングディフュージョン部ＦＤへの信号電荷の転送に先立って、ゲートにリセットパルスＲＳＴが与えられることによってフローティングディフュージョン部ＦＤの電位をリセットする。

増幅トランジスタＴｒ１３は、フローティングディフュージョン部ＦＤにゲートが、電源ＶＤＤにドレインが、選択トランジスタＴｒ１４のドレインにソースがそれぞれ接続される。増幅トランジスタＴｒ１３は、リセットトランジスタＴｒ１２によってリセットした後のフローティングディフュージョン部ＦＤの電位をリセットレベルとして選択トランジスタＴｒ１４に出力する。さらに増幅トランジスタＴｒ１３は、転送トランジスタＴｒ１１によって信号電荷を転送した後のフローティングディフュージョン部ＦＤの電位を信号レベルとして選択トランジスタＴｒ１４に出力する。

選択トランジスタＴｒ１４は、例えば、増幅トランジスタＴｒ１３のソースにドレインが、垂直信号線１７にソースがそれぞれ接続される。そして選択トランジスタＴｒ１４のゲートに選択パルスＳＥＬが与えられることによってオン状態となり、増幅トランジスタＴｒ１３から出力される信号を垂直信号線１７に出力する。なお、この選択トランジスタＴｒ１４については、電源ＶＤＤと増幅トランジスタＴｒ１３のドレインとの間に接続した構成を採ることも可能である。

本実施形態に係る撮像装置１０を、積層型の撮像装置として構成する場合には、例えば、フォトダイオードＰＤ及び複数のＭＯＳトランジスタ等の素子が、図２の中段（または下段）における第１の半導体チップ部３４１（３５１）に形成される。また、転送パルスＴＲＧ、リセットパルスＲＳＴ、選択パルスＳＥＬ、電源電圧ＶＤＤは、図２の中段（または下段）における第２の半導体チップ部３４２（３５２）から供給される。また、選択トランジスタＴｒ１４のドレインに接続される垂直信号線１７から後段の素子は、ロジック回路３３４に構成されており、第２の半導体チップ部３４２（３５２）に形成される。

［１−４．ＡＤ変換部の構成例］
図４は、本開示の実施形態に係るＡＤ変換器１３０の構成例を示す図である。図４に示す例では、ＡＤ変換器１３０は、電流源１３１と、ＤＡＣ１３２と、コンパレータ１３３と、カウンタ１３４と、を含む。ＤＡＣ１３２、コンパレータ１３３およびカウンタ１３４は、それぞれ電源線Ｖｐから供給される電力により動作する。

まず、ＡＤ変換器１３０がカラムＡＤ変換器として動作する場合について説明する。この場合、切替部１８は、画素１１０から読み出された画素信号を出力する。切替部１８から出力された画素信号は、垂直信号線１７から電流源１３１に引き込まれてＡＤ変換器１３０に供給され、コンパレータ１３３の一方の入力端に入力される。

ＤＡＣ１３２には、参照信号生成部１４が生成した第１参照信号が入力される。ＤＡＣ１３２は、第１参照信号をアナログ信号に変換して、コンパレータ１３３の他方の入力端に入力する。

上述したように、第１参照信号は、クロックに伴いレベルが階段状に減少するディジタル信号である。ＤＡＣ１３２は、第１参照信号をアナログ信号に変換して、コンパレータ１３３の他方の入力端に入力する。換言すると、コンパレータ１３３の他方の入力端には、クロックに応じて電圧値が階段状に変化（下降）する信号が入力される。

コンパレータ１３３は、一方の入力端に入力された画素信号を保持し、保持した画素信号のレベルと他方の入力端に入力された第１参照信号のレベルとを比較する。コンパレータ１３３は、第１参照信号のレベルが、保持した画素信号のレベルより大きい場合、Ｈｉｇｈ状態の差信号を出力する。一方、コンパレータ１３３は、第１参照信号のレベルが、保持した画素信号のレベル以下となった場合、出力を反転させてＬｏｗ状態の差信号を出力する。コンパレータ１３３から出力された差信号は、カウンタ１３４に供給される。なお、第１参照信号のレベルは、コンパレータ１３３の出力が反転された後、所定値にリセットされる。

カウンタ１３４は、コンパレータ１３３から出力された差信号に基づき、例えば参照信号生成部１４と共通のクロックに従いカウントを行う。具体的には、カウンタ１３４は、第１参照信号のレベルが電圧降下を開始したことを示す第１開始信号に従って、第１参照信号のレベルが電圧降下を開始した場合に時間（クロック）のカウントを開始する。カウンタ１３４は、コンパレータ１３３から入力された差信号に応じて、第１参照信号のレベルが画素信号以下のレベルになった場合に時間のカウントを終了し、カウント値（ディジタル値）を信号処理部２０に出力する。なお、第１開始信号は、例えば参照信号生成部１４から入力される。あるいは、第１開始信号が制御部１９から入力されるようにしてもよい。

続いて、図４および図５を用いてＡＤ変換器１３０が制御信号の遅延を検出する検出器として動作する場合について説明する。図５は、ＡＤ変換器１３０の動作例を説明するための図である。

ＡＤ変換器１３０が検出器として動作する場合、制御部１９は、垂直走査部１２から画素信号線１６に制御信号が供給されるよう垂直走査部１２を制御する。また、切替部１８は、制御部１９からの制御に従い、画素信号線１６とＡＤ変換器１３０とが接続されるように、ＡＤ変換器１３０の接続先を切り替える。これにより、制御信号が、画素信号線１６から電流源１３１に引き込まれてＡＤ変換器１３０に供給され、コンパレータ１３３の一方の入力端に入力される。

ここで、図５を用いて制御信号について説明する。上述したように、制御部１９が垂直走査部１２に供給する制御信号と、垂直走査部１２から画素１１０に供給される供給制御信号との間には遅延が発生する。例えば図５に示すように、制御部１９が時刻ｔ_１でＬｏｗ状態からＨｉｇｈ状態に反転する制御信号を垂直走査部１２に供給したとする。この場合、実際に垂直走査部１２から切替部１８を介して画素１１０およびＡＤ変換器１３０に供給される供給制御信号は、時刻ｔ_１から遅延時間（遅延量）Ｄ_ｔ遅れた時刻ｔ_２でＬｏｗ状態からＨｉｇｈ状態に反転する。このように、ＡＤ変換器１３０には、制御部１９が生成した制御信号より遅延時間Ｄ_ｔ遅れた供給制御信号が入力される。なお、かかる遅延時間Ｄ_ｔは、画素信号線１６ごとに異なる値となる。

ＤＡＣ１３２には、参照信号生成部１４が生成した第２参照信号が入力される。図５に示すように、第２参照信号は、一定値の信号である。ＤＡＣ１３２は、第２参照信号をアナログ信号に変換して、コンパレータ１３３の他方の入力端に入力する。

コンパレータ１３３は、一方の入力端に入力された供給制御信号のレベルと、第２参照信号のレベルとを比較する。コンパレータ１３３は、供給制御信号のレベルが第２参照信号のレベルより小さい場合、Ｌｏｗ状態の差信号を出力する。一方、コンパレータ１３３は、供給制御信号のレベルが第２参照信号のレベルより大きい場合、Ｈｉｇｈ状態の差信号を出力する。換言すると、コンパレータ１３３は、供給制御信号がＨｉｇｈ状態になった、すなわち供給制御信号がコンパレータ１３３に入力された時刻ｔ_２を検出する。コンパレータ１３３から出力された差信号は、カウンタ１３４に供給される。例えば、図５では、コンパレータ１３３は、時刻ｔ_２でＬｏｗ状態からＨｉｇｈ状態に反転する差信号を出力する。

カウンタ１３４は、コンパレータ１３３から出力された差信号に基づき、例えば参照信号生成部１４と共通のクロックに従いカウントを行う。具体的には、カウンタ１３４は、制御信号がＬｏｗ状態からＨｉｇｈ状態に反転したことを示す第２開始信号に従って、例えば図５に示す時刻ｔ_１に時間（クロック）のカウントを開始する。カウンタ１３４は、コンパレータ１３３から入力された差信号に応じて、供給制御信号がＬｏｗ状態からＨｉｇｈ状態に反転した時刻ｔ_２に時間のカウントを終了し、カウント値（遅延時間Ｄ_ｔ）を制御部１９に出力する。なお、第２開始信号は、例えば制御部１９から入力される。

このように、本開示の第１の実施形態に係るＡＤ変換器１３０は、画素信号に対するカラムＡＤ変換処理を行うＡＤ変換器１３０を用いて、制御信号の遅延時間Ｄ_ｔを検出する。これにより、画素１１０の読み出しを１回行う時間と同じ時間で制御信号の遅延時間Ｄ_ｔを検出することができる。このように、本開示の第１の実施形態に係るＡＤ変換器１３０によれば、短時間で制御信号の遅延時間Ｄ_ｔを検出することができる。

なお、上述した制御信号は、転送パルスＴＲＧ、リセットパルスＲＳＴ、選択パルスＳＥＬのいずれの信号であってもよい。あるいは、制御信号が、遅延時間Ｄ_ｔを検出するために制御部１９が生成した信号であってもよい。

また、ここでは、ＡＤ変換器１３０がＤＡＣ１３２を有する構成について示したが、これに限定されない。例えば、参照信号生成部１４がＤＡＣを有し、第１および第２参照信号をアナログ信号に変換して各ＡＤ変換器１３０に供給するようにしてもよい。この場合、参照信号生成部１４が、各ＡＤ変換器１３０に対応するＤＡＣをそれぞれ有していてもよく、１つのＤＡＣを用いてアナログ信号に変換した第１および第２参照信号を各ＡＤ変換器１３０に供給するようにしてもよい。

［１−５．制御部の機能構成例］
続いて、図６は、本開示の第１の実施形態に係る制御部１９の構成例を示すブロック図である。制御部１９は、例えば予め組み込まれるプログラムに従い、撮像装置１０の制御を行うとともに、制御信号の遅延を検出し、当該制御信号の調整を行う。ここでは、主に、制御部１９が制御信号の調整を行う点について説明する。

制御部１９は、例えばマイクロプロセッサ等の電子回路によって実現される。また、制御部１９は、使用するプログラムや演算パラメータ等を記憶するＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、及び適宜変化するパラメータ等を一時記憶するＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を含んでいてもよい。

制御部１９は、制御信号の遅延を検出し、当該制御信号の調整を行う。具体的には、制御部１９は、切替制御部１９１、参照信号決定部１９２、検出部１９３および調整部１９４として機能する。

切替制御部１９１は、撮像装置１０のモードを、画素データを読み出す読み出しモードと、制御信号を調整する調整モードとに切り替える。切替制御部１９１は、撮像装置１０のモードを読み出しモードに切り替えた場合、ＡＤ変換部１３に画素信号が入力されるように切替部１８を制御する。一方、切替制御部１９１は、撮像装置１０のモードを調整モードに切り替えた場合、ＡＤ変換部１３に供給制御信号が入力されるように切替部１８を制御する。

次に、参照信号決定部１９２は、撮像装置１０のモードに応じて、参照信号生成部１４で生成される参照信号を決定する。例えば、撮像装置１０が読み出しモードの場合、参照信号決定部１９２は、第１参照信号が生成されるよう参照信号生成部１４を制御する。一方、調整モードの場合、参照信号決定部１９２は、第２参照信号が生成されるよう参照信号生成部１４を制御する。このとき、第２参照信号のレベルを参照信号決定部１９２が決定し、参照信号生成部１４に通知するようにしてもよい。

検出部１９３は、撮像装置１０が調整モードの場合に、ＡＤ変換部１３から供給される画素信号線１６ごとの遅延時間Ｄ_ｔに基づき、最大遅延時間（最大遅延量）Ｄ_ｍａｘを検出する。例えば、検出部１９３には、供給制御信号の遅延時間Ｄ_ｔが画素アレイ部１１の行数分供給される。換言すると、検出部１９３には、画素アレイ部１１の第ｎ番目（ｎ＝１〜Ｎの自然数）の行に対応する供給制御信号の遅延時間Ｄ_ｔｎが供給される。検出部１９３は、供給された遅延時間Ｄ_ｔｎを比較し、最大遅延時間Ｄ_ｍａｘを検出する。

調整部１９４は、検出部１９３が検出した最大遅延時間Ｄ_ｍａｘに基づき、制御信号の調整量（遅延調整量）を画素信号線１６ごとに決定する決定部である。具体的には、調整部１９４は、全ての供給制御信号が最大遅延時間Ｄ_ｍａｘに合わせて画素１１０に供給されるように、画素アレイ部１１の行ごとに制御信号の調整量を決定する。

以下、画素アレイ部１１の第ｎ行の画素１１０に接続する画素信号線１６を第ｎ画素信号線１６ｎとも記載し、第ｎ画素信号線１６ｎに供給する供給制御信号を第ｎ供給制御信号とも記載する。

調整部１９４は、例えば、式（１）に従い、第ｎ画素信号線１６ｎに供給する制御信号を調整する調整量Ｄ_ｎを決定する。
Ｄ_ｎ＝（Ｄ_ｍａｘ−Ｄ_ｔｎ）×（遅延クロック周波数）／（ＡＤクロック周波数）・・・（式１）

ここで、Ｄ_ｔｎは、検出部１９３によって検出された調整前の第ｎ供給制御信号の遅延時間であり、遅延クロック周波数は、図８を用いて後述する調整回路２１での制御信号の調整に用いるクロック（以下、遅延クロックとも言う）の周波数である。また、ＡＤクロック周波数は、ＡＤ変換部１３によるＡＤ変換処理または遅延時間検出処理に用いるクロック（以下、ＡＤクロックとも言う）の周波数であり、例えば図４のカウンタ１３４に入力されるクロックの周波数である。なお、遅延クロック周波数は、ＡＤクロック周波数と同じであっても、ＡＤクロック周波数と異なる周波数であってもよい。遅延クロック周波数をＡＤクロック周波数で割ることで、調整部１９４は、遅延クロック周波数より細かい分解能で調整量Ｄ_ｎを決定することができる。

図７は、本開示の第１の実施形態に係る調整部１９４による制御信号の調整を説明するための図である。

図７に示すように、制御部１９が時刻ｔ_１でＬｏｗ状態からＨｉｇｈ状態に反転する制御信号を生成し、垂直走査部１２に供給するものとする。また、このとき、例えば、調整部１９４が、上述した式（１）に従って、第ｍ画素信号線１６ｍ（ｍ＝１〜Ｎ、ｍ≠ｎ）から出力する制御信号の調整量をＤ_ｍに決定し、第ｎ画素信号線１６ｎから出力する制御信号の調整量をＤ_ｎに決定したとする。

このとき、調整部１９４は、図７に示すように、制御信号をＤ_ｍ遅延させた第ｍ制御信号が垂直走査部１２から第ｍ画素信号線１６ｍに出力されるよう調整回路２１を制御する。これにより、制御信号からＤ_ｍａｘ遅延した第ｍ供給制御信号が第ｍ画素信号線１６ｍを介して、画素１１０に供給される。

同様に、調整部１９４は、制御信号をＤ_ｎ遅延させた第ｎ制御信号が垂直走査部１２から第ｎ画素信号線１６ｎに出力されるよう調整回路２１を制御する。これにより、制御信号からＤ_ｍａｘ遅延した第ｎ供給制御信号が第ｎ画素信号線１６ｎを介して、画素１１０に供給される。

このように、調整部１９４が、最大遅延量Ｄ_ｍａｘに応じて、垂直走査部１２から各画素信号線１６ｎに出力される制御信号を調整することで、各画素１１０に供給される供給制御信号の反転タイミングを時刻ｔ_ｍａｘに揃えることができる。

なお、ここでは、グローバルシャッタ機能を持つ撮像装置１０に本開示の技術を適用する場合について説明したが、グローバルシャッタ機能を持つ撮像装置１０への適用は一例に過ぎない。すなわち、画素アレイ部１１の各画素１１０を画素行ごとに順次走査して露光の開始および終了を設定するローリングシャッタ（フォーカルプレーンシャッタ）機能を持つ撮像装置にも適用可能である。

ローリングシャッタ機能を持つ撮像装置では、グローバルシャッタ機能を持つ撮像装置１０のように全画素同時の動作（同時性）は要求されないものの、画素行ごとに決められたタイミングで動作する必要がある。この場合、調整部１９４が、調整制御信号が画素行ごとに予め決められたタイミングでそろうように、タイミング調整を行うようにすればよい。

［１−６．調整回路の構成例］
図８は、本開示の第１の実施形態に係る調整回路２１の構成例を示す回路図である。調整回路２１は、垂直走査部１２に設けられ、制御信号を調整量Ｄ_ｎに応じて遅延させる遅延処理部である。

図８に示す調整回路２１は、シフトレジスタ２１１ａと、Ｎ個のセレクタ２１２と、を含む。シフトレジスタ２１１ａは、直列に接続された複数段（例えばＬ段）のＤフリップフロップ２１１を含む。Ｄフリップフロップ２１１は、入力された信号を遅延させて出力するものである。

具体的には、遅延クロック信号が「１」のときに、Ｄフリップフロップ２１１は、入力された信号と同じ値の信号を出力する。これにより、クロック信号が「０」のときに入力された信号は、遅延クロック信号が立ち上がるまでの間、遅延する。

１段目のＤフリップフロップ２１１には、制御信号が入力される。各段のＤフリップフロップ２１１は、前段から入力された信号を遅延させて、後段のＤフリップフロップ２１１および各セレクタ２１２に出力する。なお、ここでＤフリップフロップ２１１に入力される遅延クロック信号は、遅延クロック周波数で動作する信号である。

Ｎ個のセレクタ２１２は、それぞれ画素信号線１６を駆動する垂直走査部１２のドライバ１２０にそれぞれ接続される。セレクタ２１２は、調整部１９４の制御に従い、各段のＤフリップフロップ２１１から出力された調整制御信号のうちの１つを選択してドライバ１２０に出力する。具体的に、セレクタ２１２は、調整部１９４が決定した調整量Ｄ_ｎで遅延された調整制御信号を選択する。セレクタ２１２によって選択された調整制御信号は、ドライバ１２０を介して画素信号線１６に出力される。

［１−７．調整処理］
図９は、本開示の第１の実施形態に係る調整処理の流れを示すフローチャートである。調整処理は、例えば撮像装置１０の電源オン時に実行される。また、例えばユーザ等により撮像を行う指示があった時などに実行されてもよい。具体的には、調整処理は、例えばユーザの指示により撮像装置１０が撮像を開始する前に行われる。あるいは、周辺温度が所定値以上変化した場合に調整処理が実行されてもよい。なお、かかる周辺温度は、撮像装置１０に搭載された温度センサ（図示省略）や、撮像装置１０が搭載される撮像システム等の温度センサによって検出されるものとする。

図９に示すように、制御部１９は、調整回路２１の調整量をゼロに設定する（ステップＳ１０１）。続いて、制御部１９は、切替部１８から供給制御信号が出力されるように、切替部１８の出力を切り替える（ステップＳ１０２）。また、制御部１９は、参照信号生成部１４が生成する参照信号を第１参照信号から第２参照信号に切り替える（ステップＳ１０３）。

制御部１９は、ＡＤ変換器１３０の出力から、各供給制御信号の遅延量Ｄ_ｔｎを検出し（ステップＳ１０４）、供給制御信号の最大遅延量Ｄ_ｍａｘを検出する（ステップＳ１０５）。

制御部１９は、最大遅延量Ｄ_ｍａｘおよび各供給制御信号の遅延量Ｄ_ｔｎに基づき、制御信号の調整量Ｄ_ｎを決定する（ステップＳ１０６）。

以上、本開示の第１の実施形態に係る撮像装置１０は、複数の画素１１０と、選択部（本実施形態の切替部１８に相当）と、ＡＤ変換部１３と、を備える。複数の画素１１０は、制御信号に基づき、光電変換を行って画素信号を出力する。選択部は、画素信号または制御信号の一方を選択する。ＡＤ変換部１３は、選択部が画素信号を選択した場合に、画素信号に対するＡＤ変換を実行し、選択部が制御信号を選択した場合に、制御信号を検出する。これにより、撮像装置１０は、１フレーム以下の短時間で制御信号の遅延を検出することができる。

（２．第２の実施形態）
本開示の第２の実施形態では、制御信号の粗調整（ｃｏａｒｓｅ ａｄｊｕｓｔｍｅｎｔ）を行い、その後に微調整（ｆｉｎｅ ａｄｊｕｓｔｍｅｎｔ）を行う点で第１の実施形態と異なる。なお、本開示の第２の実施形態では、上述した第１の実施形態と同様の構成及び動作については、それらを引用することで、重複する説明を省略する。

第１の実施形態にて説明した調整では、遅延クロック周波数／ＡＤクロック周波数の単位で制御信号の調整が可能であるが、例えば撮像装置１０ａがＴｏＦ（Time of Flight）方式の測距装置に適用される場合などは、例えばｐ（pico）秒単位での調整が求められる場合がある。そこで、本開示の第２の実施形態では、制御信号の粗調整の後に微調整を行うことで、例えばｐ秒単位で制御信号の調整を可能とするものである。

本開示の第２の実施形態に係る撮像装置の構成は、例えば、第１の実施形態において例示した撮像装置１０と同様であってよい。ただし、本実施形態では、制御部１９が制御部１９ａに、調整回路２１が調整回路２１ａに置き換えられる。

［２−１．調整回路の構成例］
図１０は、本開示の第２の実施形態に係る調整回路２１ａの構成例を示す回路図である。調整回路２１ａは、図６に示す調整回路２１と同様の構成を有する粗調整回路２１０ａと、粗調整回路２１０で粗調整された制御信号（以下、粗調制御信号とも言う）の微調整を行う微調整回路２１０ｂと、を含む。粗調整回路２１０ａは、制御信号を後述する粗調整量（第１遅延調整量）Ｄｃｎ遅延させる第１遅延処理部であり、微調整回路２１０ｂは、粗調制御信号を微調整量（第２遅延調整量）Ｄｆｎ遅延させる第２遅延処理部である。

微調整回路２１０ｂは、ＤＬＬ２１３と、複数の遅延回路２１４と、を含む。微調整回路２１０ｂは、ＤＬＬ２１３を利用してＳ段の遅延出力を可能にする。ＤＬＬ２１３は、位相検知器２１３ａと、チャージポンプ２１３ｂと、ループフィルタ２１３ｃと、遅延バッファ２１３ｄと、を含む。かかる構成により、１段あたりの遅延バッファ２１３ｄの遅延量（単位遅延量）がクロック信号の１周期の１／Ｓとなる。

複数の遅延回路２１４は、画素信号線１６に対応してそれぞれ設けられる。遅延回路２１４は、セレクタ２１４ａと、レプリカ遅延バッファ２１４ｂと、を含む。レプリカ遅延バッファ２１４ｂは、ＤＬＬ２１３の遅延バッファ２１３ｄの遅延量をレプリカすることで、粗調整回路２１０ａから入力される粗調制御信号に対して所定の遅延量を持たせる。セレクタ２１４ａは、第２調整部２１５が決定した微調整量Ｄｆｎに基づいて、Ｐ段の遅延出力のうちの１つを選択する。これにより、微調整回路２１０ｂから、粗調制御信号を微調整した調整制御信号が出力される。

［２−２．制御部の機能構成例］
図１１は、本開示の第２の実施形態に係る制御部１９ａの構成例を示すブロック図である。制御部１９ａは、図６に示す制御部１９と同様の構成において、調整部１９４が、第１調整部１９４ａに置き換えられるとともに、第２調整部１９５が追加された構成を備える。

第１調整部１９４ａは、粗調整として図７等を用いて説明した調整を行う。ただし、調整部１９４は、図１２に示すように、式（１）に従って算出した調整量Ｄ_ｎから調整用クロック信号の１クロック分減らした調整量を粗調整量Ｄｃｎとして、制御信号の粗調整を行い、第ｎ粗調制御信号を生成するよう粗調整回路２１０ａを制御する。換言すると、第１調整部１９４ａは、粗調整量Ｄｃｎを決定する決定部である。なお、図１２は、本開示の第２の実施形態に係る制御部１９ａによる制御信号の調整を説明するための図である。

第２調整部１９５は、第ｎ粗調制御信号の微調整量Ｄｆｎを決定し、第ｎ粗調制御信号を微調整するよう微調整回路２１０ｂを制御する。換言すると、第２調整部１９５は、微調整量Ｄｆｎを決定する決定部である。

具体的に、第２調整部１９５は、微調整回路２１０ｂを制御して、第ｎ粗調制御信号を単位遅延量Ｄ_ｍｉｎのｓ倍（ｓ＝１〜Ｓの自然数）のＤ_ｓだけ遅延させ、遅延させた第ｎ調整制御信号を垂直走査部１２から出力させる。なお、第２調整部１９５は、例えばｓの値を１からＳまで順に変更して第ｎ粗調制御信号を遅延させて垂直走査部１２から出力させる。

ＡＤ変換器１３０は、第ｎ調整制御信号を画素１１０に供給したときの第ｎ供給制御信号における遅延量Ｄ_ｔｆｓを検出する。なお、ここでは、遅延量Ｄ_ｔｆｓを、図１２に示すように、調整前の制御信号に対する第ｎ供給制御信号の遅延量としている。

第２調整部１９５は、遅延量Ｄ_ｔｆｓと最大遅延量Ｄ_ｍａｘとを比較し、遅延量Ｄ_ｔｆｓと最大遅延量Ｄ_ｍａｘが等しくなったときの調整量Ｄ_ｓを第ｎ粗調制御信号に対する微調整量Ｄ_ｆｎに決定する。

［２−３．調整処理］
図１３は、本開示の第２の実施形態に係る微調整処理の流れを示すフローチャートである。本実施形態において、微調整処理は、粗調整処理の後に実行される。粗調整処理は、例えば、図８において例示した調整処理と同様であってよい。ただし、本実施形態では、ステップＳ１０６における制御信号の調整量Ｄ_ｎが粗調整量Ｄｃｎに置き換えられる。

粗調整処理の後、制御部１９ａは、図１３に示すように、微調整量Ｄ_ｓをゼロに設定する（ステップＳ２０１）。続いて、制御部１９ａは、微調整量Ｄ_ｓを変更する（ステップＳ２０２）。例えば、制御部１９ａは、単位調整量Ｄ_ｍｉｎをｓ倍して微調整量を設定するが、かかるｓの値を変更することで微調整量Ｄ_ｓを変更する。

次に、制御部１９ａは、変更した微調整量Ｄ_ｓに応じて粗調制御信号を調整し、調整制御信号を生成するよう微調整回路２１０ｂを制御する（ステップＳ２０３）。制御部１９ａは、調整制御信号を画素１１０に供給した供給制御信号の遅延量Ｄ_ｔｆｓを検出し、遅延量Ｄ_ｔｆｓが最大遅延量Ｄ_ｍａｘと同じか否かを判定する（ステップＳ２０４）。

供給制御信号の遅延量Ｄ_ｔｆｓと最大遅延量Ｄ_ｍａｘとが異なる場合（ステップＳ２０４；Ｎｏ）、制御部１９ａは、ステップＳ２０２に戻り、微調整量Ｄｓを変更する。一方、遅延量Ｄ_ｔｆｓと最大遅延量Ｄ_ｍａｘとが同じである場合（ステップＳ２０４；Ｙｅｓ）、制御部１９ａは、このときの微調整量Ｄ_ｓを粗調制御信号の微調整量Ｄｆｎに決定し（ステップＳ２０５）、決定した微調整量Ｄ_ｆｎで粗調制御信号を調整するよう微調整回路２１０ｂを制御する（ステップＳ２０６）。

以上、本開示の第２の実施形態に係る撮像装置１０は、制御信号の粗調整を行った後に、微調整を行う。微調整は、画素信号線１６およびＡＤ変換器１３０の数にもよるが概ね１フレーム以内で完了する。このように、撮像装置１０が微調整を行う場合も、ＡＤ変換部１３を用いて遅延量を検出することで、撮像装置１０は１フレーム以下の短時間で制御信号を調整することができる。

（３．変形例）
以下に、撮像装置１０の変形例について説明する。なお、以下では、本開示の第１の実施形態に係る撮像装置１０の変形例について説明するが、第２の実施形態についても同様に適用可能である。

図１４は、変形例に係る撮像装置１０ｂの構成例を概略的に示すブロック図である。図１４において、撮像装置１０ｂは、画素アレイ部１１ｂにおける両端側に第１垂直走査部１２Ｌおよび第２垂直走査部１２Ｒが配置されている。制御部１９ｂは、図１４において、左側に配置される第１垂直走査部１２Ｌに供給するための制御信号ＣＳＬおよび右側に配置される第２垂直走査部１２Ｒに供給するための制御信号ＣＳＲを生成する。

図１４の例では、第１垂直走査部１２Ｌから導出される各画素信号線１６は、画素アレイ部１１ｂの左側半分の領域に配置される画素１１０に接続される。また、図１４の例では、第２垂直走査部１２Ｒから導出される各画素信号は、画素アレイ部１１ｂの右側半分の領域に配置される画素１１０に接続される。

第１垂直走査部１２Ｌは、第１調整回路２１Ｌを有し、制御信号ＣＳＬの遅延量を調整して、画素信号線１６に供給する。第２垂直走査部１２Ｒは、第１調整回路２１Ｒを有し、制御信号ＣＳＲの遅延時間を調整して、画素信号線１６に供給する。

制御部１９ｂは、制御信号ＣＳＬ、ＣＳＲを生成するとともに、各制御信号ＣＳＬ、ＣＳＲの遅延量を検出し、制御信号ＣＳＬ、ＣＳＲの調整量を決定する。このとき、制御部１９ｂは、例えば画素アレイ部１１ｂの左側を制御する制御信号ＣＳＬの遅延量を検出してから、右側を制御する制御信号ＣＳＲの検出し、制御信号ＣＳＬ、ＣＳＲの最大遅延量Ｄ_ｍａｘを決定する。制御部１９ｂは、最大遅延量Ｄ_ｍａｘに応じて各制御信号ＣＳＬ、ＣＳＲの調整量を決定する。なお、制御部１９ｂは、制御信号ＣＳＬ、ＣＳＲの遅延量を同時に検出するようにしてもよい。

（４．適用例）
［４−１．撮像システムへの適用］
図１５は、撮像装置１０を備えた撮像システム２０００の概略構成の一例を表した図である。

撮像システム２０００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。撮像システム２０００は、例えば、上記撮像装置１０、ＤＳＰ回路１４１０、フレームメモリ１４２０、表示部１４３０、記憶部１４４０、操作部１４５０および電源部１４６０を備えている。撮像システム２０００において、上記撮像装置１０、ＤＳＰ回路１４１０、フレームメモリ１４２０、表示部１４３０、記憶部１４４０、操作部１４５０および電源部１４６０は、バスライン１４７０を介して相互に接続されている。

上記撮像装置１０は、入射光に応じた画像データを出力する。ＤＳＰ回路１４１０は、上記撮像装置１０から出力される信号（画像データ）を処理する信号処理回路である。フレームメモリ１４２０は、ＤＳＰ回路１４１０により処理された画像データを、フレーム単位で一時的に保持する。表示部１４３０は、例えば、液晶パネルや有機EL（Electro Luminescence）パネル等のパネル型表示装置からなり、上記撮像装置１０で撮像された動画又は静止画を表示する。記憶部１４４０は、上記撮像装置１０で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。操作部１４５０は、ユーザによる操作に従い、撮像システム２０００が有する各種の機能についての操作指令を発する。電源部１４６０は、上記撮像装置１０、ＤＳＰ回路１４１０、フレームメモリ１４２０、表示部１４３０、記憶部１４４０および操作部１４５０の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

次に、撮像システム２０００における撮像手順について説明する。

図１６は、撮像システム２０００における撮像動作の一例を表すフローチャートである。ユーザは、操作部１４５を操作することにより撮像開始を指示する（ステップＳ１０１０）。すると、操作部１４５は、撮像指令を撮像装置１０に送信する（ステップＳ１０２０）。撮像装置１０は、撮像指令を受けると、所定の撮像方式での撮像を実行する（ステップＳ１０３０）。

撮像装置１０は、撮像により得られた画像データをＤＳＰ回路１４１０に出力する。ここで、画像データとは、フローティングディフュージョンＦＤに一時的に保持された電荷に基づいて生成された画素信号の全画素分のデータである。ＤＳＰ回路１４１０は、撮像装置１０から入力された画像データに基づいて所定の信号処理（例えばノイズ低減処理など）を行う（ステップＳ１０４０）。ＤＳＰ回路１４１０は、所定の信号処理がなされた画像データをフレームメモリ１４２０に保持させ、フレームメモリ１４２０は、画像データを記憶部１４４０に記憶させる（ステップＳ１０５０）。このようにして、撮像システム２０００における撮像が行われる。

本適用例では、上記撮像装置１０が撮像システム２０００に適用される。これにより、撮像装置１０は、例えばステップＳ１０２０で撮像指令を受けると、上記調整処理を実行してステップＳ１０３０の撮像を実行する。これにより、本適用例では、撮像動作前の短時間の調整でシャッタタイミング等の撮像動作を各画素で揃えることができる撮像システム２０００を提供することができる。

［４−２．測距システムへの適用］
続いて、図１７を用いて、上記撮像装置１０を備えた測距システムとして、間接ＴｏＦ（Time of Flight）方式を利用した測距センサ（以下、ＴｏＦセンサとも言う）について説明する。図１７は、撮像装置１０を備えたＴｏＦセンサの概略構成例を示すブロック図である。

図１７に示すように、ＴｏＦセンサ１０００は、制御部１１００と、発光部１３００と、受光部１４００と、演算部１５００と、外部インタフェース（Ｉ／Ｆ）１９００とを備える。

制御部１１００は、例えば、ＣＰＵ（Central Processing Unit）などの情報処理装置で構成され、ＴｏＦセンサ１０００の各部を制御する。

外部Ｉ／Ｆ１９００は、例えば、無線ＬＡＮ（Local Area Network）や有線ＬＡＮの他、ＣＡＮ（Controller Area Network）、ＬＩＮ（Local Interconnect Network）、ＦｌｅｘＲａｙ（登録商標）、ＭＩＰＩ（Mobile Industry Processor Interface）、ＬＶＤＳ（Low voltage differential signaling）等の任意の規格に準拠した通信ネットワークを介して外部のホスト８０００と通信を確立するための通信アダプタであってよい。

ここで、ホスト８０００は、例えば、ＴｏＦセンサ１０００が自動車等に実装される場合には、自動車等に搭載されているＥＣＵ（Engine Control Unit）などであってよい。また、ＴｏＦセンサ１０００が家庭内ペットロボットなどの自律移動ロボットやロボット掃除機や無人航空機や追従運搬ロボットなどの自律移動体に搭載されている場合には、ホスト８０００は、その自律移動体を制御する制御装置等であってよい。さらに、ＴｏＦセンサ１０００が携帯電話機やスマートフォンやタブレット端末などの電子機器に搭載されている場合には、ホスト８０００は、これらの電子機器に組み込まれたＣＰＵや、これらの電子機器にネットワークを介して接続されたサーバ（クラウドサーバ等を含む）等であってよい。

発光部１３００は、例えば、１つ又は複数の半導体レーザダイオードを光源として備えており、所定時間幅のパルス状のレーザ光（以下、照射光という）Ｌ１を所定周期（発光周期ともいう）で出射する。発光部１３００は、少なくとも、受光部１４００の画角以上の角度範囲に向けて照射光Ｌ１を出射する。また、発光部１３００は、例えば、１００ＭＨｚ（メガヘルツ）の周期で、数ｎｓ（ナノ秒）〜５ｎｓの時間幅の照射光Ｌ１を出射する。発光部１３００から出射した照射光Ｌ１は、例えば、測距範囲内に物体９０００が存在する場合には、この物体９０００で反射して、反射光Ｌ２として、受光部１４００に入射する。

受光部１４００は、例えば、上記撮像装置１０であり、２次元格子状に配列した複数の画素１１０を備え、発光部１３００の発光後に各画素で検出された信号強度（以下、画素信号ともいう）を出力する。

演算部１５００は、受光部１４００から出力された画素信号に基づいて、受光部１４００の画角内のデプス画像を生成する。その際、演算部１５００は、生成したデプス画像に対し、ノイズ除去等の所定の処理を実行してもよい。演算部１５００で生成されたデプス画像は、例えば、外部Ｉ／Ｆ１９００を介してホスト８０００等に出力され得る。

本適用例では、上記撮像装置１０がＴｏＦセンサ１０００に適用される。これにより、本適用例では、信号強度検出前の短時間の調整でシャッタタイミング等の動作を各画素で揃えることができる。なお、ここでは、ＴｏＦセンサ１０００が間接ＴｏＦ方式を採用する測距システムであるとしたが、例えば直接ＴｏＦ方式を採用する測距システムであってもよい。

以上、実施形態およびその変形例、適用例を挙げて本開示を説明したが、本開示は上記実施形態等に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態および変形例にわたる構成要素を適宜組み合わせてもよい。

また、本明細書に記載された各実施形態における効果はあくまで例示であって限定されるものでは無く、他の効果があってもよい。

なお、本技術は以下のような構成も取ることができる。
（１）
制御信号に基づき、光電変換を行って画素信号を出力する複数の画素と、
前記画素信号または前記制御信号の一方を選択する選択部と、
前記選択部が前記画素信号を選択した場合に、前記画素信号に対するＡＤ変換を実行し、前記選択部が前記制御信号を選択した場合に前記制御信号を検出するＡＤ変換部と、
を備える撮像装置。
（２）
前記ＡＤ変換部が前記制御信号を検出したタイミングに応じて、前記制御信号の遅延調整量を決定する決定部と、
前記遅延調整量に応じて前記制御信号を遅延させる遅延処理部と、
をさらに備える（１）に記載の撮像装置。
（３）
前記ＡＤ変換部は、
一定の勾配で値が降下する第１参照信号または一定値の第２参照信号のいずれか一方を生成する参照信号生成部と、
前記第１参照信号と前記画素信号との比較または前記第２参照信号と前記制御信号との比較を行うコンパレータと、
を備える（１）または（２）に記載の撮像装置。
（４）
前記ＡＤ変換部は、複数の前記制御信号の遅延量を検出し、
前記決定部は、複数の遅延量のうち最大遅延量に応じて、複数の前記制御信号それぞれの遅延調整量を決定する
（１）〜（３）のいずれか１つに記載の撮像装置。
（５）
前記ＡＤ変換部は、前記画素信号に対するＡＤ変換に用いるカウンタを有し、当該カウンタを用いて前記制御信号の遅延量をカウントする（１）〜（４）のいずれか１つに記載の撮像装置。
（６）
クロック信号に基づいて決定された第１遅延調整量に応じて前記制御信号を遅延させた第１遅延制御信号を生成する第１遅延処理部と、
前記クロック信号の周期を逓倍した逓倍周期に基づいて決定された第２遅延調整量に応じて前記第１遅延制御信号を遅延させた第２遅延制御信号を生成する第２遅延処理部と、
をさらに備える（１）〜（５）のいずれか１つに記載の撮像装置。
（７）
前記決定部は、前記第２遅延調整量を変化させた場合の前記第２遅延制御信号と前記制御信号との遅延量に基づき、前記第２遅延調整量を決定する（６）に記載の撮像装置。
（８）
複数の前記画素のうち、第１領域の第１画素に対して前記制御信号を出力する第１駆動部と、
複数の前記画素のうち、前記第１領域とは異なる第２領域の第２画素に対して前記制御信号を出力する第２駆動部と、
をさらに備え、
前記決定部は、前記第１駆動部が出力する前記制御信号および前記第２駆動部が出力する前記制御信号の前記最大遅延量に基づき、前記遅延調整量を決定する
（１）〜（７）のいずれか１つに記載の撮像装置。
（９）
前記ＡＤ変換部は、前記撮像装置の周辺温度が所定値以上変化した場合に、前記制御信号を検出する請求項（１）〜（８）のいずれか１つに記載の撮像装置。
（１０）
前記ＡＤ変換部は、前記撮像装置による撮像開始前に前記制御信号を検出する（１）〜（９）のいずれか１つに記載の撮像装置。
（１１）
光電変換を行って画素信号を出力する複数の画素を制御する制御信号であって、前記画素信号のＡＤ変換を実行するＡＤ変換部を用いて前記制御信号を検出し、
前記制御信号の検出タイミングに基づき、決定部が前記制御信号の遅延調整量を決定する
撮像装置の制御方法。

１０ 撮像装置
１１ 画素アレイ部
１１０ 画素
１２ 垂直走査部
１３ ＡＤ変換部
１４ 参照信号生成部
１６ 画素信号線
１７ 垂直信号線
１８ 切替部
１９ 制御部
２１ 調整回路
１３０ ＡＤ変換器
１３３ コンパレータ
１３４ カウンタ
１９１ 切替制御部
１９２ 参照信号決定部
１９３ 検出部
１９４ 調整部

Claims (11)

1. 制御信号に基づき、光電変換を行って画素信号を出力する複数の画素と、
   前記画素信号または前記制御信号の一方を選択する選択部と、
   前記選択部が前記画素信号を選択した場合に、前記画素信号に対するＡＤ変換を実行し、前記選択部が前記制御信号を選択した場合に前記制御信号を検出するＡＤ変換部と、
   を備える撮像装置。
2. 前記ＡＤ変換部が前記制御信号を検出したタイミングに応じて、前記制御信号の遅延調整量を決定する決定部と、
   前記遅延調整量に応じて前記制御信号を遅延させる遅延処理部と、
   をさらに備える請求項１に記載の撮像装置。
3. 前記ＡＤ変換部は、
   一定の勾配で値が降下する第１参照信号または一定値の第２参照信号のいずれか一方を生成する参照信号生成部と、
   前記第１参照信号と前記画素信号との比較または前記第２参照信号と前記制御信号との比較を行うコンパレータと、
   を備える請求項２に記載の撮像装置。
4. 前記ＡＤ変換部は、複数の前記制御信号の遅延量を検出し、
   前記決定部は、複数の遅延量のうち最大遅延量に応じて、複数の前記制御信号それぞれの遅延調整量を決定する
   請求項３に記載の撮像装置。
5. 前記ＡＤ変換部は、前記画素信号に対するＡＤ変換に用いるカウンタを有し、当該カウンタを用いて前記制御信号の遅延量をカウントする請求項４に記載の撮像装置。
6. クロック信号に基づいて決定された第１遅延調整量に応じて前記制御信号を遅延させた第１遅延制御信号を生成する第１遅延処理部と、
   前記クロック信号の周期を逓倍した逓倍周期に基づいて決定された第２遅延調整量に応じて前記第１遅延制御信号を遅延させた第２遅延制御信号を生成する第２遅延処理部と、
   をさらに備える請求項５に記載の撮像装置。
7. 前記決定部は、前記第２遅延調整量を変化させた場合の前記第２遅延制御信号と前記制御信号との遅延量に基づき、前記第２遅延調整量を決定する請求項６に記載の撮像装置。
8. 複数の前記画素のうち、第１領域の第１画素に対して前記制御信号を出力する第１駆動部と、
   複数の前記画素のうち、前記第１領域とは異なる第２領域の第２画素に対して前記制御信号を出力する第２駆動部と、
   をさらに備え、
   前記決定部は、前記第１駆動部が出力する前記制御信号および前記第２駆動部が出力する前記制御信号の前記最大遅延量に基づき、前記遅延調整量を決定する
   請求項７に記載の撮像装置。
9. 前記ＡＤ変換部は、前記撮像装置の周辺温度が所定値以上変化した場合に、前記制御信号を検出する請求項８に記載の撮像装置。
10. 前記ＡＤ変換部は、前記撮像装置による撮像開始前に前記制御信号を検出する請求項９に記載の撮像装置。
11. 光電変換を行って画素信号を出力する複数の画素を制御する制御信号であって、前記画素信号のＡＤ変換を実行するＡＤ変換部を用いて前記制御信号を検出し、
    前記制御信号の検出タイミングに基づき、決定部が前記制御信号の遅延調整量を決定する
    撮像装置の制御方法。

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