JP2013162164A - 撮像装置、ｘ線検出器及び撮像方法 - Google Patents

Abstract

【課題】非破壊読み出しされた画素信号の画素毎の加算平均処理、及びデジタルビニング処理を効率良く実行できる撮像装置及び撮像方法を提供する。
【解決手段】２次元状に配置された複数の画素と、画素からの信号をサンプルホールドするサンプルホールド回路とを有するセンサから、一の行の画素について複数回の非破壊読み出しを行った後に次の行の画素について読み出しを行うように走査して、サンプルホールド回路にサンプルホールドされた信号を行方向及び列方向に走査して読み出し、読み出した信号をアナログ／デジタル変換した後に、加算平均回路により画素毎に加算平均処理し、加算平均処理された信号を用いてデジタルビニング回路によりビニング処理を行うようにする。
【選択図】図９

Description

本発明は、撮像装置、Ｘ線検出器及び撮像方法に関する。

近年、デジタル放射線撮像装置の分野では、イメージインテンシファイアに代わり、解像度の向上や体積の小型化、画像の歪みを抑えることを目的に光電変換素子を用いた等倍光学系の大面積フラットパネル式のセンサが普及している。大面積フラットパネル式のセンサとして、シリコン半導体ウエハから矩形状に切り出した、複数のＣＭＯＳ型撮像素子が光電変換素子として形成された矩形半導体基板をタイリングすることにより大面積を実現したものが提案されている（例えば、特許文献１）。ＣＭＯＳ型撮像素子は、微細加工によりアモルファスシリコンより高速読み出しが可能で、さらに高感度が得られる。また、ＣＭＯＳ型撮像素子は、ＣＣＤ型撮像素子を使用する場合と比較して大面積化が容易である。

また、隣接する複数の画素の信号を加算して１画素の信号とする、いわゆるビニング処理を行うための画素加算機能を有する撮像装置がある（例えば、特許文献２）。ここでビニング処理による縮小処理において、欠陥画素により生じる縮小処理後の画像の劣化に対し、欠陥画素の画素信号を含めずに処理を行うことで縮小処理後の画像の劣化を防止することが考えられる。

また、撮像素子から読み出した信号には、撮像素子から信号を読み出すアンプの熱雑音や電子機器の外乱ノイズなどのランダムノイズが含まれる。このランダムノイズを低減する手法として、信号の非破壊読み出しが可能な撮像素子を用い、一度の露光で蓄積された信号を複数回読み出して、読み出された信号を平均化することにより、ランダムに発生するノイズを低減する方法が知られている。

特開２００２−３４４８０９号公報 特開２００６−３１９５２９号公報

欠陥画素を考慮したビニング処理と、非破壊で複数回読み出された信号の加算処理とを併用することが考えられる。この場合、欠陥画素を考慮したビニング処理を行った後に画素毎の加算平均処理を行う場合には、ビニング処理を非破壊読み出しされたフレームの回数だけ行わなければならない。例えば、ビニング処理で参照する欠陥画素の位置情報を、ビニング処理と並行して外部メモリから読み込む場合には、ビニング処理を行う回数に併せてメモリへのアクセス回数が増え、処理速度に支障をきたすことがある。

本発明の目的は、非破壊読み出しされた画素信号の画素毎の加算平均処理、及びデジタルビニング処理を効率良く実行できる撮像装置及び撮像方法を提供することにある。

本発明の撮像装置は、２次元状に配置された複数の画素と、前記画素からの信号をサンプルホールドするサンプルホールド手段と、一の行の画素について複数回の非破壊読み出しを行った後に次の行の画素について読み出しを行うように走査し、前記サンプルホールド手段にサンプルホールドされた信号を行方向及び列方向に走査して読み出す読み出し手段とを有するセンサと、前記読み出し手段により読み出された信号をアナログ／デジタル変換するＡ／Ｄ変換手段と、前記Ａ／Ｄ変換手段によりアナログ／デジタル変換された信号を、画素毎に加算平均処理する加算平均処理手段と、前記加算平均処理手段により加算平均処理された信号を用いて、ビニング処理を行うデジタルビニング手段とを有する。

本発明によれば、読み出し時間や処理時間を増大させることなく、小さな回路規模で、複数回読み出した画素信号の画素毎の加算平均処理、及びデジタルビニング処理を効率良く実行できる撮像装置及び撮像方法を提供することが可能となる。

本発明の実施形態による撮像装置を含む撮像システムの構成例を示す図である。 本実施形態における画素回路の構成例を示す図である。 図２に示した画素回路における駆動タイミングを示すタイミングチャートである。 本実施形態における矩形半導体基板の構成例を示す図である。 矩形半導体基板の画素データを読み出すタイムチャートを示す図である。 矩形半導体基板の画素データを読み出すタイムチャートを示す図である。 矩形半導体基板の画素データを読み出すタイムチャートを示す図である。 本実施形態における矩形半導体基板内の画素加算回路の例を示す図である。 本実施形態におけるフラットパネルセンサ１０５及び撮影制御部１０９の構成例を示す図である。 本実施形態における処理の流れを示す図である。

以下、本発明の実施形態を図面に基づいて説明する。
図１は、本発明の実施形態による撮像装置を含む撮像システムの構成例を示すブロック図である。図１には、大面積フラットパネル式の放射線動画撮像システムの全体構成を模式的に示している。図１において、１００は放射線撮像装置、１０１は画像処理部を含むシステム制御装置、１０２は画像表示装置、１０３は放射線発生装置、１０４は放射線源である。図１に示す撮像システムにおいて、撮影時にはシステム制御装置１０１により、放射線撮像装置１００及び放射線発生装置１０３が同期制御される。被写体を透過した放射線は不図示のシンチレータにより可視光に変換されて光電変換され、光量に応じた光電変換後の信号がアナログ／デジタル変換（Ａ／Ｄ変換）される。そして、Ａ／Ｄ変換された信号が、放射線照射に対応したフレーム画像データとして放射線撮像装置１００からシステム制御装置１０１内の画像処理部に転送され、画像処理が行われた後、画像表示装置１０２に放射線画像がリアルタイムに表示される。なお本実施例では、放射線撮像装置１００をＸ線検出器として説明する。

放射線撮像装置１００は、フラットパネルセンサ１０５を有する。フラットパネルセンサ１０５は、光電変換素子と光電変換素子からの信号をサンプルホールドするサンプルホールド回路とを有する画素が２次元状に複数配置されている。フラットパネルセンサ１０５は、シリコン半導体ウエハから矩形状に切り出した、光電変換素子であるＣＭＯＳ型撮像素子が形成された矩形半導体基板１０６が、不図示の平面基台上にマトリクス状にタイリングされている。矩形半導体基板１０６の各々は、つなぎ用エリアセンサとして利用可能なものであり、複数のＣＭＯＳ型撮像素子を有し、それらが等ピッチで２次元状に配置されている。フラットパネルセンサ１０５と上述のシンチレータにより、Ｘ線を検出して画像を得るＸ線画像センサが構成される。また、平面基台上で隣接する矩形半導体基板１０６は、矩形半導体基板間の境界を挟んで光電変換素子が矩形半導体基板１０６上と同じピッチになるようにタイリングされている。図１には、矩形半導体基板１０６が２列×２行のマトリクス状にタイリングされた例を示しているが、これに限定されるものではなく、タイリングする矩形半導体基板１０６の行方向の数、及び列方向の数は任意である。

フラットパネルセンサ１０５の上辺部及び下辺部には、マトリクス状に並んだ矩形半導体基板１０６の不図示の外部端子（電極パッド）が配されている。矩形半導体基板１０６の電極パッドは不図示のフライングリード式プリント配線板で外部の回路と接続される。矩形半導体基板１０６上には、アナログ出力のイネーブル／ディセーブルを切り換えるアナログスイッチ素子等の切り換え素子が構成されている。アナログ出力用スイッチ素子を設けることでチップセレクト制御信号による矩形半導体基板１０６の出力制御が可能となり、矩形半導体基板１０６のアナログ出力線同士をまとめて接続し、直接に増幅器１０７に接続することができる。フラットパネルセンサ１０５では、タイリングされた１枚の矩形半導体基板１０６を１つのＡ／Ｄ変換器１０８の変換領域として、画素からの信号がアナログ／デジタル変換される。

撮影制御部１０９は、システム制御装置１０１と制御コマンドの通信、同期信号の通信、システム制御装置１０１内の画像処理部への画像データの送信を行う。撮影制御部１０９は、フラットパネルセンサ１０５の制御機能も有しており、フラットパネルセンサ１０５の駆動制御や撮影モード制御を行う。例えば撮影制御部１０９では、一の行の光電変換素子についてサンプルホールドされた信号を非破壊で複数回読み出させ、その後に次の行の画素について非破壊で複数回読み出させる制御を行う。また、撮影制御部１０９は、放射線撮像装置１００内の複数のＡ／Ｄ変換器１０８によりＡ／Ｄ変換されたブロック毎のデジタル画像データをフレームデータに合成し、システム制御装置１０１内の画像処理部に転送する。

１１０はコマンド制御用インターフェースであり、システム制御装置１０１からは撮影制御部１０９への撮影モードの設定、各種パラメータの設定、撮影開始設定、撮影終了設定などが通信される。また、コマンド制御用インターフェース１１０を介して、撮影制御部１０９からはシステム制御装置１０１へ放射線撮像装置１００の状態等が通信される。１１１は画像データインターフェースで、撮影により得られた画像データが、撮影制御部１０９からシステム制御装置１０１へ送られる。１１２はＲＥＡＤＹ信号であり、放射線撮像装置１００が撮影可能状態になったことを撮影制御部１０９からシステム制御装置１０１へ伝える信号である。１１３は外部同期信号であり、システム制御装置１０１が撮影制御部１０９からのＲＥＡＤＹ信号１１２を受け、撮影制御部１０９に放射線曝射のタイミングを知らせる信号である。１１４は曝射許可信号であり、曝射許可信号１１４がイネーブルの間にシステム制御装置１０１から放射線発生装置１０３に曝射信号が送信され、放射線源１０４から曝射された放射線が有効な放射線として蓄積され、Ｘ線画像が形成される。

図２は、矩形半導体基板１０６に２次元状に構成される画素回路の構成例を示す図である。図２には、１画素分の画素回路を示している。図２において、ＰＤは光電変換を行うフォトダイオードである。Ｍ２はフローティングディフュージョンに蓄積された電荷を放電させるためのリセットＭＯＳトランジスタ（リセットスイッチ）であり、Ｃｆｄは電荷を蓄積するフローティングディフュージョン（浮遊拡散領域）の容量である。Ｍ１は高ダイナミックレンジモードと高感度モードとを切り換えるための感度切り換え用ＭＯＳトランジスタ（感度切り換えスイッチ）である。Ｃ１はダイナミックレンジ拡大用の容量であり、感度切り換えスイッチ（Ｍ１）をオンすると電荷の蓄積が可能となる。感度切り換えスイッチ（Ｍ１）をオンするとフローティングノード部の容量が実質増え、感度は低くなるがダイナミックレンジを拡大することができる。よって、例えば高感度が必要な透視撮影時には感度切り換えスイッチ（Ｍ１）をオフし、高ダイナミックレンジが必要なＤＳＡ（デジタル・サブストラクション・アンギオグラフィー）撮影時などには感度切り換えスイッチ（Ｍ１）をオンする。Ｍ４はソースフォロアとして動作する増幅ＭＯＳトランジスタ（第１の画素アンプ）である。Ｍ３は第１の画素アンプ（Ｍ４）を動作状態とさせるための選択ＭＯＳトランジスタ（第１の選択スイッチ）である。

第１の画素アンプ（Ｍ４）の後段には、光電変換部で発生するｋＴＣノイズを除去するクランプ回路が設けられている。Ｃｃｌはクランプ容量であり、Ｍ５はクランプ用ＭＯＳトランジスタ（クランプスイッチ）である。Ｍ７はソースフォロアとして動作する増幅ＭＯＳトランジスタ（第２の画素アンプ）である。Ｍ６は第２の画素アンプ（Ｍ７）を動作状態とするための選択ＭＯＳトランジスタ（第２の選択スイッチ）である。

第２の画素アンプ（Ｍ７）の後段には、光信号用及びノイズ信号用の２つのサンプルホールド回路が設けられている。Ｍ８は光信号蓄積用のサンプルホールド回路を構成する、サンプルホールド用ＭＯＳトランジスタ（光信号用サンプルホールドスイッチ）である。ＣＳは光信号用ホールド容量である。Ｍ１１はノイズ信号蓄積用のサンプルホールド回路を構成する、サンプルホールドＭＯＳトランジスタ（ノイズ信号用サンプルホールドスイッチＮ）である。ＣＮはノイズ信号用ホールド容量である。Ｍ１０はソースフォロアとして動作する光信号の増幅ＭＯＳトランジスタ（光信号用画素アンプ）である。Ｍ９は光信号用画素アンプ（Ｍ１０）で増幅された光信号をＳ信号出力線へ出力するためのアナログスイッチ（光信号用転送スイッチ）である。Ｍ１３はソースフォロアとしての動作するノイズ信号の増幅ＭＯＳトランジスタ（ノイズ信号用画素アンプ）である。Ｍ１２はノイズ信号用画素アンプ（Ｍ１３）で増幅されたノイズ信号をＮ信号出力線へ出力するためのアナログスイッチ（ノイズ信号用転送スイッチ）である。

イネーブル信号ＥＮは、第１の選択スイッチ（Ｍ３）及び第２の選択スイッチ（Ｍ６）のゲートに接続され、第１の画素アンプ（Ｍ４）及び第２の画素アンプ（Ｍ７）を動作状態とさせるための制御信号である。イネーブル信号ＥＮがハイレベルの時に、第１の画素アンプ（Ｍ４）及び第２の画素アンプ（Ｍ７）は同時に動作状態となる。制御信号ＷＩＤＥは、感度切り換えスイッチ（Ｍ１）のゲートに接続され、感度の切り換えを制御する。制御信号ＷＩＤＥがローレベルの時は、感度切り換えスイッチ（Ｍ１）がオフし高感度モードとなる。リセット信号ＰＲＥＳは、リセットスイッチ（Ｍ２）をオンしてフォトダイオードＰＤに蓄積された電荷を放電させる信号である。クランプ信号ＰＣＬは、クランプスイッチ（Ｍ５）を制御する信号であり、クランプ信号ＰＣＬがハイレベルのときにクランプスイッチ（Ｍ５）がオンし、クランプ容量（Ｃｃｌ）を基準電圧ＶＣＬにセットする。

信号ＴＳは光信号サンプルホールド制御信号であり、信号ＴＳをハイレベルとし、光信号用サンプルホールドスイッチ（Ｍ８）をオンすることで光信号が第２の画素アンプ（Ｍ７）を通して容量ＣＳに一括転送される。次いで、全画一括で信号ＴＳをローレベルとし、光信号用サンプルホールドスイッチ（Ｍ８）をオフすることで、サンプルホールド回路への光信号電荷の保持が完了する。信号ＴＮはノイズ信号サンプルホールド制御信号であり、信号ＴＮをハイレベルとし、ノイズ信号用サンプルホールドスイッチ（Ｍ１１）をオンすることでノイズ信号が第２の画素アンプ（Ｍ７）を通して容量ＣＮに一括転送される。次いで、全画一括で信号ＴＮをローレベルとし、ノイズ信号用サンプルホールドスイッチ（Ｍ１１）をオフすることで、サンプルホールド回路へのノイズ信号電荷の保持が完了する。容量ＣＳ、容量ＣＮのサンプルホールド後は、光信号用サンプルホールドスイッチ（Ｍ８）及びノイズ信号用サンプルホールドスイッチ（Ｍ１１）がオフとなり、容量ＣＳ、容量ＣＮは前段の蓄積回路と電気的に切り離される。そのため、再度サンプリング動作が行われるまで蓄積した光信号及びノイズ信号を非破壊で読み出すことが可能である。

図３は、図２に示した画素回路における固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の駆動タイミングを示すタイミングチャートである。以下、動画像撮影において、光信号用ホールド容量ＣＳ及びノイズ信号用ホールド容量ＣＮに電荷がサンプルホールドされるまでの制御信号のタイミングについて、図３を用いて説明する。

図３に示すタイミングチャートにおいて、時刻ｔ５０にて撮影モードが設定され、時刻ｔ５１から撮影のための駆動が開始される。時刻ｔ５１から始まるリセット駆動Ｒ１について説明する。リセット駆動Ｒ１は、リセットとクランプを行う駆動である。まず、時刻ｔ５１で信号ＥＮをハイレベルにし、第１の画素アンプ（Ｍ４）及び第２の画素アンプ（Ｍ７）を動作状態にする。次に、時刻ｔ５２で信号ＰＲＥＳをハイレベルにし、フォトダイオードＰＤを基準電圧ＶＲＥＳに接続する。次に、時刻ｔ５３で信号ＰＣＬをハイレベルにすることによりクランプスイッチ（Ｍ５）をオンし、クランプ容量（Ｃｃｌ）の第２の画素アンプ（Ｍ７）側に基準電圧ＶＣＬが接続される。時刻ｔ５４で信号ＰＲＥＳをローレベルにしてリセットを終了し、クランプ容量（Ｃｃｌ）の第１の画素アンプ（Ｍ４）側にリセット電圧がセットされる。時刻ｔ５５でクランプスイッチ（Ｍ５）をオフし、基準電圧ＶＣＬと基準電圧ＶＲＥＳの差分の電圧に応じた電荷がクランプ容量（Ｃｃｌ）に蓄積されクランプが終了する。そして、リセット駆動Ｒ１を終了し、時刻ｔ５５からフォトダイオードＰＤ及びフローティングディフュージョン容量（Ｃｆｄ）の光電変換部の蓄積が開始される。時刻ｔ５６で信号ＥＮをローレベルとし、第１の画素アンプ（Ｍ４）及び第２の画素アンプ（Ｍ７）を非動作状態にする。また、蓄積状態になったので曝射許可信号１１４をイネーブルにしＸ線の曝射を要求する。後に続くリセット駆動もこのタイミングで制御される。

タイリングされた矩形半導体基板１０６は、動画撮影時に撮像素子間や走査線間の時間的スイッチングのずれにより発生する画像ズレを防止するために、各撮像素子のすべての画素を一括して同一のタイミング、かつ同一の期間でリセット駆動が行われる。その後、一括露光による蓄積が行われ各画素回路のフォトダイオードＰＤで発生した光電荷が容量（Ｃｆｄ）に蓄積される。リセット駆動Ｒ１の時刻ｔ５２からｔ５４のフォトダイオードＰＤへの基準電圧ＶＲＥＳの印加において光電変換部でリセットノイズ（ｋＴＣノイズ）が発生する。しかし、クランプ回路のクランプ容量（Ｃｃｌ）の第２の画素アンプ（Ｍ７）側に基準電圧ＶＣＬをセットすることによりリセットノイズは除去される。

時刻ｔ６０からで始まるサンプリング駆動Ｓ１について説明する。時刻ｔ６０で信号ＥＮをハイレベルにし第１の選択スイッチ（Ｍ３）及び第２の選択スイッチ（Ｍ６）をオンする。これにより、容量（Ｃｆｄ）に蓄積されている電荷は、電荷／電圧変換されソースフォロアとして動作する第１の画素アンプ（Ｍ４）により電圧としてクランプ容量（Ｃｃｌ）に出力される。第１の画素アンプ（Ｍ４）の出力はリセットノイズを含むが、クランプ回路によりリセット時に第２の画素アンプ（Ｍ７）側を基準電圧ＶＣＬにセットしているので、リセットノイズが除去された光信号となって第２の画素アンプ（Ｍ７）に出力される。次に、時刻ｔ６１で信号ＴＳをハイレベルとして光信号用サンプルホールドスイッチ（Ｍ８）をオンすることで、光信号が第２の画素アンプ（Ｍ７）を通して光信号用ホールド容量（ＣＳ）に一括転送される。サンプルホールドを開始したので、時刻ｔ６２で曝射許可信号１１４をディセーブルとしＸ線曝射は禁止される。時刻ｔ６３で信号ＴＳをローレベルとして光信号用サンプルホールドスイッチ（Ｍ８）をオフすることで、光信号用ホールド容量（ＣＳ）に光信号がサンプルホールドされる。

次に、時刻ｔ６４でリセット信号ＰＲＥＳをハイレベルとしてリセットスイッチ（Ｍ２）をオンし、容量（Ｃｆｄ）を基準電圧ＶＲＥＳにリセットする。次に、時刻ｔ６５で信号ＰＣＬをハイレベルとする。これにより、クランプ容量（Ｃｃｌ）には電圧ＶＣＬと電圧ＶＲＥＳの差分の電圧にリセットノイズが重畳した電荷が蓄積される。時刻ｔ６６でリセット信号ＰＲＥＳをローレベルとしリセットを完了する。時刻ｔ６７で信号ＴＮをハイレベルとしてノイズ信号用サンプルホールドスイッチ（Ｍ１１）をオンすることで、基準電圧ＶＣＬにセットされた時のノイズ信号をノイズ信号用ホールド容量（ＣＮ）に転送する。続いて、時刻ｔ６８で、信号ＴＮをローレベルとしてノイズ信号用サンプルホールドスイッチ（Ｍ１１）をオフすることで、ノイズ信号のノイズ信号用ホールド容量（ＣＮ）にノイズ信号がサンプルホールドされる。時刻ｔ６９で信号ＰＣＬをローレベルとし、時刻ｔ７０で信号ＥＮをローレベルとし、サンプリング駆動Ｓ１を終了する。サンプリング駆動Ｓ１は全画素を一括して行う。後に続くサンプリング駆動もこのタイミングで制御される。サンプリング駆動Ｓ１の後、時刻ｔ８１にて再びリセット駆動Ｒ１が行われ、次のフレームのフォトダイオードＰＤでの蓄積を開始させる。

光信号用ホールド容量（ＣＳ）及びノイズ信号用ホールド容量（ＣＮ）に保持された光信号及びノイズ信号の走査は画素毎に行われる。光信号用転送スイッチ（Ｍ９）をオンすることで、光信号用ホールド容量（ＣＳ）の電圧が、光信号用画素アンプ（Ｍ１０）を通して光信号出力線に転送される。また、ノイズ信号用転送スイッチ（Ｍ１２）をオンすることで、ノイズ信号用ホールド用容量（ＣＮ）の電圧が、ノイズ信号用画素アンプ（Ｍ１３）を通してノイズ信号出力線に転送される。光信号出力線及びノイズ信号出力線に転送された信号は、光信号出力線及びノイズ信号出力線が接続された不図示の差動入力アンプで減算処理される。これにより、画素アンプでの熱ノイズ、１／ｆノイズ、温度差、プロセスばらつきによる固定パターンノイズ（ＦＰＮ）を除去している。なお、センサからの読み出しが可能な期間は、時刻ｔ６８のサンプルホールド終了時から、光信号用ホールド容量（ＣＳ）及びノイズ信号用ホールド容量（ＣＮ）に、次フレームの光電荷信号のサンプルホールドが再び開始される時刻ｔ９１までの間である。サンプリング駆動Ｓ１の終了後に画素の読み出し処理ＲＤ１が行われる。読み出し処理は画像表示までの遅延をできる限り短くするよう、サンプルホールド直後に行われる。

図２に示した画素回路において、フォトダイオードＰＤの蓄積開始のタイミングは、図３に示したリセット完了後に信号ＰＣＬをローレベルにしてクランプが完了した時点である時刻ｔ５５や時刻ｔ６９である。また、蓄積終了のタイミングは、信号ＴＳをローレベルにして光信号をサンプルホールドした時点である時刻ｔ６３である。これにより、光信号及びノイズ信号をサンプルホールドするサンプリング駆動Ｓ１とサンプリング駆動Ｓ１の間に、蓄積時間開始のためのリセット駆動Ｒ１又はサンプリング駆動Ｓ１を挿入することにより、蓄積時間を制限している。図３においては、時刻ｔ６０から始まるサンプリング駆動Ｓ１と時刻ｔ９０から始まるサンプリング駆動Ｓ１との間に、時刻ｔ８１から始まるリセット駆動Ｒ１を挿入している。これにより、実質的な蓄積時間であるＸ線ウィンドウを時刻ｔ８５からｔ９３までの期間Ｔに制限している。

図４は、本実施形態における矩形半導体基板の内部構造の一例を模式的に示す図である。矩形半導体基板３０１は、チップセレクト信号端子ＣＳ、光信号出力端子Ｓ、ノイズ信号出力端子Ｎ、垂直走査スタート信号端子ＶＳＴ、垂直走査クロック端子ＣＬＫＶ、水平走査スタート信号端子ＨＳＴ、水平走査クロック端子ＣＬＫＨを有する。垂直走査回路３０３は、横方向の画素群を選択し、垂直走査クロックＣＬＫＶに同期して画素群を順次副走査方向である垂直方向に走査する。水平走査回路３０４は、垂直走査回路３０３により選択された主査方向である横方向の画素群の列信号線を水平走査クロックＣＬＫＨに同期して順次１画素ずつ選択する。画素回路３０２は、図２に示した画素回路であり、垂直走査回路３０３の出力線である行信号線３０５がイネーブルになることにより、列信号線３０６、３０７にサンプルホールドされた光信号電圧信号Ｓ、ノイズ電圧信号Ｎを出力する。列信号線３０６、３０７に出力された電圧信号を水平走査回路３０４が順次選択することにより、アナログ出力線３０８、３０９に各画素の電圧信号が順次出力される。

以上のように、矩形半導体基板３０１は、垂直走査回路３０３及び水平走査回路３０４を使用したＸＹアドレス方式によるスイッチング動作によって画素選択が行われる。そして、選択された画素からのトランジスタで増幅された各画素の光信号Ｓ及びノイズ信号Ｎの電圧信号は、列信号線３０６、３０７、アナログ出力線３０８、３０９を通してアナログ出力端子Ｓ、Ｎに出力される。

チップセレクト信号端子ＣＳは、チップセレクト信号の入力端子で、チップセレクト信号をハイレベルとすることにより内部走査に従った撮像素子の光電圧信号Ｓ、ノイズ電圧信号Ｎがアナログ出力端子Ｓ、Ｎから出力される。光信号及びノイズ信号に係るサンプルホールド回路後段の出力切り換えアナログスイッチ、列信号線３０６、３０７、列信号線を水平走査回路３０４の出力により切り換えるスイッチングトランジスタは、読み出し走査の伝送回路を構成している。

垂直走査クロック端子ＣＬＫＶは、垂直走査回路３０３のクロックの入力端子であり、垂直走査スタート信号端子ＶＳＴは、垂直走査回路３０３のスタート信号の入力端子である。垂直走査スタート信号ＶＳＴをハイレベルにした後、垂直走査クロックＣＬＫＶを入力することにより、Ｖ１，Ｖ２，・・・，Ｖｍと行選択信号が順次イネーブルに入れ替わる。垂直走査が開始されたら垂直走査スタート信号ＶＳＴをローレベルにする。水平走査クロック端子ＣＬＫＨは、水平走査回路３０４のクロックの入力端子であり、水平走査スタート信号端子ＨＳＴは、水平走査回路３０４のスタート信号の入力端子である。水平走査スタート信号ＨＳＴをハイレベルにし、水平走査クロックＣＬＫＨを入力することにより、Ｈ１，Ｈ２，・・・，Ｈｎと列選択信号が順次イネーブルに入れ替わる。水平走査が開始されたら水平走査スタート信号ＨＳＴをローレベルにする。

垂直走査回路３０３の行信号線Ｖ１の出力がイネーブルになると、行信号線Ｖ１に接続する横１行の画素群（１，１）から（ｎ，１）が選択され、横１行の各画素からそれぞれの列信号線３０６、３０７に光電圧信号Ｓ、ノイズ電圧信号Ｎが出力される。水平走査回路３０４の列選択信号のイネーブルをＨ１，Ｈ２，・・・，Ｈｎと順次切り換えることにより、横１行の光電圧信号Ｓ、ノイズ電圧信号Ｎが順次アナログ出力線３０８、３０９を経由してアナログ出力端子Ｓ、Ｎに出力される。行信号線Ｖｍまで同様な水平走査を行うことにより、全画素の画素出力が得られる。

図５は、矩形半導体基板の画素データを読み出すためのタイムチャートの一例を示す図である。図５には、矩形半導体基板の画素データを１回の垂直走査と１回の水平走査で１回ずつ読み出すためのタイムチャートを示している。図５において、信号ＣＳは矩形半導体基板のアナログ信号の出力を制御するチップセレクト信号である。信号ＣＳがハイレベルの時にはアナログ出力が有効になり、次段の増幅器１０７に出力される。

垂直走査スタート信号ＶＳＴがハイレベルの状態で、垂直走査クロックＣＬＫＶが立ち上がると、図４に示した垂直走査回路３０３の行信号線Ｖ１がイネーブルとなる。そして、行信号線Ｖ１で選択される画素群（１，１）から（ｎ，１）の出力が有効になり、列信号線に画素群（１，１）から（ｎ，１）の各画素の光電圧信号Ｓ及びノイズ電圧信号Ｎが出力される。その後、水平走査スタート信号ＨＳＴがハイレベルの状態で、水平走査クロックＣＬＫＨが立ち上がると、水平走査回路３０４の列選択信号Ｈ１がイネーブルとなる。ＣＬＫＨの立ち上がりに同期して、水平走査回路３０４の列選択信号がＨ２，・・・，Ｈｎと切り換り、画素を（１，１）から順番に（ｎ，１）まで選択し、チップセレクト信号ＣＳで選択された矩形半導体基板の横方向画素群の走査を終了する。行信号線Ｖｍまで同様な水平走査を行うことにより、全画素の画素出力が得られる。例えば、図５においては、期間Ｔ１０１において行信号線Ｖ１に接続された画素群（１，１）〜（ｎ，１）からの信号が読み出され、期間Ｔ１０２において行信号線Ｖ２に接続された画素群（１，２）〜（ｎ，２）からの信号が読み出される。同様に、期間Ｔ１０３において行信号線Ｖ３に接続された画素群からの信号が読み出され、期間Ｔ１０４において行信号線Ｖ４に接続された画素群からの信号が読み出され、期間Ｔ１０５において行信号線Ｖ５に接続された画素群からの信号が読み出される。なお、Ａ／Ｄ変換器１０８でのＡ／Ｄ変換は、水平走査クロックＣＬＫＨに同期したクロックＣＬＫＡＤに基づいて行われる。

ここで、各行につき水平走査を４回行い、１回の垂直走査で矩形半導体基板の全画素データを４回ずつ読み出すためのタイムチャートを図６に示す。チップセレクト信号ＣＳをハイレベルにし、垂直走査スタート信号ＶＳＴがハイレベルの状態で、垂直走査クロックＣＬＫＶが立ち上がると、図４に示した垂直走査回路３０３の行信号線Ｖ１がイネーブルとなる。その後、水平走査スタート信号ＨＳＴがハイレベルの状態で、水平走査クロックＣＬＫＨを立ち上げて、水平走査回路３０４の列選択信号をＨ１，Ｈ２，・・・，Ｈｎと順に切り替えながら横方向画素群の走査を終了する。その後、垂直走査クロックＣＬＫＶにより垂直走査回路３０３の行信号線を切り替えずに、再度チップセレクト信号ＣＳをハイレベルにして、再び行信号線Ｖ１に接続された画素についての水平走査を同様に繰り返す。この動作をさらに２回繰り返す。これにより、図４に示した垂直走査回路３０３の行信号線Ｖ１がイネーブルの状態で、横方向画素群の走査を４回行うことができる。例えば、図６においては、行信号線Ｖ１に接続された画素群（１，１）〜（ｎ，１）からの信号について、期間Ｔ２０１において１回目の読み出しが行われ、期間Ｔ２０２において２回目の読み出しが行われる。さらに、期間Ｔ２０３において３回目の読み出しが行われ、期間Ｔ２０４において４回目の読み出しが行われる。以降、垂直走査クロックＣＬＫＶにより垂直走査回路３０３がイネーブルとする行信号線を順次切り換えながら、同様に１行毎に４回の水平走査を行信号線Ｖｍまで行うことにより、１回の垂直走査で矩形半導体基板の全画素を４回ずつの読み出すことができる。例えば、図６においては、期間Ｔ２０５において、行信号線Ｖ２に接続された画素群（１，２）〜（ｎ，２）からの信号について１回目の読み出しが行われる。

垂直走査クロックＣＬＫＶのクロック周期は、例えば１μｓｅｃである。そのため、矩形半導体基板の全画素について４回ずつの読み出しを行う場合には、図５に示した読み出し方法では、１行目からｍ行目までの垂直走査を４回行うので、垂直走査に４ｍ（μｓｅｃ）を必要とする。しかし、図６に示した読み出し方法は垂直方向への走査が１回で済むので、垂直走査はｍ（μｓｅｃ）でよい。つまり、図５に示した読み出し方法より図６に示した読み出し方法のほうが３ｍ（μｓｅｃ）高速に読み出すことができる。なお、水平走査は、例えばピクセルクロック２０ＭＨｚで行うため、１列目からｎ列目までの水平走査に必要な時間は、０．０５ｎ（μｓｅｃ）となる。

また、垂直走査回路３０３の行信号線Ｖ１がイネーブルの状態で、水平走査回路３０４の列選択信号Ｈ１をイネーブルとして画素（１，１）を選択した状態で、当該画素データを４回連続して読み出すことも可能である。この読み出し方法のタイムチャートを図７に示す。チップセレクト信号ＣＳをハイレベルにし、垂直走査スタート信号ＶＳＴがハイレベルの状態で、垂直走査クロックＣＬＫＶが立ち上がると、図４に示した垂直走査回路３０３の行信号線Ｖ１がイネーブルとなる。その後、水平走査スタート信号ＨＳＴがハイレベルの状態で、水平走査クロックＣＬＫＨを立ち上げて、水平走査回路３０４の列選択信号Ｈ１をイネーブルにする。この状態で、クロックＣＬＫＡＤを４回立ち上げて、画素（１，１）からの信号を４回連続して読み出す（期間Ｔ３０１）。以降、水平走査クロックＣＬＫＨ、垂直走査クロックＣＬＫＶにより、水平走査回路３０４の列選択信号、垂直走査回路３０３の行信号線を順次切り換えながら、１画素毎に４回読み出しを行う。これにより、１回の垂直走査と１回の水平走査で矩形半導体基板の全画素について４回ずつの読み出しを行うことができる。しかし、１画素ずつ複数回読み出す場合には、画素毎の平均化処理を行っても低周波ノイズを除去することができない。そのため、本実施形態では、図７に示した読み出し方法よりも、図６に示した読み出し方法で、複数回の非破壊読み出しを行うことが好ましい。以下では、図６に示した読み出し方法で、複数回の非破壊読み出しを行うものとする。

図８は、本実施形態における矩形半導体基板内での画素加算回路の回路構成例を示す図である。図８（ａ）は、図２に示した画素回路を２回路分簡略して示した回路に画素加算回路を挿入した回路例を示す図である。実際の回路は光信号及びノイズ信号のそれぞれに画素加算回路が設けられているが、図８においては光信号、ノイズ信号のサンプルホールド回路は説明簡略化のため片方のみを記載している。１６０、１６１は、それぞれの回路のフォトダイオードであり、図２に示したフォトダイオードＰＤに対応する。１６２、１６３、１６６、１６７、１７２、１７３は、それぞれの回路のソースフォロアとして動作する増幅ＭＯＳトランジスタ（画素アンプ）である。１６２、１６３は、図２に示した第１の画素アンプ（Ｍ４）に対応し、１６６、１６７は、図２に示した第２の画素アンプ（Ｍ７）に対応し、１７２、１７３は図２に示した光信号用画素アンプ（Ｍ１０）もしくはノイズ信号用画素アンプ（Ｍ１３）に対応する。１６４、１６５はそれぞれの回路のクランプ容量であり、図２に示したクランプ容量（Ｃｃｌ）に対応する。１６８、１６９は、それぞれの回路の光信号もしくはノイズ信号蓄積用のサンプルホールド回路を構成する、サンプルＭＯＳトランジスタ（サンプルホールドスイッチ）である。１６８、１６９は、図２に示した光信号用サンプルホールドスイッチ（Ｍ８）もしくはノイズ信号用サンプルホールドスイッチ（Ｍ１１）に対応する。１７０、１７１は光信号用もしくはノイズ信号用ホールド容量であり、図２に示した光信号用ホールド容量（ＣＳ）もしくはノイズ信号用ホールド容量（ＣＮ）にあたる。１５０及び１５１は画素加算回路を構成する加算用ＭＯＳトランジスタ（加算スイッチ）である。

図８（ｂ）は、矩形半導体基板の１画素分の画素回路１８０及び画素加算回路１５３の接続例を示す。図８（ａ）の点線で囲まれた部分１５３及び図８（ｂ）の点線で囲まれた部分１５３は同じ回路部を示している。図８（ｂ）に示すように、隣り合う画素毎の光信号もしくはノイズ信号用ホールド容量を接続して画素加算を行う。これにより、画素情報を捨てることなく走査する画素を減らし、より高速なフレームレートでの信号の読み出しを可能としている。図８（ｂ）では、信号ＡＤＤ０をハイレベルにし、信号ＡＤＤ１をローレベルにすると、２×２の画素加算を行う。また、信号ＡＤＤ０をハイレベルにし、信号ＡＤＤ１をハイレベルにすると、４×４の画素加算を行う。また、この画素加算回路と前述の図２に示した感度切り換えスイッチ（Ｍ１）を使用した感度の切り換えを両立することも可能である。

ここで、例えば２×２の画素における画素情報を加算処理もしくは平均化処理をすることにより、１画素の画素情報として縮小する処理を行う場合には、図８のようにして単純なアナログ信号による加算読み出しを行えば、画像の高速な取得が可能である。しかしながら、２×２の画素のうちの１画素でも何らかの欠陥があると、その加算処理後の画素も欠陥画素として扱わざるを得なくなる。すなわち、この場合には、縮小処理後の画像が当該欠陥画素により著しく劣化することになる。そこで、本実施形態では、欠陥画素の画素情報を含めずに上述した縮小処理を行って、縮小処理後の画像の劣化を防止する。本実施形態では、画素情報をＡ／Ｄ変換してデジタル値として取得したあと、欠陥画素の位置情報に基づいて正常画素の画素情報のみを選択して加算処理（デジタルビニング処理）を行うことで、欠陥画素のない画素加算結果を得る。

また、アナログ信号による画素加算処理後の画像データをデジタル値として取得した後、欠陥画素の位置情報に基づいて正常画素の画素情報のみを選択してデジタルビニング処理を行うようにしても良い。このようにした場合には、走査する画素を減らせるためより高速なフレームレートでの信号の読み出しが可能になり、かつ、欠陥画素のない画素加算結果を得ることができる。

本来、欠陥画素であった部分が、アナログ信号による画素加算を行うことによって、隣接する画素と値が平均化され、欠陥画素でなくなる場合がある。一方、図８に示す画素加算回路の不具合によって新たな欠陥が発生する場合がある。また、欠陥画素は、画素回路の感度によっても異なる。そのため、固体撮像装置で撮影を行うことができるすべての撮影モード（画像サイズ及び感度）に対応した欠陥画素の位置情報を備えておく必要がある。

また、撮像素子から読み出した信号には、ランダムノイズが含まれる。本実施形態では、非破壊で読み出し可能な固体撮像素子を用いて、一度の露光で蓄積された信号を複数回読み出して平均化することにより、ランダムに発生するノイズを低減して、信号対ノイズ比（Ｓ／Ｎ）の改善を図る。

図９は、本実施形態におけるフラットパネルセンサ１０５及び撮影制御部１０９の構成例を示す図である。この図９において、図１に示したブロック等と同一の機能を有するブロック等には同一の符号を付し、重複する説明は省略する。撮影制御部１０９は、駆動回路１２７、非破壊複数回読み出し加算平均回路１２１、デジタルビニング回路１２２、欠陥情報保存用バッファ１２８、及び画像転送前バッファ１２３を有する。駆動回路１２７は、フラットパネルセンサ１０５の駆動制御及び撮影モード制御等を行う。非破壊複数回読み出し加算平均回路１２１は、複数回の非破壊読み出しにより得られた画素（光電変換素子）からの信号に対して加算平均処理を行う。デジタルビニング回路１２２は、加算された信号を空間的にビニングするデジタルビニング処理を行う。欠陥情報保存用バッファ１２８は、デジタルビニング処理に使用する欠陥画素の位置情報を一時的に保存するバッファである。撮影制御部１０９は、ビニングされた信号に基づく画像データを出力する。欠陥情報保存用バッファ１２８に保存される欠陥画素の位置情報は、例えば撮像装置の設定状態に応じて変更される。画像転送前バッファ１２３は、システム制御装置１０１へ転送する画像を一時的に記憶するバッファである。ここで、撮影制御部１０９は、例えばＦＰＧＡ等の回路構成をプログラム可能な半導体装置により実現され、非破壊複数回読み出し加算平均回路１２１及びデジタルビニング回路１２２は同一の半導体装置（ＦＰＧＡ等）に配置される。また、非破壊複数回読み出し加算平均回路１２１及びデジタルビニング回路１２２が配置された半導体装置（ＦＰＧＡ等）を複数設け、各半導体装置がフラットパネルセンサ１０５における撮像領域の互いに異なる部分領域毎に処理を行うようにしても良い。例えば、フラットパネルセンサ１０５の矩形半導体基板１０６の各々に対して、非破壊複数回読み出し加算平均回路１２１及びデジタルビニング回路１２２が配置された半導体装置（ＦＰＧＡ等）を複数設けて処理を実行するようにしても良い。

また、非破壊複数回読み出し加算平均回路１２１は、非破壊複数回読み出し加算平均処理用バッファ１２９を有する。また、デジタルビニング回路１２２は、デジタルビニング処理用バッファ１３０を有する。また、図９において、１３１は非破壊複数回読み出し加算平均回路１２１での処理の有無を選択する選択回路であり、１３２はデジタルビニング回路１２２での処理の有無を選択する選択回路である。

デジタルビニング処理に使用する欠陥画素の位置情報は、例えば撮影制御部１０９の外部に設けられたＤＤＲ等のメモリ１２４に保存されている。欠陥画素の位置情報は、例えば撮影モード（画像サイズ及び感度、言い換えればビニング処理やゲイン）に対応した複数の情報がメモリ１２４に保存されている。メモリ１２４から欠陥情報保存用バッファ１２８への欠陥画素の位置情報の読み出しは、例えば撮影モードの設定時や電源投入時などに行われる。

フラットパネルセンサ１０５は、アナログビニング手段としての画素加算回路１２０を有する。画素加算回路１２０は、図８に示した画素加算回路に対応する。ＣＰＵ１２６は、撮影制御部１０９を制御する制御部であり、プログラムメモリ１２５は当該制御のためのプログラムを記憶している。

本実施形態において、複数回の非破壊読み出しにより得られた画素からの信号の加算平均処理及びデジタルビニング処理を組み合わせて行う場合の動作について説明する。ここでは、画素加算回路１２０はビニング処理を行わず、１画素についての非破壊読み出しの回数は４回とし、デジタルビニング処理は２×２の画素で処理するものとする。

図６に示したようにして、サンプリングされた画素データを、各行につき水平走査を４回行うことで、１回の垂直走査で矩形半導体基板の全画素データを４回ずつ読み出す。読み出された画素データは、Ａ／Ｄ変換器１０８で逐次Ａ／Ｄ変換され、選択回路１３１を介して、非破壊複数回読み出し加算平均回路１２１に入力される。

ここで、垂直走査回路３０３により行信号線Ｖ１がイネーブルの状態のときに、１回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ１とし、２回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ２とする。同様に、３回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ３とし、４回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ４とする。

また、垂直走査回路３０３により行信号線Ｖ２がイネーブルの状態のときに、１回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ５とし、２回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ６とする。同様に、３回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ７とし、４回目の水平走査で読み出されＡ／Ｄ変換された横方向画素群の画素データをＬ８とする。

非破壊複数回読み出し加算平均回路１２１に入力された画素データＬ１は、非破壊複数回読み出し加算平均処理用バッファ１２９に保存される。そして、非破壊複数回読み出し加算平均回路１２１は、続いて入力された画素データＬ２と、バッファ１２９から読み出された画素データＬ１とを画素毎に加算し、その結果である画素データ（Ｌ１＋Ｌ２）を再度バッファ１２９へ保存する。さらに、非破壊複数回読み出し加算平均回路１２１は、続いて入力された画素データＬ３と、バッファ１２９から読み出された画素データ（Ｌ１＋Ｌ２）を画素毎に加算し、その結果である画素データ（Ｌ１＋Ｌ２＋Ｌ３）を再度バッファ１２９へ保存する。続いて、非破壊複数回読み出し加算平均回路１２１は、入力された画素データＬ４と、バッファ１２９から読み出された画素データ（Ｌ１＋Ｌ２＋Ｌ３）を画素毎に加算する。そして、非破壊複数回読み出し加算平均回路１２１は、加算結果である画素データ（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）を画素毎に４で割り、加算平均された横方向画素群の画素データＤ１＝（（Ｌ１＋Ｌ２＋Ｌ３＋Ｌ４）／４）を得る。画素データＤ１は、デジタルビニング回路１２２へ入力される。同様に、加算平均処理を行うことにより、画素データＤ２＝（（Ｌ５＋Ｌ６＋Ｌ７＋Ｌ８）／４）が得られる。画素データＤ２もデジタルビニング回路１２２へ入力される。このようにして、非破壊複数回読み出し加算平均回路１２１で得られた結果である画素データＤ１，・・・，Ｄｎは、順次デジタルビニング回路１２２へ入力される。なお、以上の処理を行うためには、非破壊複数回読み出し加算平均回路１２１内のバッファ１２９は、少なくとも読み出した画像サイズの１行分の画素データを記憶できる容量のラインバッファであればよい。

デジタルビニング回路１２２に入力された横方向画素群の画素データＤ１は、（１，１）から（ｎ，１）のアドレスの画素、合計ｎ個の画素からなる。デジタルビニング回路１２２は、入力された画素データを用いて横方向にビニングを行う画素分ずつの足し算を行う。このとき、デジタルビニング回路１２２は、欠陥画素情報保存用バッファ１２８に保持されている欠陥画素の位置情報に基づいて正常画素の画素情報のみを選択して加算処理を行う。本実施形態では２×２の画素で処理を行うので、デジタルビニング回路１２２は２画素ずつの足し算を行う。つまり、画素データＤ１の（１，１）と（２，１）、（３，１）と（４，１）、・・（ｎ−１，１）と（ｎ，１）を加算する。これにより、合計（ｎ／２）個の画素数となった画素データＤ１’をデジタルビニング処理用バッファ１３０へ保存する。デジタルビニング回路１２２は、同様に画素データＤ２の（１，２）と（２，２）、・・・、（ｎ−１，２）と（ｎ，２）を加算する。そして、デジタルビニング回路１２２は、加算して得られた結果である画素データＤ２’と、バッファ１３０から読み出された画素データＤ１’とを画素毎に加算し、有効画素数で平均を求める。この結果、例えば（１，１）と（２，１）と（１，２）と（２，２）という２×２の画素における画素情報を平均化処理することにより、欠陥画素のない画素加算結果を得る。以上の処理を行うためには、デジタルビニング回路１２２内のバッファ１３０は、少なくともデジタルビニング処理後の画像サイズの１行分のラインバッファであればよい。

本実施形態においては、デジタルビニング処理と並行して、デジタルビニング処理を行う画素の部分についての欠陥画素の位置情報をその都度メモリ１２４から読み出し、撮影制御部１０９内部の欠陥画素情報保存用バッファ１２８へ保存する。図１０（ａ）に、本実施形態における処理の流れを示す。ステップＳ１１にて撮像装置の電源投入がされた後、ステップＳ１２にて撮影モードが設定される。その後、ステップＳ１３でのデジタルビニング処理を含む撮影動作と並行して、その撮影モードにふさわしい欠陥画素の位置情報をステップＳ１４にてメモリ１２４から読み込み、撮影制御部１０９内部の欠陥情報保存用バッファ１２８に保存する。このようにして、デジタルビニング処理と並行して、メモリ１２４からの欠陥画素の位置情報の読み込みを行うことで、欠陥情報保存用バッファ１２８の容量を必要最小限にして回路を実現できる。撮影制御部１０９の外部のメモリ１２４へのアクセスをデジタルビニング処理と並行して行った場合でも、本実施形態においては、１フレームにつき１回のデジタルビニング処理であるので回路の処理速度に悪影響を及ぼすことはない。

デジタルビニング回路１２２でデジタルビニング処理が行われた画像データは、順次画像転送前バッファ１２３に入力され、画像転送前バッファ１２３に保存された後にシステム制御装置１０１内の画像処理部へ転送される。なお、画像転送前バッファ１２３は、撮影制御部１０９の外部のＤＤＲ等のメモリでもよい。例えば、このメモリがメモリ１２４と同一である場合、欠陥画素の位置情報の読み込みと、転送前の画像の書き込み及び読み出しのアクセスがメモリ１２４に同時に行われる。しかし、本実施形態においては、１フレームにつき１回のデジタルビニング処理であるので、回路の処理速度を維持するのに効果が高い。

本実施形態によれば、サンプリングされた画素データを各行につき４回水平走査し、その結果を１行毎に加算平均して、さらにデジタルビニング処理を行うことにより、読み出し時間を増大させることなく、ランダムノイズを低減することができる。また、欠陥画素の位置情報を参照して正常画素の画素情報のみを用いてデジタルビニング処理を行うので、欠陥画素による画質劣化を防止することができる。また、本実施形態では、前述した処理を行う場合、各回路におけるバッファが必要最低限のラインバッファで済むので、回路規模を小さくすることができる。また、１フレームの読み出しを４回繰り返す方法に比べて、各行を４回連続で水平走査して読み出すほうが、読み出し時間が短縮されるため、フレームレートの向上を図ることができる。また、本実施形態では、１フレームにつき１回のデジタルビニング処理を行うので、欠陥画素の位置情報をメモリ１２４から読み出す回数（メモリへのアクセス回数）も増大することなく、回路の処理速度を速めることにも効果がある。欠陥画素の位置情報が格納されたメモリがＤＤＲ等の撮影制御部１０９の外部のメモリであった場合にはさらに効果が高い。

なお、フラットパネルセンサから画素信号を非破壊で読み出す回数は、前述した例に限定されない。また、デジタルビニング処理を行うマトリクスの大きさもｎ×ｎ（ｎは自然数）であればよく、前述した例に限定されない。また、デジタルビニング処理中に、欠陥画素の位置情報を読み込まずに処理を行ってもよい。

また、画素加算回路１２０、非破壊複数回読み出し加算平均回路１２１、及びデジタルビニング回路１２２は独立しており、これらの組み合わせは自由である。センサ１０５から読み出されるデータは、画素加算回路１２０で画素加算されたものでもよい。センサ内の画素加算処理とデジタルビニング処理を併用することも可能である。例えば、画素加算回路１２０で２×２の画素でのビニング処理を行った結果に対して、さらに２×２のデジタルビニング処理を行えば、最終的にシステム制御装置１０１へ転送される画像は、４×４のビニング処理が行われた結果となる。

例えば、デジタルビニング処理のみで４×４の画素でのビニング処理を行う場合には、画素加算回路１２０でビニングなしの１×１で読み出した画像に対し、デジタルビニング回路１２２で４×４のデジタルビニング処理を行う。このとき、Ａ／Ｄ変換や加算平均処理やデジタルビニング処理で扱う画素数も１×１であるので処理に時間がかかる。一方、センサ１０５内のアナログ信号による画素加算で２×２のビニング処理を行ったものに対し、２×２のデジタルビニング処理を行う場合、センサ内で走査する画素を減らせるため、より高速なフレームレートでの信号の読み出しが可能になる。さらに、読み出される画素信号は、２×２のビニング処理後のものなので、その後のＡ／Ｄ変換や加算平均処理やデジタルビニング処理で扱う画素数も１×１の場合に比べて４分の１となり、処理速度が高速になり、より高速なフレームレートを実現できる。

通常、アナログ信号による画素加算において、例えば２×２の画素のうちの１画素でも何らかの欠陥があったり、画素加算回路１２０自体に不具合があったりすると、その加算処理後の画素も欠陥画素として扱わざるを得なくなる。しかし、本実施形態のようにセンサ内のアナログ信号による画素加算と、欠陥画素の位置情報に基づき正常画素の画素情報のみを用いて行うデジタルビニングを併用することで、高速読み出しが可能でありながら、欠陥画素のない画素加算結果を得ることができる。

なお、前述した例に限定されず、欠陥画素の位置情報をメモリから読み出しバッファに保存する方法やタイミングを変えても良い。図１０（ｂ）に、本実施形態における処理の流れの他の例を示す。図１０（ｂ）に示す例では、ステップＳ２１にて撮像装置の電源投入がされた後、ステップＳ２２にて撮影モードが設定される。次に、ステップＳ２３にて、その撮影モードにふさわしい１フレーム分の欠陥画素の位置情報をメモリ１２４から読み込み、撮影制御部１０９内部の欠陥情報保存用バッファ１２８に保存する。次に、ステップＳ２４にて、デジタルビニング処理を含む撮影動作を行う際には、欠陥情報保存用バッファ１２８から欠陥画素の位置情報を読み込んでデジタルビニング処理を行う。このようにすることで、撮影制御部１０９の外部のメモリ１２４へのアクセスが撮影モード切り替え時だけでよく、デジタルビニング処理中はメモリ１２４へのアクセスを行わない。これにより、撮影中の回路の処理速度を速めることができる。ただし、図１０（ｂ）に示した例では、撮影制御部１０９内部に少なくとも１フレーム分の欠陥画素の位置情報を保存できる欠陥情報保存用バッファ１２８を用意する必要がある。また、撮影モードの変更時に欠陥画素の位置情報を読み込む時間が必要となるため、図１０（ａ）に示した例に比べて、撮影終了から撮影モードを変更し、再度撮影を行うまでの時間が長くなる。

図１０（ｃ）に、本実施形態における処理の流れの他の例を示す。図１０（ｃ）に示す例では、ステップＳ３１にて撮像装置の電源投入がされた後、ステップＳ３２にて、すべての撮影モードに対応した欠陥画素の位置情報をメモリ１２４から読み込み、撮影制御部１０９内部の欠陥情報保存用バッファ１２８に保存する。ステップＳ３３にて撮影モードが設定され、ステップＳ３４にてデジタルビニング処理を含む撮影動作を行う際には、欠陥情報保存用バッファ１２８から欠陥画素の位置情報を読み込んでデジタルビニング処理を行う。このようにすることで、デジタルビニング処理中はメモリ１２４へのアクセスを行わないので、撮影中の回路の処理速度を速めることができる。また、撮影モードの変更時にもメモリアクセスが必要ないので、撮影終了から撮影モードを変更し、再度撮影を行うまでの時間を短縮することができる。ただし、撮影制御部１０９内部に全撮影モードに対応した欠陥情報を保存できる欠陥情報保存用バッファ１２８を用意する必要があり、回路規模が大きくなる。

（本発明の他の実施形態）
また、本発明は、以下の処理を実行することによっても実現される。即ち、前述した実施形態の機能を実現するソフトウェア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（またはＣＰＵやＭＰＵ等）がプログラムを読み出して実行する処理である。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０５ フラットパネルセンサ、１０８ Ａ／Ｄ変換器、１０９ 撮影制御部、１２１ 加算平均回路、１２２ デジタルビニング回路、１２８ 欠陥情報保存用バッファ、１２９ バッファ、１２０ 画素加算回路

Claims (19)

1. ２次元状に配置された複数の画素と、前記画素からの信号をサンプルホールドするサンプルホールド手段と、一の行の画素について複数回の非破壊読み出しを行った後に次の行の画素について読み出しを行うように走査し、前記サンプルホールド手段にサンプルホールドされた信号を行方向及び列方向に走査して読み出す読み出し手段とを有するセンサと、
   前記読み出し手段により読み出された信号をアナログ／デジタル変換するＡ／Ｄ変換手段と、
   前記Ａ／Ｄ変換手段によりアナログ／デジタル変換された信号を、画素毎に加算平均処理する加算平均処理手段と、
   前記加算平均処理手段により加算平均処理された信号を用いて、ビニング処理を行うデジタルビニング手段とを有する撮像装置。
2. 欠陥画素の位置情報を一時的に保持する保持手段を有し、
   前記デジタルビニング手段は、前記保持手段に保持されている欠陥画素の位置情報に基づいて、前記位置情報により示される前記欠陥画素の信号を除いた信号を用いて、ビニング処理を行うことを特徴とする請求項１記載の撮像装置。
3. 前記保持手段に保持される前記欠陥画素の位置情報が外部のメモリに格納されていることを特徴とする請求項２記載の撮像装置。
4. 前記保持手段に保持されている欠陥画素の位置情報を前記撮像装置の設定状態に応じて変更することを特徴とする請求項３記載の撮像装置。
5. 前記撮像装置の撮影モードにそれぞれ対応する複数の前記欠陥画素の位置情報が前記外部のメモリに格納されていることを特徴とする請求項３記載の撮像装置。
6. 前記デジタルビニング手段にてビニング処理を行うたびに、前記欠陥画素の位置情報を前記外部のメモリから読み込むことを特徴とする請求項３記載の撮像装置。
7. 前記撮像装置における撮影モードの設定時に、前記欠陥画素の位置情報を前記外部のメモリから読み込むことを特徴とする請求項３記載の撮像装置。
8. 前記撮像装置の電源投入時に、複数の前記欠陥画素の位置情報を前記外部のメモリから読み込むことを特徴とする請求項３記載の撮像装置。
9. 前記加算平均処理手段及び前記デジタルビニング手段が、同じ半導体装置に配置されていることを特徴とする請求項１記載の撮像装置。
10. 前記加算平均処理手段及び前記デジタルビニング手段が配置された複数の半導体装置を有し、前記半導体装置のそれぞれを前記複数の画素が配置された撮像領域の互いに異なる部分領域に割り当てることを特徴とする請求項９記載の撮像装置。
11. 前記センサにおいて、行方向の走査は１行での列方向の走査よりも切り換え時間を要することを特徴とする請求項１記載の撮像装置。
12. 前記加算平均処理手段は、入力される１行分の信号を保持する容量を少なくとも有するバッファを有することを特徴とする請求項１記載の撮像装置。
13. 前記センサは、複数の画素をそれぞれ有する複数の半導体基板を貼り合わせて形成されることを特徴とする請求項１記載の撮像装置。
14. 前記センサは、前記読み出し手段により読み出された信号を用いて、ビニング処理を行うアナログビニング手段を有し、
    前記Ａ／Ｄ変換手段は、前記アナログビニング手段によりビニング処理された信号をアナログ／デジタル変換することを特徴とする請求項１記載の撮像装置。
15. 前記センサは、選択された画素からの当該画素において増幅された信号を用いて、ビニング処理を行うアナログビニング手段と、
    前記アナログビニング手段により処理された信号を増幅する増幅手段とを有し、
    前記Ａ／Ｄ変換手段は、前記増幅手段により増幅された信号をアナログ／デジタル変換することを特徴とする請求項１記載の撮像装置。
16. ２次元状に配置された複数の画素と、前記画素からの信号をサンプルホールドするサンプルホールド手段と、一の行の画素について複数回の非破壊読み出しを行った後に次の行の画素について読み出しを行うように走査し、前記サンプルホールド手段にサンプルホールドされた信号を行方向及び列方向に走査して読み出す読み出し手段とを有するセンサと、
    前記読み出し手段により読み出された信号をアナログ／デジタル変換するＡ／Ｄ変換手段と、
    前記Ａ／Ｄ変換によりアナログ／デジタル変換された信号を、画素毎に加算平均処理する加算平均処理手段と、
    欠陥画素の位置情報を一時的に保持する保持手段と、
    前記加算平均処理手段により加算平均処理された信号のうち、前記保持手段に保持されている欠陥画素の位置情報に基づいて前記位置情報により示される前記欠陥画素の信号を除いた信号を用いて、ビニング処理を行うデジタルビニング手段とを有し、
    前記センサは、複数の画素をそれぞれ有する複数の半導体基板を貼り合わせて形成され、
    撮像装置の撮影モードにそれぞれ対応する複数の前記欠陥画素の位置情報が外部のメモリに格納されていることを特徴とする撮像装置。
17. ２次元状に配置された複数の画素と、前記画素からの信号をサンプルホールドするサンプルホールド手段と、一の行の画素について複数回の非破壊読み出しを行った後に次の行の画素について読み出しを行うように走査し、前記サンプルホールド手段にサンプルホールドされた信号を行方向及び列方向に走査して読み出す読み出し手段とを有するセンサを有する撮像装置の撮像方法であって、
    前記読み出し手段により読み出された信号をアナログ／デジタル変換するＡ／Ｄ変換工程と、
    前記Ａ／Ｄ変換工程にてアナログ／デジタル変換された信号を、画素毎に加算平均処理する加算平均処理工程と、
    前記加算平均処理工程にて加算平均処理された信号を用いて、ビニング処理を行うデジタルビニング工程とを有する撮像方法。
18. ２次元状に配置された複数の画素と、前記画素からの信号をサンプルホールドするサンプルホールド手段と、一の行の画素について複数回の非破壊読み出しを行った後に次の行の画素について読み出しを行うように走査し、前記サンプルホールド手段にサンプルホールドされた信号を行方向及び列方向に走査して読み出す読み出し手段とを有するセンサと、
    前記読み出し手段により読み出された信号をアナログ／デジタル変換するＡ／Ｄ変換手段と、
    前記Ａ／Ｄ変換によりアナログ／デジタル変換された信号を、画素毎に加算平均処理する加算平均処理手段と、
    欠陥画素の位置情報を一時的に保持する保持手段と、
    前記加算平均処理手段により加算平均処理された信号のうち、前記保持手段に保持されている欠陥画素の位置情報に基づいて前記位置情報により示される前記欠陥画素の信号を除いた信号を用いて、ビニング処理を行うデジタルビニング手段とを有し、
    撮像装置の撮影モードにそれぞれ対応する複数の前記欠陥画素の位置情報が外部のメモリに格納されており、前記撮像装置における撮影モードの設定に応じた前記欠陥画素の位置情報を前記外部のメモリから前記保持手段に読み込むことを特徴とする撮像装置。
19. 光電変換素子と該光電変換素子からの信号をサンプルホールドするサンプルホールド回路とを有する画素が２次元状に複数配置されたＸ線画像センサと、
    一の行の前記光電変換素子についてサンプルホールドされた信号を非破壊で複数回読み出させ、その後に次の行の画素について非破壊で複数回読み出させる制御手段と、
    前記複数回読み出された信号を画素毎に加算する加算処理手段と、
    前記加算された信号を空間的にビニングするビニング手段と、
    前記ビニングされた信号に基づく画像データを出力する出力手段と、
    を有することを特徴とするＸ線検出器。

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