JP2016163224A - 放射線撮像装置、放射線撮像システム及び放射線撮像装置の駆動方法 - Google Patents
放射線撮像装置、放射線撮像システム及び放射線撮像装置の駆動方法 Download PDFInfo
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Abstract
【課題】画素回路が出力するアナログ信号に対して発生するクロストークを低減することができる放射線撮像装置を提供することを課題とする。【解決手段】放射線撮像装置は、放射線を電気信号に変換する複数の画素回路を含むセンサと、補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、前記補正回路により補正された信号をアナログからデジタルに変換するアナログ/デジタル変換器と、前記アナログ/デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル/アナログ変換器とを有し、前記補正値生成部は、前記補正値を生成し、その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力する。【選択図】図14
Description
本発明は、放射線撮像装置、放射線撮像システム及び放射線撮像装置の駆動方法に関する。
近年、デジタルX線撮像装置の分野では、イメージインテンシファイアに代わり、解像度の向上や体積の小型化、画像の歪みを抑えることを目的に、光電変換素子を用いた等倍光学系の大面積フラットパネル式の放射線撮像装置が普及している。放射線撮像装置に用いられる等倍光学系のフラットパネルセンサの一つとして、シリコン半導体ウエハ上にCMOS半導体製造プロセスにより生成された光電変換素子を二次元につなぎ合わせて構成した大面積フラットパネルセンサがある。
シリコン半導体ウエハサイズ以上の大面積フラットパネルセンサの撮像領域を実現するために、大面積フラットパネルセンサの製造方法が特許文献1に開示されている。特許文献1では、シリコン半導体ウエハから光電変換素子を短冊状に切り出した矩形撮像素子である矩形半導体基板を複数枚タイリングして大面積フラットパネルセンサを実現する。
光電変換素子を短冊状に切り出した矩形半導体基板の回路構成は、特許文献2に開示されている。短冊状に切り出した矩形半導体基板上には、二次元状に整列した光電変換素子と共に、読み出し制御回路として垂直シフトレジスタと水平シフトレジスタが構成されている。水平シフトレジスタの近傍には、外部端子(電極パット)が設けられている。外部端子から入力される制御信号及びクロック信号により、矩形半導体基板上の垂直シフトレジスタと水平シフトレジスタが制御され、クロック信号に同期して各シフトレジスタから順次信号が出力される。
矩形半導体基板、差動増幅器及びA/D変換器などは、一般的にショットノイズ、熱ノイズ及び1/f(フリッカ)ノイズを発生することが知られている。特に、MOSプロセスで製造される半導体は、低周波数領域において、1/fノイズが支配的である。矩形半導体基板を複数枚タイリングした構成の放射線撮像装置の場合、複数のA/D変換器でA/D変換されたブロック毎のデジタル画像データ上に、1/fノイズが重畳されてしまうため、ブロック状のアーチファクトが発生してしまう。
例えば、FPN(固定パターンノイズ)補正を施した放射線を曝射していない時のダーク画像では、1/fノイズが発生しなければ、図6(a)のようなフラット画像が得られる。これに対し、矩形半導体基板、差動増幅器及びA/D変換器のそれぞれに低周波の1/fノイズが発生すると、図6(b)のような、A/D変換器単位でブロック状のアーチファクトの画像が見られるようになる。上記アーチファクトを低減させるため、所定画素数毎に所定数サンプリングされた現データと、所定画素数毎に所定数サンプリングされた少なくとも1つ以上の前データを用いてオフセット補正値を計算し、補正する方法が特許文献3に開示されている。
しかし、上記の方法を用いて補正精度を高めるためには、A/D変換器の出力データの読み取り回数を増やす必要があるため、補正値出力までに要する期間が長くなる。そのため、計算された補正値がD/A変換器へ出力される期間と、画像信号を読み出す期間が重なる。それに伴い、D/A変換器への補正値を送信するシリアル信号が画像信号用の差動増幅器やマルチプレクサの入出力信号であるアナログ信号に対してクロストークを発生し、その結果、画像にアーチファクトを発生させる。
本発明の目的は、画素回路が出力するアナログ信号に対して発生するクロストークを低減することができる放射線撮像装置、放射線撮像システム及び放射線撮像装置の駆動方法を提供することである。
本発明の放射線撮像装置は、放射線を電気信号に変換する複数の画素回路を含むセンサと、補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、前記補正回路により補正された信号をアナログからデジタルに変換するアナログ/デジタル変換器と、前記アナログ/デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル/アナログ変換器とを有し、前記補正値生成部は、前記補正値を生成し、その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力することを特徴とする。
デジタル/アナログ変換器に補正値を出力するタイミングを制御することにより、画素回路が出力するアナログ信号に対するクロストークを低減し、画像アーチファクトを低減することができる。
(第1の実施形態)
図1は、本発明の第1の実施形態による放射線撮像システムの構成例を示す図である。放射線撮像システムは、大面積フラットパネル式の放射線撮像システムであり、放射線撮像装置100、システム制御装置101、画像表示装置102、放射線発生装置103及び放射線源104を有する。撮影時には、システム制御装置101は、放射線撮像装置100及び放射線発生装置103を同期制御する。放射線源104は、被写体を介して放射線撮像装置100に放射線を曝射する。放射線撮像装置100は、シンチレータにより放射線を可視光に変換し、光電変換し、光量に応じた信号をアナログからデジタルに変換する。そして、放射線撮像装置100は、そのデジタルの信号を、放射線曝射に対応したフレーム画像データとしてシステム制御装置101に出力する。システム制御装置101は、画像データに対して画像処理を行い、画像処理された画像データを画像表示装置102に出力する。画像表示装置102は、放射線画像をリアルタイムに表示する。なお、本実施形態では、放射線の一例として、放射線がX線の場合を説明する。
図1は、本発明の第1の実施形態による放射線撮像システムの構成例を示す図である。放射線撮像システムは、大面積フラットパネル式の放射線撮像システムであり、放射線撮像装置100、システム制御装置101、画像表示装置102、放射線発生装置103及び放射線源104を有する。撮影時には、システム制御装置101は、放射線撮像装置100及び放射線発生装置103を同期制御する。放射線源104は、被写体を介して放射線撮像装置100に放射線を曝射する。放射線撮像装置100は、シンチレータにより放射線を可視光に変換し、光電変換し、光量に応じた信号をアナログからデジタルに変換する。そして、放射線撮像装置100は、そのデジタルの信号を、放射線曝射に対応したフレーム画像データとしてシステム制御装置101に出力する。システム制御装置101は、画像データに対して画像処理を行い、画像処理された画像データを画像表示装置102に出力する。画像表示装置102は、放射線画像をリアルタイムに表示する。なお、本実施形態では、放射線の一例として、放射線がX線の場合を説明する。
放射線撮像装置100は、フラットパネルセンサ105を有する。フラットパネルセンサ105は、光電変換素子と光電変換素子からの信号をサンプルホールドするサンプルホールド回路とを有する画素が2次元状に複数配置されている。フラットパネルセンサ105には、シリコン半導体ウエハから矩形状に切り出した、光電変換素子であるCMOS型撮像素子が形成された複数の矩形半導体基板106が、平面基台上にマトリクス状にタイリングされている。矩形半導体基板106の各々は、つなぎ用エリアセンサとして利用可能なものであり、複数のCMOS型撮像素子を有する。その複数のCMOS型撮像素子は、等ピッチで2次元状に配置されている。フラットパネルセンサ105と上述のシンチレータは、X線を検出して画像を得るX線画像センサとして構成される。また、平面基台上で隣接する矩形半導体基板106間の境界部の光電変換素子は、矩形半導体基板106上の光電変換素子と同じピッチになるようにタイリングされている。図1には、複数の矩形半導体基板106が14列×2行のマトリクス状にタイリングされた例を示しているが、これに限定されるものではなく、タイリングする矩形半導体基板106の行方向の数、及び列方向の数は任意である。
フラットパネルセンサ105の上辺部及び下辺部には、矩形半導体基板106の外部端子(電極パッド)が配されている。矩形半導体基板106の電極パッドは、フライングリード式プリント配線板で外部の回路に接続される。アナログマルチプレクサ131〜138は、撮影制御部109の制御信号により、それぞれ、複数の矩形半導体基板106の出力信号の中の1つを選択し、差動増幅器141〜148に出力する。A/D変換器151〜158は、撮影制御部109から出力される同期クロックに従い、それぞれ、差動増幅器141〜148のアナログ信号をデジタル信号に変換し、撮影制御部109に出力する。撮影制御部109は、A/D変換器151〜158により出力されたブロック毎のデジタル画像データをフレームデータに合成し、画像処理装置101に出力する。
撮影制御部109は、システム制御装置101に対して、制御コマンドの通信、同期信号の通信、画像データの送信を行う。撮影制御部109は、フラットパネルセンサ105の制御機能も有しており、フラットパネルセンサ105の駆動制御や撮影モード制御を行う。
コマンド制御用インターフェース110は、システム制御装置101から撮影制御部109への撮影モードの設定、各種パラメータの設定、撮影開始設定、撮影終了設定などの信号を通信する。また、コマンド制御用インターフェース110は、撮影制御部109からシステム制御装置101への放射線撮像装置100の状態等の信号を通信する。画像データインターフェース111は、撮影により得られた画像データを、撮影制御部109からシステム制御装置101へ送信する。READY信号112は、放射線撮像装置100が撮影可能状態になったことを示す信号であり、撮影制御部109からシステム制御装置101へ送信される。外部同期信号113は、システム制御装置101が撮影制御部109からREADY信号112を入力し、撮影制御部109に放射線曝射のタイミングを知らせるための信号である。曝射許可信号114は、撮影制御部109からシステム制御装置101に送信される。曝射許可信号114がイネーブルの間に、システム制御装置101は、放射線発生装置103に曝射信号を送信し、放射線源104は、放射線を曝射する。すると、放射線撮像装置100は、放射線源104から曝射された放射線が有効な放射線として、X線画像を形成する。
図2は、CMOS型矩形半導体基板106の各々に二次元行列状に配列される複数の画素回路のうちの1個の画素回路の構成例を示す図である。ここで、画素回路とは、1つの画素に含まれる複数の素子が構成する回路であり、1つの画素内の回路構成を意味する。シンチレータは、放射線を可視光に変換する。フォトダイオードPDは、可視光を電荷(電気信号)に変換する光電変換素子である。すなわち、画素回路は、放射線を電気信号に変換する。リセットMOSトランジスタ(リセットスイッチ)M2は、容量Cfdに蓄積された電荷を放電させるためのトランジスタである。容量Cfdは、電荷を蓄積するフローティングディフュージョンの容量である。感度切り換え用MOSトランジスタ(感度切り換えスイッチ)M1は、高ダイナミックレンジモードと高感度モードを切り換えるためのトランジスタである。容量C1は、ダイナミックレンジ拡大用の容量であり、感度切り換えスイッチM1をオンすると電荷の蓄積が可能となる。感度切り換えスイッチM1をオンすると、容量Cfdが実質的に増え、感度は低くなるがダイナミックレンジを拡大することができる。よって、例えば、高感度が必要な透視撮影(動画撮影)時には感度切り換えスイッチM1をオフにし、高ダイナミックレンジが必要なDSA(Digital Subtraction Angiography)撮影時等には感度切り換えスイッチM1をオンにする。
増幅MOSトランジスタ(第1の画素アンプ)M4は、ソースフォロアとして動作する。選択MOSトランジスタ(第1の選択スイッチ)M3は、第1の画素アンプM4を動作状態とさせるためのトランジスタである。第1の画素アンプM4の後段には、kTCノイズを除去するためのクランプ回路が設けられている。クランプ容量Cclには、クランプ用MOSトランジスタ(クランプスイッチ)M5が接続される。増幅MOSトランジスタ(第2の画素アンプ)M7は、ソースフォロアとして動作する。選択MOSトランジスタ(第2の選択スイッチ)M6は、第2の画素アンプM7を動作状態とするためのトランジスタである。
第2の画素アンプM7の後段には、少なくとも2つのサンプルホールド回路が設けられている。サンプルホールド用MOSトランジスタ(第1のサンプルホールドスイッチ)M8は、光信号蓄積用のサンプルホールド回路のトランジスタである。容量CSは、光信号用ホールド容量である。サンプルホールドMOSトランジスタ(第2のサンプルホールドスイッチ)M11は、ノイズ信号蓄積用のサンプルホールド回路のトランジスタである。容量CNは、ノイズ信号用ホールド容量である。
増幅MOSトランジスタ(第3の画素アンプ)M10は、ソースフォロアとして動作する光信号の増幅MOSトランジスタである。アナログスイッチ(第1の転送スイッチ)M9は、第3の画素アンプM10で増幅された光信号を光信号出力端子Sへ出力するためのスイッチである。増幅MOSトランジスタ(第4の画素アンプ)M13は、ソースフォロアとしての動作するノイズ信号の増幅MOSトランジスタである。アナログスイッチ(第2の転送スイッチ)M12は、第4の画素アンプM13で増幅されたノイズ信号をノイズ信号出力端子Nへ出力するためのスイッチである。
信号ENは、第1の選択スイッチM3及び第2の選択スイッチM6のゲートに供給され、第1の画素アンプM4及び第2の画素アンプM7を動作状態とさせるための制御信号である。信号ENがハイレベルの時、第1の画素アンプM4及び第2の画素アンプM7は同時に動作状態となる。信号WIDEは、感度切り換えスイッチM1のゲートに供給され、感度の切り換えを制御するための信号である。信号WIDEがローレベルの時は、感度切り換えスイッチM1がオフし、高感度モードとなる。信号PRESは、リセットスイッチM2をオンしてフォトダイオードPDに蓄積された電荷を放電させるためのリセット信号である。信号PCLは、クランプスイッチM5を制御するための信号である。信号PCLがハイレベルのとき、クランプスイッチM5がオンし、クランプ容量Cclを基準電圧VCLにセットする。
信号TSは、光信号サンプルホールド制御信号である。信号TSをハイレベルのとき、第1のサンプルホールドスイッチM8がオンし、光信号が第2の画素アンプM7を通して容量CSに転送される。次いで、信号TSがローレベルになると、第1のサンプルホールドスイッチM8がオフし、サンプルホールド回路への光信号電荷の転送が完了する。信号TNは、ノイズ信号サンプルホールド制御信号である。信号TNがハイレベルのとき、第2のサンプルホールドスイッチM11がオンし、ノイズ信号が第2の画素アンプM7を通して容量CNに転送される。次いで、信号TNがローレベルになると、第2のサンプルホールドスイッチM11がオフし、サンプルホールド回路へのノイズ信号電荷の転送が完了する。容量CS及び容量CNのサンプルホールド後は、第1のサンプルホールドスイッチM8及び第2のサンプルホールドスイッチM11がオフとなり、容量CS及び容量CNは前段の蓄積回路と切り離される。そのため、再度、サンプルホールドされるまで蓄積した光信号を非破壊で読み出すことが可能である。
図3は、図2の画素回路における固定フレームレートでX線ウィンドウ制限のある動画撮影時の駆動タイミングを示すタイミングチャートである。以下、動画撮影において、光信号用ホールド容量CS及びノイズ信号用ホールド容量CNに電荷がサンプルホールドされるまでの制御信号のタイミングについて、図3を用いて説明する。
時刻t50では、信号WIDEにより撮影モードが設定される。時刻t51では、信号ENがハイレベルになり、撮影のための駆動が開始される。次に、時刻t51〜t56のリセット駆動R1について説明する。リセット駆動R1は、リセット及びクランプを行うための駆動である。まず、時刻t51では、信号ENがハイレベルになり、第1の画素アンプM4及び第2の画素アンプM7が動作状態になる。次に、時刻t52では、信号PRESがハイレベルになり、フォトダイオードPDに基準電圧VRESが印加される。次に、時刻t53では、信号PCLがハイレベルになり、クランプスイッチM5がオンし、クランプ容量Cclの第2の画素アンプ(M7)側に基準電圧VCLが印加される。次に、時刻t54では、信号PRESがローレベルになり、リセットが終了し、クランプ容量Cclの第1の画素アンプM4側にリセット電圧がセットされる。次に、時刻t55では、信号PCLがローレベルになり、クランプスイッチM5がオフし、基準電圧VCLと基準電圧VRESの差分の電圧に応じた電荷がクランプ容量Cclに蓄積され、クランプが終了する。時刻t55は、フォトダイオードPD及び容量Cfdの光電変換部の電荷蓄積開始時刻である。次に、時刻t56では、信号ENがローレベルになり、第1の画素アンプM4及び第2の画素アンプM7が非動作状態になる。撮影制御部109は、電荷蓄積状態になったので、曝射許可信号114をイネーブルにし、X線の曝射が開始する。後に続くリセット駆動R1も、同様のタイミングで制御される。
タイリングされた矩形半導体基板106は、動画撮影時に撮像素子間、走査線間の時間的スイッチングのずれにより発生する画像ズレを防止するために、タイリングされた各撮像素子の全ての画素を一括して同一のタイミング、同一の期間でリセット駆動R1を行う。その後、一括露光による電荷蓄積が行われ、各画素回路のフォトダイオードPDで発生した光電荷が容量Cfdに蓄積される。時刻t52〜t54のフォトダイオードPDへの基準電圧VRESの印加において、光電変換部でリセットノイズ(kTCノイズ)が発生する。しかし、クランプ回路のクランプ容量Cclの第2の画素アンプM7側に基準電圧VCLをセットすることにより、リセットノイズが除去される。
次に、時刻t60〜70のサンプリング駆動S1について説明する。時刻t60では、信号ENがハイレベルになり、第1の選択スイッチM3及び第2の選択スイッチM6がオンする。すると、容量Cfdに蓄積されている電荷は、電荷/電圧変換され、ソースフォロアとして動作する第1の画素アンプM4により、電圧としてクランプ容量Cclに出力される。第1の画素アンプM4の出力は、リセットノイズを含むが、クランプ回路によりリセット時にクランプ容量Cclの第2の画素アンプM7側を基準電圧VCLにセットしているので、リセットノイズが除去された光信号となって第2の画素アンプM7に出力される。次に、時刻t61では、サンプルホールド制御信号TSがハイレベルとなり、第1のサンプルホールドスイッチM8がオンし、光信号は第2の画素アンプM7を通して光信号用ホールド容量CSに一括転送され、サンプルホールドが開始される。次に、時刻t62では、撮影制御部109は、曝射許可信号114をディセーブルとし、X線の曝射が終了する。次に、時刻t63では、信号TSがローレベルになり、第1のサンプルホールドスイッチM8がオフし、光信号用ホールド容量CSに光電荷信号が保持される。次に、時刻t64では、リセット信号PRESがハイレベルになり、リセットスイッチM2がオンし、容量Cfdが基準電圧VRESにリセットされる。次に、時刻t65では、信号PCLがハイレベルになり、クランプスイッチM5がオンし、クランプ容量Cclには、電圧VCLと電圧VRESの差分の電圧にリセットノイズが重畳した電荷が蓄積される。次に、時刻t66では、リセット信号PRESがローレベルになり、リセットが完了する。次に、時刻t67では、信号TNがハイレベルになり、第2のサンプルホールドスイッチM11がオンし、基準電圧VCLにセットされた時のノイズ信号がノイズ信号用ホールド容量CNに転送される。次に、時刻t68では、信号TNがローレベルになり、第2のサンプルホールドスイッチM11がオフし、ノイズ信号用ホールド用容量CNにノイズ信号が保持される。次に、時刻t69では、信号PCLがローレベルになり、クランプスイッチM5がオフする。次に、時刻t70では、信号ENがローレベルになり、第1の選択スイッチM3及び第2の選択スイッチM6がオフする。
サンプリング駆動S1は、全画素を一括して行う。後に続くサンプリング駆動S1も、同様のタイミングで制御される。サンプリング駆動S1の後、時刻t81にて再びリセット駆動R1が行われ、次のフレームのフォトダイオードPDでの電荷蓄積が開始される。光信号及びノイズ信号の走査は、画素毎に行われる。第1の転送スイッチM9及び第2の転送スイッチM12をオンする。すると、光信号用ホールド容量CSの電圧及びノイズ信号用ホールド用容量CNの電圧が、第3の画素アンプM10及び第4の画素アンプM13を通して、それぞれ光信号出力端子S及びノイズ信号出力端子Nに転送される。ノイズ信号出力端子Nと光信号出力端子Sに転送された信号は、ノイズ信号出力端子Nと光信号出力端子Sに接続された差動入力アンプで減算される。これにより、画素アンプでの熱ノイズ、1/fノイズ、温度差、プロセスばらつきによるFPN(固定パターンノイズ)が除去される。なお、フラットパネルセンサ105からの読み出しが可能な期間は、時刻t68から時刻t91までの間である。時刻t68は、サンプルホールド終了時刻である。時刻t91は、光信号用ホールド容量CSに、次フレームの光電荷信号のサンプルホールドが再び開始される時刻である。サンプリング駆動S1の終了後に、画素の読み出し処理RD1が行われる。読み出し処理RD1は、画像表示までのディレイをできる限り短くするように、サンプルホールド直後に行われる。
フォトダイオードPDの電荷蓄積開始のタイミングは、リセット完了後に信号PCLをローレベルにしてクランプが完了した時刻t55及びt69である。また、フォトダイオードPDの電荷蓄積終了のタイミングは、信号TSをローレベルにして光信号をサンプルホールドした時刻t63である。これにより、光信号及びノイズ信号をサンプルホールドするサンプリング駆動S1とサンプリング駆動S1の間に、電荷蓄積時間開始のためのリセット駆動R1又はサンプリング駆動S1を挿入することにより、電荷蓄積時間を制限している。図3では、時刻t60で始まるサンプリング駆動S1と時刻t90で始まるサンプリング駆動S1の間に、時刻t81で始まるリセット駆動R1を挿入することで、実質的な電荷蓄積時間であるX線ウィンドウを時刻t85から時刻t93の期間Tに制限している。
図4は、矩形半導体基板106の構成例を示す図である。矩形半導体基板106は、チップセレクト信号端子CS、光信号出力端子SA、ノイズ信号出力端子NA、垂直走査スタート信号端子VST、垂直走査クロック端子CLKV、水平走査スタート信号端子HST、及び水平走査クロック端子CLKHを有する。垂直走査回路303は、横方向の画素群を選択し、垂直走査クロック端子CLKVのクロック信号に同期して画素群を順次副走査方向である垂直方向に走査する。水平走査回路304は、垂直走査回路303により選択された主査方向である横方向の画素群の列信号線を、水平走査クロック端子CLKHのクロック信号に同期して順次1画素ずつ選択する。画素回路302は、図2に示した画素回路であり、垂直走査回路303の出力線である行信号線305がイネーブルになることにより、光信号出力端子S及びノイズ信号出力端子Nの信号を列信号線306及び307に出力する。列信号線306及び307に出力された信号は、水平走査回路304が順次選択することにより、アナログ出力線308及び309に順次出力される。
以上のように、矩形半導体基板106は、垂直走査回路303及び水平走査回路304を使用したXYアドレス方式によるスイッチング動作によって画素回路302の選択を行う。選択された画素回路302の光信号出力端子S及びノイズ信号出力端子Nの信号は、列信号線306,307及びアナログ出力線308,309を通して、光信号出力端子SA及びノイズ信号出力端子NAに出力される。
チップセレクト信号端子CSは、チップセレクト信号の入力端子である。チップセレクト信号をハイレベルとすることにより、内部走査に従い、画素回路302の光信号出力端子S及びノイズ信号出力端子Nの信号が光信号出力端子SA及びノイズ信号出力端子Nから出力される。サンプルホールド回路後段の出力切り換えアナログスイッチM9,M12、列信号線306,307、水平走査回路304の制御により切り換える列信号線306,307のスイッチは、読み出し走査の伝送回路を構成している。
垂直走査クロック端子CLKVは、垂直走査回路303のクロック信号の入力端子である。垂直走査スタート信号端子VSTは、垂直走査回路303のスタート信号の入力端子である。垂直走査スタート信号端子VSTのスタート信号をハイレベルにした後、垂直走査クロック端子CLKVのクロック信号を入力することにより、行選択信号V1,V2,・・・,Vmが順次イネーブルに切り換えられる。垂直走査が開始されると、垂直走査スタート信号端子VSTのスタート信号がローレベルになる。水平走査クロック端子CLKHは、水平走査回路304のクロック信号の入力端子である。水平走査スタート信号端子HSTは、水平走査回路304のスタート信号の入力端子である。水平走査スタート信号端子HSTのスタート信号をハイレベルにし、水平走査クロック端子CLKHのクロック信号を入力することにより、列選択信号H1,H2,・・・,Hnが順次イネーブルに切り換えられる。水平走査が開始されると、水平走査スタート信号端子HSTのスタート信号がローレベルになる。
垂直走査回路303の行選択信号V1がイネーブルになると、行選択信号V1が供給される横1行の(1,1)〜(n,1)の画素回路302が選択される。選択された横1行の画素回路302は、それぞれ、光信号出力端子S及びノイズ信号出力端子Nの信号を列信号線306及び307に出力する。水平走査回路304の列選択信号H1,H2,・・・,Hnを順次イネーブルに切り換える。これにより、横1行の画素回路302の光信号出力端子S及びノイズ信号出力端子Nの信号が順次アナログ出力線308及び309を経由して、光信号出力端子SA及びノイズ信号出力端子NAに出力される。行選択信号Vmまで同様な水平走査を行うことにより、全画素の画素信号が得られる。
図5は、タイリングされた4枚の第1〜第4の矩形半導体基板106の画素データを1つのA/D変換器156等で読み出すためのタイミングチャートである。信号CS0は、第1の矩形半導体基板106のチップセレクト信号端子CSのチップセレクト信号である。第1の矩形半導体基板106は、図1の出力信号が「0」で示される矩形半導体基板106である。信号CS1は、第2の矩形半導体基板106のチップセレクト信号端子CSのチップセレクト信号である。第2の矩形半導体基板106は、図1の出力信号が「1」で示される矩形半導体基板106である。信号CS2は、第3の矩形半導体基板106のチップセレクト信号端子CSのチップセレクト信号である。第3の矩形半導体基板106は、図1の出力信号が「2」で示される矩形半導体基板106である。信号CS3は、第4の矩形半導体基板106のチップセレクト信号端子CSのチップセレクト信号である。第4の矩形半導体基板106は、図1の出力信号が「3」で示される矩形半導体基板106である。
チップセレクト信号CS0がハイレベルの間は、第1の矩形半導体基板106の光信号出力端子SA及びノイズ信号出力端子NAの信号が有効になり、次段の増幅器141〜148に出力される。チップセレクト信号CS1がハイレベルの間は、第2の矩形半導体基板106の光信号出力端子SA及びノイズ信号出力端子NAの信号が有効になり、次段の増幅器141〜148に出力される。チップセレクト信号CS2がハイレベルの間は、第3の矩形半導体基板106の光信号出力端子SA及びノイズ信号出力端子NAの信号が有効になり、次段の増幅器141〜148に出力される。チップセレクト信号CS3がハイレベルの間は、第4の矩形半導体基板106の光信号出力端子SA及びノイズ信号出力端子NAの信号が有効になり、次段の増幅器141〜148に出力される。
画像の読み出しは、まず、チップセレクト信号CS0がハイレベルになる。垂直走査スタート信号端子VSTの信号がハイレベルの状態で、垂直走査クロック端子CLKVの信号が立ち上がると、図4の垂直走査回路303の行選択信号V1がイネーブルとなる。すると、行選択信号V1が供給される第1行の画素回路302の出力端子S及びNが有効になり、第1行の画素回路302の出力端子S及びNの信号が列信号線306及び307に出力される。
水平走査スタート信号端子HSTの信号がハイレベルの状態で、水平走査クロック端子CLKHの信号が立ち上がると、水平走査回路304の列選択信号H1がイネーブルとなる。すると、水平走査クロック端子CLKHの信号の立ち上がりに同期して、水平走査回路304の列選択信号H2,・・Hnが順に切り換わり、第1列の(1,1)の画素回路302から第n列の(n,1)の画素回路302まで順番に選択する。これにより、第1行の全列の画素回路302の出力端子S及びNの信号は、増幅器141〜148を介して、A/D変換器151〜158に出力される。その後、チップセレクト信号C0がローレベルになり、横方向の走査を終了する。A/D変換器151〜158は、水平走査クロック端子CLKHのクロック信号に同期するA/D変換クロック信号CLKADにより、増幅器141〜148の出力信号をアナログからデジタルに変換する。
次に、チップセレクト信号CS1をハイレベルにし、チップセレクト信号CS0と同様の処理を行い、チップセレクト信号CS1をローレベルにする。次に、チップセレクト信号CS2をハイレベルにし、チップセレクト信号CS0と同様の処理を行い、チップセレクト信号CS2をローレベルにする。次に、チップセレクト信号CS3をハイレベルにし、チップセレクト信号CS0と同様の処理を行い、チップセレクト信号CS3をローレベルにする。これにより、第1〜第4の矩形半導体基板106の第1行の画素回路302の読み出しが終了する。
その後、垂直走査クロック端子CLKVのクロック信号により、垂直走査回路303の行選択信号V2〜Vmを順次イネーブルにし、上記の第1行と同様に、第2行〜第m行の画素回路302の読み出しを行い、全画素回路302の読み出しが完了する。
次に、各種半導体で発生する1/fノイズによるオフセットをリアルタイムで補正する方法を図8のフローチャートを用いて説明する。以下、撮影前に行うオフセット補正時の目標値のデータ生成動作に関して説明する。
図7は、図1の放射線撮像装置100に対して、マルチプレクサ421〜428、D/A変換器(デジタル/アナログ変換器)411〜418、増幅器401〜408及び加算回路431〜438を追加したものである。マルチプレクサ421〜428、D/A変換器411〜418、増幅器401〜408及び加算回路431〜438は、オフセット補正回路を構成する。マルチプレクサ131〜138は、それぞれ、撮像制御部109の信号CS0〜CS3に基づき、複数の矩形半導体基板106の出力信号のうちの1つの信号をマルチプレクサ421〜428に出力する。マルチプレクサ421〜428は、それぞれ、撮像制御部109の信号SELに基づき、マルチプレクサ131〜138の出力信号及び基準電圧信号(基準信号)Vrefのいずれかを選択して加算回路431〜438に出力する。加算回路431〜438は、それぞれ、矩形半導体基板106単位で、マルチプレクサ421〜428の出力信号及び増幅器401〜408の出力信号を加算して差動増幅器141〜148に出力する。A/D変換器(アナログ/デジタル変換器)151〜158は、それぞれ、矩形半導体基板106単位で、差動増幅器141〜148の出力信号をアナログからデジタルに変換して撮像制御部109に出力する。撮像制御部109は、補正値生成部であり、矩形半導体基板106単位で、A/D変換器151〜158の出力信号を基にオフセット補正値を生成してD/A変換器411〜418に出力する。D/A変換器411〜418は、それぞれ、矩形半導体基板106単位で、オフセット補正値をデジタルからアナログに変換し、アナログのオフセット補正値を増幅器401〜408に出力する。増幅器401〜408の出力信号は、それぞれ、加算回路431〜438に出力される。加算回路431〜438は、補正回路であり、それぞれ、矩形半導体基板106単位で、増幅器401〜408が出力するオフセット補正値をマルチプレクサ421〜428の出力信号に加算することにより、マルチプレクサ421〜428の出力信号を補正する。なお、図7は、フラットパネルセンサ105を見やすいように縦方向に並べているが、実際は図1のような配置となる。
図8は、図7の放射線撮像装置100の駆動方法を示すフローチャートである。ステップS1では、撮像制御部109は、撮影モードの設定を行う。次に、ステップS2では、撮像制御部109は、オフセット補正用の目標値を生成するために、D/A変換器411〜418に±0となる基準値を出力する。加算回路431〜438には、増幅器401〜408を介してD/A変換器411〜418から入力した基準値が補正値としてセットされる。次に、ステップS3では、撮像制御部109は、信号SELをハイレベルにし、マルチプレクサ421〜428は、基準電圧信号Vrefを加算回路431〜438に出力する。加算回路431〜438は、基準電圧信号Vrefに対して、上記でセットされた補正値の基準値を加算する。次に、ステップS4では、撮影制御部109は、A/D変換器151〜158が出力するデータを所定のサンプル数N個だけサンプリングし、サンプリングしたN個のデータDAnの和ΣDAnを目標値として設定する。ステップS2において、D/A変換器411〜418に基準値を設定しているので、データDAnからの変動値を補正すれば、1/fノイズによるオフセットを0に近づけることができる。また、データDAnを取得するときの状態を±0にしているので、D/A変換器411〜418のダイナミックレンジを有効に使うことができる。サンプリングされたデータDAnには、マルチプレクサ421〜428、差動増幅器141〜148及びA/D変換器151〜158で発生するノイズにより、値がばらつくので、統計的にサンプリング数が多いほど精度がよくなる。
次に、ステップS5では、撮像制御部109は、同期信号を検出するまで待機し、同期信号を検出するとステップS6に進む。ステップS6では、撮像制御部109は、すべての画素回路302をリセットし、電荷蓄積を開始させる。次に、ステップS7では、撮像制御部109は、所定の電荷蓄積時間X経過後、画素回路302のサンプルホールドを実行する。
次に、オフセット補正のためのデータ取得を行う動作について説明する。ステップS8では、撮影制御部109は、信号SELをハイレベルにし、マルチプレクサ421〜428は、基準電圧信号Vrefを加算回路431〜438に出力する。次に、ステップS9では、撮像制御部109は、A/D変換器151〜158の出力データを所定数N個サンプリングし、サンプリングしたN個のデータDBnの和ΣDBnを求める。基準電圧信号Vrefを選択することによって、マルチプレクサ421〜428、差動増幅器141〜148及びA/D変換器151〜158で発生する1/fノイズを目標値からの変動値として測定することができる。
次に、ステップS10では、撮影制御部109は、DCn=(ΣDAn−ΣDBn)/N を計算し、その計算結果を補正値としてD/A変換器411〜418に出力する。補正値DCnは、目標値からの変動分を表し、加算回路431〜438にセットされる。補正値DCnは、デジタルデータであるが、各D/A変換器411〜418によって、アナログ信号に変換され、増幅器401〜408を介して、加算回路431〜438でマルチプレクサ421〜428の出力信号に加算され、オフセットが補正される。例えば、1/fノイズが発生し、オフセットが大きくなると、目標値ΣDAnに対して、測定値ΣDBnが大きくなるので、補正値DCnがマイナスとなり、最終的にマルチプレクサ421〜428の出力信号に重畳するオフセットを減じる方向に補正される。このようにして、マルチプレクサ421〜428、差動増幅器141〜148及びA/D変換器151〜158で発生する1/fノイズを補正することができる。
しかし、1フレーム内で垂直走査回路303及び水平走査回路304で走査し、容量CS及びCNにサンプルホールドされた電圧を順次外部に出力する読み出しの間にも、1/fノイズは変動する。図11は、ステップS10の処理が終了した時点における画像の行番号と、オフセット値の関係を表した図である。ステップS10において、サンプリング終了時の画素読み出し前に1度だけオフセット補正を行う補正方法では、図6(b)に見られるような、A/D変換器151〜158単位でのブロック状のアーチファクトが残ってしまう。
そこで、ステップS11〜S15のように、容量CS及びCNにサンプルホールドされた電圧を順次外部に出力しながらオフセット補正のためのデータを取得し、補正することによって、読み出し中に変動する1/fノイズもリアルタイムに補正することができる。以下、垂直走査回路303及び水平走査回路304で走査することにより、容量CS及びCNにサンプルホールドされた電圧を順次外部に出力しながらオフセット補正のためのデータを取得する動作を説明する。
ステップS11では、撮影制御部109は、図9に示すように、垂直走査クロック端子CLKVの信号をハイレベルパルスにし、第j行(最初は第1行)の画素回路302を選択する。次に、ステップS12では、撮影制御部109は、信号SELをハイレベルにし、マルチプレクサ421〜428は、基準電圧信号Vrefを加算回路431〜438に出力する。加算回路431〜438は、基準電圧信号Vrefに対して、セットされている前回の補正値を加算して出力する。次に、ステップS13では、撮影制御部109は、A/D変換器151〜158の出力データを所定数L個サンプリングし、サンプリングしたL個のデータDPnの和ΣDPnを求める。
ステップS14では、撮影制御部109は、撮影前に行う目標値のデータ生成時に取得するサンプリング数Nと、読み出し時のオフセット補正のために取得するサンプリング数Lが等しい場合、今回の補正値DRn=(ΣDAn−ΣDPn)/Nを求める。そして、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力する。補正値DRnは、加算回路431〜438にセットされる。
なお、ステップS4、S9、S13でそれぞれサンプリングする個数は、同一でなくてもよい。例えば、サンプリング数N=M×Lである場合、撮影制御部109は、補正値DRn=(ΣDAn−ΣDPn×M)/Nを求めればよい。
ただし、フレームレート高速化のために垂直走査回路303及び水平走査回路304の切り替え時間を短くし、行切り替えの間隔で読み出し時のオフセット補正のために取得するサンプリング数Lが、Nに比べてかなり小さな値にしか設定できない場合がある。サンプリングした数が少ないと、ランダムノイズの影響が大きくなってしまう。
そこで、本実施形態では、第j行の和ΣDPnに加えて、第(j−1)行〜第(j−k)行の和ΣDPnを用いることにより、サンプリング数を増やす。ただし、kは0以上の自然数で、k<jとする。撮影制御部109は、第(j−1)行〜第(j−k)行の和ΣDPnによる平均ΣDSnを用いることにより、オフセットの補正値DRn=(ΣDAn−ΣDSn×M)/Nを得る。
ステップS14では、撮影制御部109は、上記のように、補正値DRnを求め、補正値DRnをD/A変換器411〜418に出力する。これにより、サンプリング数が少ない場合でもランダムノイズの影響を抑え、かつ、読み出し中に変動する1/fノイズもリアルタイムに補正することができる。
次に、ステップS15では、撮影制御部109は、選択されている第j行の画素データを読み出す。マルチプレクサ421〜428は、フラットパネルセンサ105が出力する第j行の画素データを加算回路431〜438に出力する。加算加算回路431〜438は、第j行の画素データに対して、上記でセットされた補正値を加算する。次に、ステップS16では、撮影制御部109は、第j行が最終行か否かを判断する。最終行の場合は、ステップS17に進む。最終行ではない場合は、第j行をインクリメントし、ステップS11に戻り、次の行のオフセット補正動作を行う。上記の処理を繰り返し、すべての行の処理を行う。
ステップS17では、撮影制御部109は、撮影終了か否かを判断し、撮影終了の場合は撮影動作を終了する。撮影終了でない場合は、ステップS5に戻り、引き続き次の画像の撮影動作を行う。
補正値DCn及びDRnのどちらか一方を用いて補正しても効果は得られる。しかし、本実施形態のように、補正値DCn及びDRnの両方を用いて補正することにより、1/fノイズによるアーチファクトをさらに低減することができる。
なお、本実施形態では、1行毎に補正値DRnを求め、補正を行っているが、これに限らない。複数の行をまとめて補正対象としたり、少なくとも1つの画素回路302単位を補正対象としてもよい。
また、本実施形態では、ステップS11〜S14及び図9に示すように、読み出しを行う第j行を選択した後に信号SELをハイレベルの状態にして基準電圧信号Vrefを選択しているが、この順番に限らない。ステップS10を行った後、ステップS14、S11、S12、S14、S15の順に処理するようにしてもよい。すなわち、図10に示すように、読み出す第j行を選択する直前に信号SELをハイレベルの状態にして基準電圧信号Vrefを選択し、補正値DRnを求めて補正してもよい。画素データの読み出しと補正用の基準電圧信号のサンプリングに時間差がなければ問題ない。
また、図8のフローチャートでは、ステップS1の撮影モード設定完了後に、ステップS2〜S4の目標値の取得を行っているが、目標値の取得は撮影モード設定開始前でもよい。撮影前に行うオフセット補正時の目標値のデータは、温度などの条件によって変動するので、データが安定した時点で目標値を取得することが望ましい。
補正値は、(ΣDAn−ΣDBn)、(ΣDAn−ΣDPn)又は(ΣDAn−ΣDSn×M)を、Nで割って平均値を補正値として出力するようにしたが、増幅器401〜408に1/Nのゲインを持たせて増幅器401〜408で平均をとるようにしてもよい。これにより、A/D変換器151〜158の分解能以下まで有効となり、高精度な補正が可能となる。
また、本実施形態では、マルチプレクサ131〜138が、3個又は4個の矩形半導体基板106の出力信号を順次選択するようにしていたが、これに限定されない。1個の矩形半導体基板106に対して、差動増幅器、A/D変換器、オフセット補正回路をそれぞれ1個ずつ設けてもよい。このような構成により、高速なフレームレートの動画像においても、1/fノイズを低減することが可能となる。
本実施形態では、ΣDSnを単純平均の結果としたが、これに限らない。他の例として、例えば加重平均を用いてもよい。オフセットは1/fで変動しているので、単純平均では過去の値の影響により補正値がずれる可能性がある。第j行のサンプリング値ΣDPnに近い行でサンプリングしたデータほど重みを大きくして平均を行う加重平均のほうが現在のオフセット変動の影響を精度よく計算できる。
過去n行分の平均を求める場合、n行分のサンプリングしたデータを保存しておくための領域が必要となる。また、補正対象の行が変化するたびに保存しているデータも更新する必要が生じる。平均を求めるためにサンプリング数が多く必要であるが、平均を求めるために利用する行数又はサンプリング数が増えるほど、必要なメモリが増える。
本実施形態では、目標値ΣDAnは、マルチプレクサ421〜428が基準電圧信号Vrefを選択した状態でのA/D変換器151〜158の出力データを用いていたが、これに限らない。マルチプレクサ421〜428がフラットパネルセンサ105からの信号を選択し、D/A変換器411〜418への出力を±0に設定した状態でのA/D変換器151〜158の出力データを用いてもよい。フラットパネルセンサ105の値を選択することにより、補正後の画像においてフラットパネルセンサ105間のブロックノイズは残存するが、各フラットパネルセンサ105間のオフセット値は一定であるため、FPN補正後はフラットな画像が得られる。
しかし、フレームレートを確保しながら補正の精度を向上させるために、補正値DRnのためのA/D変換器151〜158の出力データの取得回数が増え、補正値DRnをシリアル信号にてD/A変換器411〜418に出力するタイミングが遅れる。その場合、図12に示すように、D/A変換器411〜418への出力期間t3〜t4と画像データの読み出しを行う期間t1〜t2とが重なる。そのため、マルチプレクサ421〜428、差動増幅器141〜148及びA/D変換器151〜158に入出力されるアナログ信号に対して、D/A変換器411〜418へ補正値を出力するデジタルのシリアル信号がクロストークする。これにより、図13(b)に示すように、矩形半導体基板106の各行の先頭数画素の画素値が変動するため、列方向に線状のアーチファクトが発生する。そこで、画像データの読み出しの期間t1〜t2とD/A変換器411〜418への出力期間t3〜t4とが重ならないように調整することにより、図13(a)に示すように、線状のアーチファクトを軽減させることが可能となる。
次に、D/A変換器411〜418への出力を画像データの読み出しが完了した直後に行う方法について、図14を参照しながら説明する。図14の画像読み出し期間のハイレベル期間は、加算回路431〜438がフラットパネルセンサ105内の画素回路302の出力信号をマルチプレサ131〜138及び421〜428を介してライン毎に入力する期間である。また、図14の補正値取得のハイレベルの期間は、撮影制御部109が図8のステップS14の補正値DRnをライン毎に生成する期間である。また、図14のD/A変換器への出力のハイレベル期間は、撮影制御部109が補正値DRnをライン毎にD/A変換器411〜418に出力する期間であり、補正値DRnが加算回路431〜438にセットされる期間でもある。
まず、図14の補正値取得のハイレベルの期間において、撮影制御部109は、補正値DRnを生成する。その後に、図14の画像読み出し期間のハイレベル期間において、加算回路431〜438は、フラットパネルセンサ105内の画素回路302の出力信号をマルチプレサ131〜138及び421〜428を介して入力する。そして、加算回路431〜438は、画素回路302の出力信号に対して、セットされている補正値を加算する。その後に、図14のD/A変換器への出力のハイレベル期間において、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力し、補正値DRnが加算回路431〜438にセットされる。この補正値DRnは、次回の読み出し行の補正に用いられる。すなわち、第j行の補正値は、第j+1行の読み出し画素データの補正に用いられる。撮影制御部109は、加算回路431〜438が1行分(第j行)の画素回路302の出力信号を入力する期間の後かつ次の1行分(第j+1行)の画素回路302の出力信号を入力する期間の前に、上記の生成した補正値をD/A変換器411〜418に出力する。以上のように、加算回路431〜438がフラットパネルセンサ105内の1行分の画素回路302の出力信号をマルチプレサ131等を介して入力する期間以外の期間t5〜t6で、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力する。
D/A変換器411〜418への出力は、複数回のA/D変換器151〜158の出力データの取得が完了し、それらを基に、撮影制御部109が、補正値DRnを算出した後に実施される。そのため、上記のように、補正値DRnの計算等に時間を要した場合、D/A変換器411〜418への出力が、その後に実施される画像データの読み出しに重なるため、D/A変換器411〜418への出力を画像データの読み出しが完了したすぐ後に実施する。
本実施形態では、D/A変換器411〜418への出力を画像データの読み出しが完了したすぐ後に設定したが、これらに限らない。例えば、第j行の画像データの読み出しが完了した時刻t5から次行の第j+1行の補正値DRnの取得が開始する時刻t6までに設定してもよい。次行の第j+1行の補正値取得期間に重ならないように、第j行の画像データの読み出し完了時刻t5と次行の第j+1行の補正値取得開始時刻t6の間に、D/A変換器411〜418への出力を実施する。これにより、上記と同様、第j行の画像データの読み出しの期間と第j行のD/A変換器411〜418への出力の期間とが重ならないように調整することにより、線状のアーチファクトを軽減させることが可能となる。
(第2の実施形態)
第1の実施形態において、補正値DRnによる補正のタイミングは、D/A変換器411〜418への出力のタイミングとなるため、1行分遅れて補正が実施されることとなる。よって、補正値DRnの計算時間が短い等、画像データの読み出しの前にD/A変換器411〜418への出力を行う余裕がある場合、D/A変換器411〜418への出力は、画像データの読み出しの前に実施されることが好ましい。
第1の実施形態において、補正値DRnによる補正のタイミングは、D/A変換器411〜418への出力のタイミングとなるため、1行分遅れて補正が実施されることとなる。よって、補正値DRnの計算時間が短い等、画像データの読み出しの前にD/A変換器411〜418への出力を行う余裕がある場合、D/A変換器411〜418への出力は、画像データの読み出しの前に実施されることが好ましい。
そこで、本発明の第2の実施形態では、あらかじめ補正値DRnのデータ取得時間を計算することにより、D/A変換器411〜418への出力を画像データの読み出しの前もしくは後のどちらかに設定する。
図15は、本発明の第2の実施形態による放射線撮像装置100の駆動方法を示すフローチャートであり、図8に対して、ステップS18〜S20を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
ステップS1〜S13は、第1の実施形態(図8)と同じである。その後、ステップS18では、撮影制御部109は、撮影周期に対して、走査時間と補正値DRnの算出時間とD/A変換器への出力時間と電荷蓄積時間等の所要時間からD/A変換器411〜418への出力が画像データの読み出しの前に収まるか否かを判断する。ここで、補正値DRnの算出時間は、データを何回取得するかによって定まる。
D/A変換器411〜418への出力が画像データの読み出しの前に収まらない場合、第1のモードとしてステップS19に進む。ステップS19では、撮影制御部109は、ステップS15と同様に、第j行の画像データを読み出す。加算回路431〜438は、第j行の画像データに対して、セットされている補正値を加算する。例えば、第j行の画像データには、第j−1行の補正値が加算される。次に、ステップS20では、ステップS14と同様に、撮影制御部109は、図14に示すように、画像データの読み出し完了時刻t5の後かつ補正値取得開始時刻t6の前に、D/A変換器411〜418への補正値DRnの出力期間を設定する。加算回路431〜438には、補正値DRnがセットされる。その後、ステップS16に進む。
すなわち、撮影制御部109が補正値DRnをD/A変換器411〜418に出力する期間が、撮影制御部109が補正値DRnを生成する期間と、加算回路431〜438が画素回路302の出力信号を入力する期間の間に収まらない場合、ステップS19に進む。まず、図14の補正値取得のハイレベルの期間において、撮影制御部109は、補正値DRnを生成する。その後に、図14の画像読み出し期間のハイレベル期間において、加算回路431〜438は、フラットパネルセンサ105内の画素回路302の出力信号をマルチプレサ131〜138及び421〜428を介して入力する。その後に、図14のD/A変換器への出力のハイレベル期間において、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力する。以上のように、加算回路431〜438がフラットパネルセンサ105内の1行分の画素回路302の出力信号をマルチプレサ131等を介して入力する期間以外の期間t5〜t6で、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力する。
これに対し、D/A変換器411〜418への出力が画像データの読み出しの前に収まる場合、第2のモードとしてステップS14に進む。ステップS14では、撮影制御部109は、図16に示すように、補正値取得の完了時刻t7と画像データの読み出し開始時刻t8との間に、D/A変換器411〜418への補正値DRnの出力期間を設定する。加算回路431〜438には、補正値DRnがセットされる。その後、ステップS15では、撮影制御部109は、第j行の画像データを読み出す。加算回路431〜438は、第j行の画像データに対して、セットされている補正値DRnを加算する。例えば、第j行の画像データには、第j行の補正値DRnが加算される。その後、ステップS16に進む。
すなわち、撮影制御部109が補正値DRnをD/A変換器411〜418に出力する期間が、撮影制御部109が補正値DRnを生成する期間と、加算回路431〜438が画素回路302の出力信号を入力する期間の間に収まる場合、ステップS14に進む。まず、図16の補正値取得のハイレベルの期間において、撮影制御部109は、補正値DRnを生成する。その後に、図16のD/A変換器への出力のハイレベル期間において、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力する。その後に、図16の画像読み出し期間のハイレベル期間において、加算回路431〜438は、フラットパネルセンサ105内の画素回路302の出力信号をマルチプレサ131〜138及び421〜428を介して入力する。以上のように、加算回路431〜438がフラットパネルセンサ105内の1行分の画素回路302の出力信号をマルチプレサ131等を介して入力する期間以外の期間t7〜t8で、撮影制御部109は、補正値DRnをD/A変換器411〜418に出力する。
本実施形態によれば、D/A変換器411〜418への出力期間を画像データの読み出し期間の前(図16)又は後(図14)に自動で設定することができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
100 放射線撮像装置、105 フラットパネルセンサ、106 矩形半導体基板、109 撮影制御部、151〜158 A/D変換器、302 画素回路、411〜418 D/A変換器
Claims (10)
- 放射線を電気信号に変換する複数の画素回路を含むセンサと、
補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、
前記補正回路により補正された信号をアナログからデジタルに変換するアナログ/デジタル変換器と、
前記アナログ/デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、
前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル/アナログ変換器とを有し、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力することを特徴とする放射線撮像装置。 - 第1のモードでは、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路は、前記複数の画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力し、
第2のモードでは、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力し、
その後に、前記補正回路は、前記複数の画素回路の出力信号を入力することを特徴とする請求項1記載の放射線撮像装置。 - 前記補正値生成部が前記補正値を前記デジタル/アナログ変換器に出力する期間が、前記補正値生成部が前記補正値を生成する期間と、前記補正回路が前記複数の画素回路の出力信号を入力する期間の間に収まらない場合には、前記第1のモードになり、
前記補正値生成部が前記補正値を前記デジタル/アナログ変換器に出力する期間が、前記補正値生成部が前記補正値を生成する期間と、前記補正回路が前記複数の画素回路の出力信号を入力する期間の間に収まる場合には、前記第2のモードになることを特徴とする請求項2記載の放射線撮像装置。 - 前記センサは、行列状に配列され、放射線を電気信号に変換する複数の画素回路を有し、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路が1行分の前記画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力し、
前記補正値生成部は、前記補正回路が前記1行分の画素回路の出力信号を入力する期間の後かつ次の1行分の前記画素回路の出力信号を入力する期間の前に、前記生成した補正値を前記デジタル/アナログ変換器に出力することを特徴とする請求項1〜3のいずれか1項に記載の放射線撮像装置。 - 前記センサは、タイリングされた複数の半導体基板を有し、
前記複数の半導体基板の各々は、行列状に配列され、放射線を電気信号に変換する複数の画素回路を有し、
前記補正値生成部は、前記補正値を生成し、
その後に、前記補正回路が1行分の前記画素回路の出力信号を入力し、
その後に、前記補正値生成部は、前記生成した補正値を前記デジタル/アナログ変換器に出力することを特徴とする請求項1〜4のいずれか1項に記載の放射線撮像装置。 - 前記補正回路は、前記半導体基板単位で前記画素回路の出力信号を補正し、
前記アナログ/デジタル変換器は、前記半導体基板単位で前記補正された信号をアナログからデジタルに変換し、
前記補正値生成部は、前記半導体基板単位で前記補正値を生成し、
前記デジタル/アナログ変換器は、前記半導体基板単位で前記補正値をデジタルからアナログに変換することを特徴とする請求項5記載の放射線撮像装置。 - 前記補正値生成部は、前記補正回路が前記複数の画素回路の出力信号として基準信号を入力して前記補正値として基準値を入力した時に、前記アナログ/デジタル変換器が出力する信号を基に補正値を生成することを特徴とする請求項1〜6のいずれか1項に記載の放射線撮像装置。
- さらに、前記画素回路の出力信号及び基準信号のいずれかを選択して前記補正回路に出力するマルチプレクサを有し、
前記補正値生成部は、前記補正回路が前記複数の画素回路の出力信号として前記基準信号を入力して前記補正値として基準値を入力した時に前記アナログ/デジタル変換器が出力する信号、及び前記補正回路が前記複数の画素回路の出力信号として前記基準信号を入力して前記補正値として前回の補正値を入力した時に前記アナログ/デジタル変換器が出力する信号を基に今回の補正値を生成することを特徴とする請求項1〜7のいずれか1項に記載の放射線撮像装置。 - 請求項1〜8のいずれか1項に記載の放射線撮像装置と、
放射線を曝射する放射線源と
を有する放射線撮像システム。 - 放射線を電気信号に変換する複数の画素回路を含むセンサと、
補正値を用いて前記複数の画素回路の出力信号を補正する補正回路と、
前記補正回路により補正された信号をアナログからデジタルに変換するアナログ/デジタル変換器と、
前記アナログ/デジタル変換器の出力信号を基に補正値を生成する補正値生成部と、
前記補正値生成部により生成された補正値をデジタルからアナログに変換し、アナログの補正値を前記補正回路に出力するデジタル/アナログ変換器とを有する放射線撮像装置の駆動方法であって、
前記補正値生成部が前記補正値を生成するステップと、
その後に、前記補正回路が前記複数の画素回路の出力信号を入力するステップと、
その後に、前記補正値生成部が前記生成した補正値を前記デジタル/アナログ変換器に出力するステップと
を有することを特徴とする放射線撮像装置の駆動方法。
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