JP2012235248A - 撮像装置、放射線撮像装置、及び撮像装置の制御方法 - Google Patents

Abstract

【課題】 垂直走査回路で選択された光電変換素子に光があたり、電荷が蓄積された状態でサンプルホールドを行うと、列信号線に不要な電荷が蓄積し、列信号線に沿ってノイズが発生する。
【解決手段】 読み出しを開始する前に、垂直走査回路を行数より１回多くクロックすることにより、すべての列信号線とすべての列信号線につながるすべてのサンプルホールド手段とを接続しないようにし、列信号線に不要な電荷が蓄積しないようにする。
【選択図】 図７

Description

本発明は、複数の画素からなる撮像素子とその制御部とからなる撮像装置、放射線撮像装置、および撮像装置の制御方法に関する。

光電変換素子を用いた撮像装置には、アモルファスシリコン型、ＣＣＤ型やＣＭＯＳ型がある。光電変換素子にＣＭＯＳ型撮像素子を使用し、シリコン半導体ウエハからＣＭＯＳ型の光電変換素子を矩形状に切り出した矩形半導体基板をタイリングすることにより大面積を実現したものが、特許文献１の特開２００２−３４４８０９に開示されている。ＣＭＯＳ型撮像素子は、微細加工によりアモルファスシリコン型より高速読み出しが可能であり、さらに高感度である。またＣＣＤ型撮像素子に対して電荷転送の転送段数や消費電力の点で有利である。
ＣＭＯＳ型矩形半導体基板の画像読み出しの方法として垂直走査回路および水平走査回路を使用したＸＹアドレス方式走査が知られている。この方法では、シフトレジスタを有する垂直走査回路を用いて順次行信号線を選択することで、選択された行信号線に対応する画素が出力線である列信号線と接続するので、画素から画素信号を読み出すことができる。
またＣＭＯＳ型撮像素子においては、撮影のための光が照射されていない期間においても暗電流が発生する。このため、ＣＭＯＳ型撮像素子は蓄積後の出力にオフセット値を持ち、光を照射しなくともゼロでない値を各画素が光信号として出力する。ある蓄積期間に光を照射しないで取得した光信号データをＣＭＯＳ型撮像素子のオフセットパターンとして取得する。そして前記蓄積期間と同じ蓄積期間の動画像を取得する際に得た光信号データから、事前に取得した前記蓄積期間のオフセットパターンを減算しオフセット補正をするという方法がある。

特開２００２−３４４８０９

しかしながら、垂直走査回路により最後の行信号線が選択された状態で画素内のサンプルホールド回路でサンプルホールドを行うと最後の行信号線に対応する画素の信号が列信号線に印加され、列信号線の寄生容量が充電されてしまう。これにより、その後の読み出し駆動で、寄生容量に充電された電荷分のオフセットが重畳された状態で画素回路からの読み出しを行うためノイズが重畳する。画像に重畳したオフセットを減算するためのオフセットパターンは光を照射しないで取得するため、オフセットパターンによる減算を行ってもノイズを消去することができない。特に一部の列の画素が受光し、他の列は受光していない場合には、行方向に段差が生じてしまう。信号線をリセットする回路を設けることでノイズを低減することができるが、回路が複雑化してしまうという問題がある。

そこで本発明の一態様に係る撮像装置は、行列状に配置された、画素信号を出力する複数の画素と、前記複数の画素に設けられ、画素信号をサンプルホールドするサンプルホールド回路と、前記複数の画素の列毎に設けられ、前記サンプルホールドされた画素信号を出力するための複数の列信号線と、前記複数の画素の行毎に設けられ、選択されることにより該行の画素のサンプルホールド回路と前記列信号線とを接続させ前記サンプルホールドされた画素信号を前記列信号線に印加する複数の行信号線と、前記行信号線を順に選択するためのシフトレジスタを有する垂直走査回路と、前記垂直走査回路のシフトレジスタを順次シフトさせることにより前記列信号線に印加された画素信号を順に読み出す制御手段と、を有し、前記制御手段は、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせた上で、前記サンプルホールド回路にサンプルホールドさせる制御を行うことを特徴とする。

本発明によれば、最後の行信号線が選択された状態で更にシフトレジスタをシフトさせる制御を行うことで、専用の回路を具備せずに容易に画像に重畳するオフセット成分を低減することができる。

画素回路の一例として矩形半導体基板に二次元に構成される画素回路の１つの画素回路を示す図である。 図１の画素回路における、固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の従来の駆動制御の一例を示すタイミングチャートである。 ＣＭＯＳ型撮像素子である矩形半導体基板の内部構造の一例を模式的に示す図である。 大面積フラットパネル式の放射線動画撮像装置システム全体を示す模式的ブロック図である。 タイリングされた３枚の矩形半導体基板の画素データを１つのＡ／Ｄで読み出すための従来の駆動制御の一例を示すタイムチャートである。 本発明による第一の実施形態の、外部同期モードによる固定フレームレートでＸ線ウィンドウ制限のある動画撮影時のセンサの駆動制御を示すタイミングチャートである。 本発明による実施形態の、タイリングされた３枚の矩形半導体基板の画素データを１つのＡ／Ｄで読み出すためのタイムチャートである。 本発明による実施形態の、ＣＬＫＶ走査のみのタイムチャートである。 本発明による第二の実施形態の、連続Ｘ線透視モードでの駆動制御を示すタイミングチャートである。 本発明による実施形態の、信号線とサンプルホールド出力を接続しない時間を示すタイムチャートである。 本発明による実施形態の、動画の先頭フレーム読み出し前の信号線とサンプルホールド出力を接続しない時間を示すタイムチャートである。 本発明による動画撮影時の垂直走査回路の駆動制御のタイムチャートの概略図である。 本発明による第三の実施形態の、外部同期モードによる固定フレームレートでＸ線ウィンドウ制限のある動画撮影時のセンサの駆動制御を示すタイミングチャートである。 本発明による第三の実施形態の、矩形半導体基板に二次元に構成される画素回路の１つの画素回路を示す図である。 本発明による第三の実施形態の、ＣＭＯＳ型撮像素子内の画素加算回路の回路図（ａ）および模式的構成図（ｂ）である。 本発明による第三の実施形態の、読み出し回路の内部走査において水平走査回路と垂直走査回路の両者を駆動させた場合のタイムチャートの一例である。 本発明による第四の実施形態の、外部同期モードによる固定フレームレートでＸ線ウィンドウ制限のある動画撮影時のセンサの駆動制御を示すタイミングチャートである。

以下、図を参照して本発明の実施の形態について詳細に説明する。

図１に、タイリングに用いられるＣＭＯＳ型矩形半導体基板に二次元に構成される画素回路の、１画素分の画素回路の一例を示す。図１において、ＰＤは光電変換を行うフォトダイオードである。Ｍ２はフローティングディフュージョンに蓄積された電荷を放電させるためのリセットＭＯＳトランジスタ（リセットスイッチ）であり、リセット駆動回路を形成する。Ｃｆｄは電荷を蓄積するフローティングディフュージョン（浮遊拡散領域）の容量である。Ｍ４はソースフォロアとして動作する増幅ＭＯＳトランジスタ（画素アンプ１）である。Ｍ３は画素アンプ１（Ｍ４）を動作状態とさせるための選択ＭＯＳトランジスタ（選択スイッチ１）である。

画素アンプ（Ｍ４）の後段は光電変換部で発生するｋＴＣノイズを除去するクランプ回路が設けられている。Ｃｃｌはクランプ容量で、Ｍ５はクランプ用ＭＯＳトランジスタ（クランプスイッチ）である。Ｍ７はソースフォロアとして動作する増幅ＭＯＳトランジスタ（画素アンプ２）である。Ｍ６は画素アンプ（Ｍ７）を動作状態とするための選択ＭＯＳトランジスタ（選択スイッチ２）である。
画素アンプ２（Ｍ７）の後段には、サンプリング駆動を実行するため、１画素毎に２つのサンプルホールド回路（サンプリング駆動回路）が設けられている。光信号用のサンプルホールド回路（第一のサンプルホールド回路）は光信号蓄積用のサンプルホールド用ＭＯＳトランジスタ（サンプルホールドスイッチＳ）Ｍ８と、光信号用ホールド容量ＣＳとを有する。基準電圧信号用サンプルホールド回路（第二のサンプルホールド回路）は、基準電圧信号蓄積用のサンプルホールドＭＯＳトランジスタ（サンプルホールドスイッチＮ）Ｍ１１と、基準電圧信号用ホールド容量ＣＮとを有する。Ｍ１０はソースフォロアとして動作する光信号の増幅ＭＯＳトランジスタ（画素アンプＳ）である。Ｍ９は画素アンプＳ（Ｍ１０）で増幅された光信号をＳ信号出力線へ出力するためのアナログスイッチ（転送スイッチＳ）である。Ｍ１３はソースフォロアとしての動作する基準電圧信号の増幅ＭＯＳトランジスタ（画素アンプＮ）である。Ｍ１２は画素アンプＮ（Ｍ１３）で増幅された基準電圧信号をＮ信号出力線へ出力するためのアナログスイッチ（転送スイッチＮ）である。

ＥＮ信号は、選択スイッチ１（Ｍ３）、選択スイッチ２（Ｍ６）のゲートに接続され、画素アンプ１（Ｍ４）、画素アンプ２（Ｍ７）を動作状態とさせるための制御信号である。ＥＮ信号がハイレベルの時、画素アンプ１（Ｍ４）、画素アンプ２（Ｍ７）は同時に動作状態となる。ＷＩＤＥ信号は、感度切り換えスイッチ（Ｍ１）のゲートに接続され感度の切換を制御する。ＷＩＤＥ信号がローレベルの時は、感度切り換えスイッチがオフし高感度モードとなる。ＰＲＥＳ信号は、リセットスイッチ（Ｍ２）をオンしてフォトダイオードＰＤに蓄積された電荷を放電させるリセット信号である。ＰＣＬ信号はクランプスイッチ（Ｍ５）を制御する信号で、ＰＣＬ信号がハイレベルのときクランプスイッチ（Ｍ５）がオンし、クランプ容量（Ｃｃｌ）を基準電圧ＶＣＬにセットする。ＴＳ信号は光信号サンプルホールド制御信号で、ＴＳ信号をハイレベルとし、サンプルホールドスイッチＳ（Ｍ８）をオンすることで光信号が画素アンプ２（Ｍ７）を通して容量ＣＳに一括転送される。次いで、全画一括で信号ＴＳをローレベルとし、サンプルスイッチＳ（Ｍ８）をオフすることで、サンプルホールド回路への光信号電荷の保持が完了する。ＴＮ信号は基準電圧信号サンプルホールド制御信号で、ＴＮ信号をハイレベルとし、サンプルホールドスイッチＮ（Ｍ１１）をオンすることで基準電圧信号が画素アンプ２（Ｍ７）を通して容量ＣＮに一括転送される。次いで、全画一括で信号ＴＮをローレベルとし、サンプルスイッチＮ（Ｍ１１）をオフすることで、サンプルホールド回路への基準電圧信号電荷の保持が完了する。容量ＣＳ、容量ＣＮのサンプルホールド後は、サンプルホールドスイッチＳ（Ｍ８）、サンプルホールドスイッチＮ（Ｍ１１）がオフとなる。容量ＣＳ、容量ＣＮは前段の蓄積回路と切り離されるため、再度サンプルホールドされるまで蓄積した光信号を非破壊で読み出すことが可能である。

図２は図１の画素回路における、固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の駆動制御の一例を示すタイミングチャートである。以下、動画像撮影において、光信号用ホールド容量ＣＳおよび基準電圧信号用ホールド容量ＣＮに電荷がサンプルホールドされるまでの制御信号のタイミングについて図２を用いて説明する。

図２のタイムチャートにおいて、（ｔ５０）で撮影開始設定がなされ、（ｔ５１）から撮影のための駆動が開始される。
（ｔ５１）で始まるリセット駆動Ｒ１について説明する。リセット駆動Ｒ１は、リセットとクランプを行う駆動である。まず、（ｔ５１）で信号ＥＮをハイレベルにし、画素アンプ１（Ｍ４）、画素アンプ２（Ｍ７）を動作状態にする。次に（ｔ５２）で信号ＰＲＥＳをハイレベルにし、フォトダイオードＰＤを基準電圧ＶＲＥＳに接続する。次に（ｔ５３）で信号ＰＣＬをハイレベルにすることによりクランプスイッチをオン（Ｍ５）し、クランプ容量（Ｃｃｌ）の画素アンプ２（Ｍ７）側に基準電圧ＶＣＬが接続される。同時に信号ＴＳ、ＴＮをハイレベルにし、サンプルホールドスイッチＳ（Ｍ８）とサンプルホールドスイッチ（Ｍ１１）をオンする。（ｔ５４）で信号ＰＲＥＳをローレベルにしてリセットを終了し、クランプ容量（Ｃｃｌ）の画素アンプ１（Ｍ４）側にリセット電圧がセットされる。（ｔ５５）でクランプスイッチ（Ｍ５）をオフし、基準電圧ＶＣＬと基準電圧ＶＲＥＳの差分の電圧に応じた電荷がクランプ容量（Ｃｃｌ）に蓄積されクランプが終了する。サンプルホールドスイッチＳ（Ｍ８）とサンプルホールドスイッチ（Ｍ１１）もオフされ、光信号用ホールド容量（ＣＳ）と基準電圧信号用ホールド容量（ＣＮ）に基準電圧ＶＣＬにセットされた時の基準電圧信号がサンプルホールドされる。光信号用ホールド容量（ＣＳ）と基準電圧信号用ホールド容量（ＣＮ）の電荷をサンプルホールド前に一定にしていることにより残像の影響が低減される。リセット駆動Ｒ１を終了し、（ｔ５５）からフォトダイオードＰＤ、フローティングディフュージョン容量（Ｃｆｄ）の光電変換部の蓄積が開始される。（ｔ５６）で信号ＥＮをローレベルとし、画素アンプ１（Ｍ４）、画素アンプ２（Ｍ７）を非動作状態にする。蓄積状態になったので曝射許可信号をイネーブルにしＸ線の曝射を要求する。後に続くリセット駆動もこのタイミングで制御される。

タイリングされた矩形半導体基板は、動画撮影時に撮像素子間、走査線間の時間的スイッチングのずれにより発生する画像ズレを防止するために、タイリングされた各撮像素子の全ての画素を一括して同一のタイミング、同一の期間でリセット駆動が行われる。その後一括露光による蓄積が行われ各画素回路のフォトダイオードＰＤで発生した光電荷が容量（Ｃｆｄ）に蓄積される。リセット駆動の（ｔ５２）から（ｔ５４）のフォトダイオードＰＤへの基準電圧ＶＲＥＳの印可において光電変換部でリセットノイズ（ｋＴＣノイズ）が発生する。このリセットノイズはクランプ回路のクランプ容量（Ｃｃｌ）の画素アンプ２（Ｍ７）側に基準電圧ＶＣＬをセットすることにより除去される。

（ｔ６０）で始まるサンプリング駆動Ｓ１について説明する。（ｔ６０）で信号ＥＮをハイレベルにし選択スイッチ１（Ｍ３）、選択スイッチ２（Ｍ６）をオンする。これにより容量（Ｃｆｄ）に蓄積されている電荷は電荷／電圧変換されソースフォロアとして動作する画素アンプ１（Ｍ４）により電圧としてクランプ容量（Ｃｃｌ）に出力される。画素アンプ１（Ｍ４）の出力はリセットノイズを含むが、クランプ回路によりリセット時に画素アンプ２（Ｍ７）側を基準電圧ＶＣＬにセットしているので、リセットノイズが除去された光信号となって画素アンプ２（Ｍ７）に出力される。次に（ｔ６１）でサンプルホールド制御信号ＴＳをハイレベルとし、サンプルホールドスイッチＳ（Ｍ８）をオンすることで、光信号は画素アンプ２（Ｍ７）を通して光信号用ホールド容量（ＣＳ）に一括転送される。サンプルホールドを開始したので、（ｔ６２）で曝射許可信号をディセーブルとしＸ線曝射は禁止される。（ｔ６３）で信号ＴＳをローレベルとし、サンプルホールドスイッチＳ（Ｍ８）をオフすることで、光信号用ホールド容量（ＣＳ）に光電荷信号がサンプルホールドされる。次に（ｔ６４）でリセット信号ＰＲＥＳをハイレベルとし、リセットスイッチ（Ｍ２）をオンし、容量（Ｃｆｄ）を基準電圧ＶＲＥＳにリセットする。次に（ｔ６５）で信号ＰＣＬをハイレベルとする。クランプ容量（Ｃｃｌ）には電圧ＶＣＬと電圧ＶＲＥＳの差分の電圧にリセットノイズが重畳した電荷が蓄積される。（ｔ６６）でリセット信号ＰＲＥＳをローレベルとしリセットを完了する。（ｔ６７）で信号ＴＮをハイレベルとし、サンプルホールドスイッチＮ（Ｍ１１）をオンすることで、基準電圧ＶＣＬにセットされた時の基準電圧信号を基準電圧信号用ホールド容量（ＣＮ）に転送する。続いて（ｔ６８）で、信号ＴＮをローレベルとし、サンプルホールドスイッチＮ（Ｍ１１）をオフすることで、基準電圧信号用ホールド用容量（ＣＮ）に基準電圧信号がサンプルホールドされる。（ｔ６９）で信号ＰＣＬをローレベル、（ｔ７０）で信号ＥＮをローレベルとし、サンプリング駆動Ｓ１を終了する。サンプリング駆動Ｓ１は全画素を一括して行う。後に続くサンプリング駆動もこのタイミングで制御される。サンプリング駆動Ｓ１の後、（ｔ９１）にて再びリセット駆動Ｒ１が行われ、次のフレームのフォトダイオードＰＤでの蓄積を開始させる。

光信号および基準電圧信号の走査は画素ごとに行われる。転送スイッチＳ（Ｍ９）、転送スイッチＮ（Ｍ１２）をオンすることで、光信号用ホールド容量（ＣＳ）の電圧、基準電圧信号用ホールド用容量（ＣＮ）の電圧が、画素アンプＳ（Ｍ１０）、画素アンプＮ（Ｍ１３）を通して、それぞれ光信号出力線と基準電圧信号出力線に転送される。基準電圧信号出力線と光信号出力線に転送された信号は、基準電圧信号出力線と光信号出力線に接続された不図示の作動入力アンプで減算される。これにより、画素アンプでの熱ノイズ、１／ｆノイズ、温度差、プロセスばらつきによるＦＰＮを除去している。なお、センサからの読み出しが可能な期間は、（ｔ６８）のサンプルホールド終了時から、光信号用ホールド容量（ＣＳ）、基準電圧信号用ホールド容量（ＣＮ）に、次フレームの光電荷信号のサンプルホールドが再び開始される（ｔ９１）までの間である。サンプリング駆動Ｓ１終了後に画素の読み出し処理ＲＤ１１が行われる。読み出し処理は画像表示までのディレイをできる限り短くするよう、サンプルホールド直後に行われる。

図１の画素回路において、フォトダイオードＰＤの蓄積開始のタイミングは、図２に示すリセット完了後に信号ＰＣＬをローレベルにしてクランプが完了した時点（ｔ５５）や（ｔ６９）である。また蓄積終了のタイミングは信号ＴＳをローレベルにして光信号をサンプルホールドした時点（ｔ６３）である。これにより、光信号および基準電圧信号をサンプルホールドするサンプリング駆動Ｓ１とサンプリング駆動Ｓ１の間に、蓄積時間開始のためのリセット駆動Ｒ１またはサンプリング駆動Ｓ１を挿入することにより、蓄積時間を制限している。図２においては、（ｔ６０）で始まるサンプリング駆動Ｓ１と（ｔ９０）で始まるサンプリング駆動Ｓ１の間に（ｔ８１）で始まるリセット駆動Ｒ１を挿入することにより、実質的な蓄積時間であるＸ線ウィンドウを（ｔ８５）から（ｔ９３）の期間Ｔに制限している。

図３はＣＭＯＳ矩形半導体基板の内部構造の一例を模式的に示す図である。
矩形半導体基板３０１は、チップセレクト端子ＣＳｘ，光信号出力端子Ｓ，基準電圧信号出力端子Ｎ、垂直走査回路スタート信号ＶＳＴ、垂直走査回路クロック端子ＣＬＫＶ、水平走査回路スタート信号端子ＨＳＴ、水平走査回路クロック端子ＣＬＫＨを有する。矩形半導体基板には光電変換素子を含む画素（画素回路）が行列状に複数配置されている。行列状に配置された複数の画素により、撮像領域が形成されている。なお、行列状に配置されている画素の大部分は受光に応じて電荷を蓄積し、画素信号として出力するものであるが、一部の画素は受光できないマスク画素その他の画素信号を出力しない画素であってもよい。また、画素信号を出力しない画素、画素列または画素行が画素群の上下左右の一端に配置されていてもよい。

垂直走査回路３０３は横方向の画素群を行毎に選択し、垂直走査クロックＣＬＫＶに同期して画素群を順次副走査方向である垂直方向に走査する。垂直走査回路はシフトレジスタを有している。垂直走査クロックＣＬＫＶに同期してシフトレジスタが順次シフトし、行信号線が選択される。選択された行信号線は画素のサンプルホールド回路と列信号線との接続をオンし、サンプルホールド回路にてサンプルホールドされた画素信号が列信号線に印加される。次にシフトレジスタがシフトされると接続がオンとなっていた列信号線と１列に並んだ画素群との接続がオフとなり、隣の画素列と列信号線との接続がオンとなる。

水平走査回路３０４は垂直走査回路により選択された主査方向である横方向の画素群の列信号線を水平走査クロックＣＬＫＨに同期して順次１画素ずつ選択する。水平走査回路もシフトレジスタを有し、クロックに同期してシフトレジスタがシフトされ、１画素ずつ画素信号がアナログ出力線に出力される。列信号線は１画素列毎に設けられており、当該画素列の画素信号が印加される。１画素列に対して、受光により得られた画素信号（光信号）を出力するための列信号線（第一の列信号線）と、非受光状態で得られた画素信号（基準電圧信号）を出力するための列信号線（第二の列信号線）とを有している。３０２は図１に示した画素回路で、垂直走査回路３０３の出力線である行信号線３０５がイネーブルになることにより、列信号線３０６、３０７にサンプルホールドされた光信号Ｓ、基準電圧信号Ｎを出力する。列信号線３０６，３０７に出力された電圧信号を水平走査回路３０４が順次選択することにより、アナログ出力線３０８，３０９に各画素の電圧信号が順次出力される。列信号線３０６、３０７にはそれぞれ寄生の抵抗３１０、３１１および容量３１２、３１３があり、また定電流源３１４、３１５により接地されている。

以上のように、矩形半導体基板では、垂直走査回路３０３、水平走査回路３０４を使用したＸＹアドレス方式によるスイッチング動作によって画素選択が行われる。トランジスタで増幅された各画素の光信号Ｓ、基準電圧信号Ｎの電圧信号は、列信号線３０６，３０７、アナログ出力線３０８，３０９を通してアナログ出力端子Ｓ，Ｎに出力される。アナログ出力線３０８，３０９にはそれぞれ寄生の抵抗３２０、３２１および容量３２２、３２３があり、また定電流源３２４、３２５により接地されている。

端子ＣＳｘはチップセレクト信号入力端子で、端子ＣＳｘをオンすることにより内部走査に従った撮像素子の光信号Ｓ、基準電圧信号Ｎがアナログ出力端子Ｓ、Ｎから出力される。スイッチングトランジスタは、読み出し走査の伝送回路を構成している。スイッチングトランジスタは、アナログスイッチ（転送スイッチＳ）、Ｎ信号出力切り換えアナログスイッチ（転送スイッチＮ）、光信号Ｓ、基準電圧信号Ｎの伝送路である列信号線３０６、３０７、列信号線を水平走査回路３０４の出力により切り換える。

端子ＣＬＫＶは垂直走査回路のクロック、端子ＶＳＴは垂直走査回路のスタート信号である。垂直走査スタート信号ＶＳＴをハイにした後、垂直走査クロックＣＬＫＶを入力することにより、Ｖ１，Ｖ２，・・・Ｖｍと行選択信号が順次イネーブルに入れ替わる。垂直走査が開始されたら垂直走査スタート信号ＶＳＴをローにする。端子ＣＬＫＨは水平走査回路のクロック、端子ＨＳＴは水平走査回路のスタート信号である。水平走査スタート信号ＨＳＴをハイにし、水平走査クロックＣＬＫＨを入力することにより、Ｈ１，Ｈ２，・・・Ｈｎと列選択信号が順次イネーブルに入れ替わる。水平走査が開始されたら水平走査スタート信号ＨＳＴをローにする。

垂直走査回路３０３の行選択信号Ｖ１出力がイネーブルになると行選択信号Ｖ１に接続する横１行の画素群（１，１）から（ｎ、１）が選択され、横１行の各画素からそれぞれの列信号線３０６、３０７にＳ，Ｎ電圧信号が出力される。水平走査回路３０４の列選択信号のイネーブルをＨ１，Ｈ２，・・・Ｈｎと順次切り換えることにより、横１行の画素のＳ，Ｎ電圧信号が順次アナログ出力線３０８、３０９を経由してアナログログ出力端子Ｓ、Ｎに出力される。行選択信号Ｖｍまで同様な水平走査を行うことにより、全画素の画素出力が得られる。

図５は、タイリングされた３枚の矩形半導体基板の画素データを１つのＡ／Ｄで読み出すためのタイムチャートである。（ｔ１）から（ｔ２）までの間に１フレームが読み出される。

信号ＣＳ０〜ＣＳ２は矩形半導体基板のアナログ信号の出力を制御するチップセレクト信号である。図３の矩形半導体基板の端子ＣＳｘに該当する端子にそれぞれ接続され、３枚の矩形半導体基板の出力が順次オンになる。
画像の読み出しは、まずチップセレクトＣＳ０が選択される。

垂直走査スタート信号ＶＳＴがハイの状態で、垂直走査クロックＣＬＫＶが立ち上がると、図３の垂直走査回路の行信号線Ｖ１がイネーブルとなる。これにより行信号Ｖ１で選択される画素群（１，１）から（ｎ，１）の出力が有効になり、列信号線に画素群（１，１）から（ｎ，１）の各画素の画素電圧信号が出力される。

水平走査スタート信号ＨＳＴがハイの状態で、水平走査クロックＣＬＫＨが立ち上がると、水平走査回路の列選択行信号Ｈ１がイネーブルとなる。ＣＬＫＨの立ち上がりに同期して、水平走査回路の列選択行信号がＨ２，・・Ｈｎと切り換わり、画素を（１，１）から順番に（ｎ，１）まで選択し、水平方向のチップセレクトＣ０で選択された矩形半導体基板の横方向画素群の走査を終了する。Ａ／Ｄ変換はＣＬＫＨに同期して行われる。次にチップセレクトをＣ１に切り換え同様に水平走査を行い、Ｃ２も同様に水平走査を行うことにより、３枚の矩形半導体基板の、横１ラインに配列した画像群の読み出しを終了する。

以降、ＣＬＫＶにより垂直走査回路の行信号線を順次切り換えながら、同様に水平走査をＶｍまで行うことにより、矩形半導体基板３枚の全画素の読み出しが完了する。
ＣＬＫＶは、Ｖｍまでの垂直走査を行った後は、次の垂直走査を開始するまで走査を停止することにより、シフトレジスタのスイッチング動作による電力の消費を抑えている。

受光状態で上述の走査を行い、受光した被写体情報を含む画像データを得る。かかる画像データは、受光状態で得た光信号Ｓと基準電圧信号Ｎとの差分を取って得られるデータである。また、非受光状態で上述の走査を行い、オフセットパターンをあらわす画像データを得る。かかる画像データは非受光状態で得た光信号Ｓと基準電圧信号Ｎとの差分を取って得られるデータである。画像処理装置１０１で受光状態で得られた画像データと、非受光状態で得られた画像データとの差分を取ることで、ノイズ低減処理を行う。

図４は、本発明による撮像装置の第一の実施形態を示す大面積フラットパネル式の放射線動画撮像システム全体の模式的ブロックである。

放射線動画撮像システムは、放射線撮像装置（放射線撮像部）１００と、画像処理装置及びシステム制御装置１０１、画像表示装置１０２、Ｘ線発生装置１０３、Ｘ線管１０４を有する。撮影時には画像処理装置及びシステム制御装置１０１により、放射線撮像装置１００とＸ線発生装置１０３が同期制御される。被写体を透過した放射線は不図示のシンチレータにより可視光に変換される。光量に応じた光電変換後Ａ／Ｄ変換が行われ、Ｘ線照射に対応したフレーム画像データが放射線撮像装置１００から画像処理装置１０１に転送され、画像処理が行われる。その後画像表示装置１０２に放射線画像がリアルタイムに表示される。

放射線撮像装置１００内部の１０５はフラットパネルセンサである。フラットパネルセンサ１０５は、シリコン半導体ウエハから二次元の光電変換素子を短冊状に切り出したＣＭＯＳ型撮像素子である矩形半導体基板１０６が、不図示の平面基台上に１２列×２行のマトリクス状にタイリングされている。矩形半導体基板１０６は、つなぎ用エリアセンサとして開発されている。矩形半導体基板１０６上に生成される光電変換画素は等ピッチで二次元に並んでいる。前記平面基台上で隣接する矩形半導体基板は、矩形半導体基板と矩形半導体基板の境界を挟んで光電変換画素が矩形半導体基板上と同じピッチになるようにタイリングされている。フラットパネルセンサ１０５の上辺と下辺部には、マトリクス状に並んだ矩形半導体基板の不図示の外部端子（電極パット）が一列に並んでいる。矩形半導体基板の電極パットは不図示のフライングリード式プリント配線板で外部の回路と接続される。矩形半導体基板上にはアナログ出力のイネーブル／ディセーブルを切り換えるアナログスイッチ素子等の切り換え素子が構成されている。アナログ出力用スイッチ素子を構成することにより、チップセレクト制御信号による矩形半導体基板の出力制御が可能で、矩形半導体基板のアナログ出力線同士をまとめて接続し直接増幅器に接続することができる。

撮影制御部１０９は、画像処理装置１０１と制御コマンドの通信、同期信号の通信、画像処理装置１０１への画像データの送信をおこなう。また、撮影制御部１０９は、フラットパネルセンサの制御機能も兼ね備えている。フラットパネルセンサの駆動制御、撮影モード制御、放射線撮像装置１００内の複数のＡ／Ｄ変換装置からＡ／Ｄ変換されたブロックごとのデジタル画像データをフレームデータに合成し、画像処理装置１０１に転送する。よって撮影制御部１０９は、サンプルホールド回路やクランプ回路、画素アンプ、垂直走査回路及び水平走査回路等の放射線撮像装置１００内の回路を統合的に制御する。以下、放射線撮像装置１００の制御について、特に主体を明示しない場合には、特段の事情がある場合を除き撮影制御部１０９が制御の主体となる。

コマンド制御用インターフェース１１０は、画像処理装置１０１からは撮影制御部１０９への撮影モードの設定、各種パラメータの設定、撮影開始設定、撮影終了設定などが、撮影制御部１０９からは画像処理装置１０１へ放射線撮像装置の状態等が通信される。１１１は画像データインターフェースで、撮影された画像データが、撮影制御部１０９から画像処理装置１０１へ送られる。１１２はＲＥＡＤＹ信号で放射線撮像装置１００が撮影可能状態になったことを撮影制御部１０９から画像処理装置１０１へ伝える信号である。１１３は外部同期信号で、画像処理装置１０１が撮影制御部１０９のＲＥＡＤＹ信号１１２を受け、撮影制御部１０９にＸ線曝射のタイミングを知らせる信号である。１１４は曝射許可信号で、曝射許可信号１１４がイネーブルの間に画像処理装置１０１からＸ線発生装置１０３に曝射信号が送信され、Ｘ線管１０３から曝射されたＸ線が有効なＸ線として蓄積され、Ｘ線画像が形成される。

次に、本発明の特徴である、図３における垂直走査回路の動作について、図１２を用いて説明する。

図１２は図３の回路における、本発明による動画撮影時の垂直走査回路の駆動制御のタイムチャートの概略図である。図１２における画素回路内駆動では、図１に示す回路のＥＮ、ＴＳ、ＴＮ、ＰＣＬ、ＰＲＥＳの駆動を簡略して表している。図２に示すリセット駆動Ｒ１（リセット動作）が行われている時はＲ１、サンプリング駆動Ｓ１が行われている時はＳ１と記載した。画素読み出し駆動では、図３に示す回路が画素回路３０２から順次画素情報を読み出す駆動を行っている時間をＲＤ２で表記している。ＲＤ２ではＶＳＴ、ＣＬＫＶ、ＨＳＴ、ＣＬＫＨ、ＣＳｘの駆動が行われている。Ｒ１、Ｓ１駆動によりそれぞれの画素回路の光信号用ホールド容量ＣＳと基準電圧用ホールド容量ＣＮに画素情報が蓄積し、ＲＤ２で順次読み出す。図１２では説明のために、ＲＤ２におけるＶＳＴ，ＣＬＫＶのみ動作を表記している。図３における垂直走査回路はシフトレジスタにより、順次画素回路を選択していく。ＶＳＴがアサートされた状態でＣＬＫＶが立ち上がるＣＬＫ１のタイミングで、水平方向１列分の矩形半導体基板１０６内の画素回路３０２の１列目が選択される。その後ＣＬＫ２で２列目、ＣＬＫ３で３列目が順次選択されていき、ＣＬＫｍでｍ列目が選択される。ここでｍ列目の画素列は端部の行信号線に対応する画素列であり、シフトレジスタのシフト方向との関係では最後に選択される行信号線である。この状態で、さらにＣＬＫｍ＋１でＣＬＫＶを立ち上げると、垂直方向走査回路のシフトレジスタはさらにシフトされ、どの列の画素も選択しない状態になる。

次に本発明による動画撮影時の駆動制御のタイムチャートの一例を図６、図７を用いて示す。

図６は図１の画素回路における、固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の駆動制御の一例を示すタイミングチャートである。図２とは、（ｔ１００）から（ｔ１０１）のサンプリング駆動Ｓ１が開始するまでに画素の読み出し処理ＲＤ２０を行っていることに相違がある。読み出し処理ＲＤ２０での駆動の詳細を図７に示す。

図７は、タイリングされた３枚の矩形半導体基板の画素データを１つのＡ／Ｄで読み出すためのタイムチャートである。

（ｔ２００）から（ｔ２０１）までの間に１フレームが読み出される。

信号ＣＳ０〜ＣＳ２は矩形半導体基板のアナログ信号の出力を制御するチップセレクト信号である。図４の矩形半導体基板のアナログ出力信号に振られている番号は、タイムチャートのチップセレクト信号ＣＳｘの数字と１対１で対応している。たとえば、ＣＳ０が“Ｈ”の間は矩形半導体基板のアナログ出力信号番号“０”のアナログ出力が有効になり、次段の増幅器１０７に出力される。ＣＳ１が“Ｈ”の時はアナログ出力信号番号“１”のアナログ出力が有効になり、次段の増幅器１０７に出力される。ＣＳ０はアナログ出力信号番号“０”の矩形半導体基板に接続され、ＣＳ１はアナログ出力信号番号“１”の矩形半導体基板に接続され、ＣＳ２はアナログ出力信号番号“２”の矩形半導体基板に接続されている。

画像の読み出しは、まずチップセレクトＣ０が選択される。

垂直走査スタート信号ＶＳＴがハイの状態で、垂直走査クロックＣＬＫＶが立ち上がると、図３の垂直走査回路の行信号線Ｖ１がイネーブルとなる。すると行信号Ｖ１で選択される画素群（１，１）から（ｎ，１）の出力が有効になり、列信号線に画素群（１，１）から（ｎ，１）の各画素の画素電圧信号が出力される。
水平走査スタート信号ＨＳＴがハイの状態で、水平走査クロックＣＬＫＨが立ち上がると、水平走査回路の列選択行信号Ｈ１がイネーブルとなる。ＣＬＫＨの立ち上がりに同期して、水平走査回路の列選択行信号がＨ２，・・Ｈｎと切り換わり、画素を（１，１）から順番に（ｎ，１）まで選択し、水平方向のチップセレクトＣ０で選択された矩形半導体基板の横方向画素群の走査を終了する。Ａ／Ｄ変換はＣＬＫＨに同期して行われる。次にチップセレクトをＣ１に切り換え同様に水平走査を行い、Ｃ２も同様に水平走査を行うことにより、３枚の矩形半導体基板の、横１ラインに配列した画像群の読み出しを終了する。

以降、ＣＬＫＶにより垂直走査回路の行信号線を順次切り換えながら、（ｔ２０１）まで同様に水平走査をＶｍまで行うことにより、矩形半導体基板３枚の全画素の読み出しが完了する。ＣＬＫＶは、Ｖｍまでの垂直走査を行った後は、（ｔ２０２）から（ｔ２０３）に示すように、さらにＣＬＫＶを立ち上げる。
ＣＬＫＶを立ち上げることにより、シフトレジスタである垂直走査回路において行信号Ｖ１からＶｍまですべてディセーブルの状態になり、どの画素も選択されない状態になる。これにより図３に示す列信号線３０６、３０７は全ての画素回路から切り離され、それぞれ電流源３１４、３１５によりグランドレベルに固定される。（ｔ２００）から（ｔ２０３）までの動作を読み出し処理ＲＤ２０で行う。

よってどの画素回路に光が照射された場合でも、列信号線３０６と３０７は両者ともグランドレベルに固定されている。このことにより読み出し処理ＲＤ２１にて画像データを画素回路から読み取った時に、列信号線３０６と３０７の電圧が同等になる。
読み出し処理ＲＤ２１およびそれ以降の読み出し処理も図７の通りに駆動させれば、読み出し処理開始時に常に列信号線３０６と３０７の電圧が同等になる。オフセットパターンも同様の駆動により取得すれば、オフセットパターンの減算後も、一連の画像に列信号線上のノイズは現れることはない。

このように、ＣＬＫＶの立ち上がりを一つ加えるだけで、列信号線３０６、３０７をグランドレベルに固定できるので、特殊な回路を加えて回路規模を大きくすることがなく、また、１回多く走査しただけであるので、電力消費の増加も最小限に抑えることができる。

図６において読み出し処理ＲＤ２０のみに関しては、図８に示す（ｔ２１０）から（ｔ２１２）の駆動を行ってもよい。すなわち、ＣＬＫＶをｍ＋１だけ走査する。図８に示す駆動を行えば、ＣＬＫＶが動作可能な最大周波数で走査を行うことができ、図７にくらべ、短時間で列信号線３０６、３０７を全ての画素回路から切り離すことができる。
また、読み出し処理ＲＤ２０を撮影開始設定がなされてから行っているが、放射線撮像装置の電源が投入さてからただちに行ってもよい。読み出し処理ＲＤ２０を電源投入直後に行えば、撮影開始設定がなされてから、曝射が許可されるまでの時間を短縮できる。

ここで、垂直走査回路の行信号Ｖ１からＶｍによりどの画素も選択されない状態の保持時間および開始のタイミングについて図１０を用いて説明する。図１０では例として、図６の読み出し処理ＲＤ２１とＲＤ２２を用いて、読み出し処理ＲＤ２２の前の垂直走査回路の行信号Ｖ１からＶｍによりどの画素も選択されない状態の保持時間および開始のタイミングについて図示している。図１０では読み出し処理ＲＤ２１とＲＤ２２のそれぞれ画素の読み出し有効の時間をＲＤ２１´、ＲＤ２２´で表している。読み出し有効の時間とは、実際に読み出すべき画素が出力されている時間で、図７において（ｔ２０６）から（ｔ２０１）までが該当する。すなわち、ＣＬＫＶとＣＬＫＨにより画素が順次走査されて、かつＣＳ０〜２までが順次アサートされている状態である。ＲＤ２１´の読み出し有効の終了時刻が時刻Ｔ_ＲＤ１であり、図７の（ｔ２０１）に該当する。ＲＤ２２´の読み出し有効の開始時刻が時刻Ｔ_ＲＤ２であり、図７の（ｔ２０６）に該当する。図１０の信号線接続は垂直走査回路の行信号Ｖ１からＶｍによりどの画素も選択されない状態であればＯＦＦ、いずれかの画素が選択されている状態であればＯＮとなる。時刻Ｔ_ＨＩ１は読み出し処理ＲＤ２１において画素の選択が終了しどの画素も選択されていない状態が開始された時刻で、図７では（ｔ２０２）に該当する。時刻Ｔ_ＨＩ１で信号線接続がＯＦＦとなる。またＴ_ＨＩ１≧Ｔ_ＲＤ１の関係が成り立つ。時刻Ｔ_ＨＩ２は読み出し処理ＲＤ２２が開始し、画素の選択が開始された時間、すなわち図７において（ｔ２０５）に該当する。時刻Ｔ_ＨＩ２において、信号線接続はＯＮとなる。またＴ_ＨＩ２≦Ｔ_ＲＤ２の関係が成立する。ここで、読み出し処理ＲＤ２２が開始する時刻Ｔ_ＨＩ２より前に、信号線接続ＯＮの状態が、行信号線３０６と３０７が両者とも同じ電圧レベル（ここではグランドレベル）になる時間保持されればよい。つまり、行信号線３０６と３０７が両者とも同じ電圧レベルになる最大の時間をＴＭＡＸにした時、Ｔ_ＨＩ２−Ｔ_ＨＩ１≧ＴＭＡＸが成立すればよい。
Ｔ_ＨＩ２−Ｔ_ＨＩ１≧ＴＭＡＸは読み出し処理ＲＤ２３以降も成り立つ。

また、読み出し処理ＲＤ２１では、サンプリング駆動Ｓ１とリセット駆動Ｒ１の間に図７の（ｔ２００）から（ｔ２０１）までの駆動を行う。（ｔ２０１）から（ｔ２０３）までの駆動は、次の読み出し処理ＲＤ２２における図７の（ｔ２０５）を起点として、時間ＴＭＡＸより前までに終了することもできる。
読み出し処理ＲＤ２０とＲＤ２１の間についても同様にＴ_ＨＩ２−Ｔ_ＨＩ１≧ＴＭＡＸが成り立つ。図１１に読み出し処理ＲＤ２０とＲＤ２１の間の駆動タイミングを示した。図１１では読み出し処理ＲＤ２０に図８に示す駆動を用いている場合を示した。図１０との相違点を述べる。図１０では前フレームの読み出し処理があったが、ＲＤ２０では読み出すべき画素の走査がないため、図１１ではＴ_ＲＤ１の図示はしてない。また、図１１では図７においてＣＬＫＶのｍ＋１回目の立ち上がりである（ｔ２１１）のタイミングに該当する。ここでも、垂直走査回路の行信号Ｖ１からＶｍによりどの画素も選択されない状態の最低保持時間はＴＭＡＸで、開始のタイミングＴ_ＨＩ１はＴ_ＨＩ２−Ｔ_ＨＩ１≧ＴＭＡＸを満たせばよい。

よって、読み出し処理ＲＤ２１における図７の（ｔ２０５）を起点として、時間ＴＭＡＸより前までに読み出し処理ＲＤ２０が終了するように読み出し処理ＲＤ２０を起動開始すればよい。この条件を満たせば、例えば図６においてリセット駆動Ｒ１より後に読み出し処理ＲＤ２０を行うことも可能となる。

ここで、図１の回路におけるＴＭＡＸを算出する。列信号線上の寄生容量３１２および３１３は、最大電圧はＶＣＬとなる。よって、寄生容量の静電容量をＣと表すと、この寄生容量に蓄積する電荷Ｑの最大値はＣ×ＶＣＬである。列信号線上に接続されている定電流源の電流がＩであるとすると、寄生容量の電荷がゼロになる最大の時間ＴＭＡＸは（Ｃ×ＶＣＬ）／Ｉで求まる。例えばＣが１００ｐＦでＶＣＬが５Ｖ、Ｉが１μＡである場合、ＴＭＡＸは５００μｓである。よって、読み出しを行う５００μｓ以上前に列信号線３０６、３０７を全ての画素回路から切り離しておくことが必要となる。なお、寄生容量の電荷は必ずしも０とする必要はない。また非受光状態で得られるオフセットパターンの撮影時と診断上同等と判断できるレベルまで寄生容量の電荷が下がっていれば良い。

以上の実施例では、光信号のサンプルホールド前の読み出し駆動時に、シフトレジスタのシフトを二次元センサの行数よりも多い回数行う制御を撮影制御部１０９が行うことにより、画素信号を出力するいずれの画素も列信号線を接続されていない状態とする。これにより専用の回路を必要とすることなく画像に重畳するオフセットノイズを低減することができる。また、上述の制御を画素信号の読み出し駆動と合わせて行うことができるため、容易に制御することができる。

また、列信号線に定電流源が接続されているセンサにおいて、列信号線の寄生容量の電荷が十分に減少する時間だけ列信号線と画素とを非接続状態としておくことで、定電流源によって列信号線の寄生容量に起因するノイズを有効に除去することができる。
また、画素毎にサンプルホールド回路が設けられたセンサにおいて、サンプルホールド回路から画素共通の列信号線に重畳するノイズにより列毎に重畳するノイズのばらつきが生じてしまうが、本発明により係るノイズのばらつきを抑えることができる。
また、画素毎にサンプルホールド回路が設けられたセンサでは、サンプルホールド回路では画素内の素子及び回路に起因するノイズは低減することができるものの、画素信号読み出しにより生じた列信号線のノイズを低減することができない。本実施例の処理により、サンプルホールド回路で低減することができないノイズを低減することができる。更に、画素内に設けられた二つのサンプルホールド回路と、本実施例の制御とによって、画素内および列信号線のノイズを大きく低減することができる。

特に、部位によってセンサの受光量が大きく異なる被写体を撮影するＸ線センサにおいては、ノイズを低減することでダイナミックレンジを拡大し、画質の良い画像を提供することができる。

図９は、本発明による第二の実施形態の連続Ｘ線透視モードでの駆動制御を示すタイミングチャートである。装置の構成については実施例１と同様であるため省略し、実施例１と異なる点について説明する。

本実施例では、動画撮影にパルスＸ線を用いず、連続Ｘ線を使用する。そのため、Ｘ線ウィンドウはフルオープンとなる。

サンプリング駆動Ｓ１を連続で行うことにより、連続Ｘ線透視モードでの撮影を実現している。（ｔ１５０）で撮影開始設定がされて、（ｔ１５１）からの（ｔ１５２）の間にサンプリング駆動Ｓ１を行う。図９による駆動では、（ｔ１５１）からのサンプリング駆動Ｓ１にてサンプリングされたデータは、フォトダイオードに電荷を蓄積する前の情報である。よって読み出し処理は不要であるが、（ｔ１５３）からの読み出し処理ＲＤ２１を行う。この読み出処理ＲＤ２１により、列信号線３０６、３０７を全ての画素回路から切り離される。読み出し処理ＲＤ２１は図８に示す駆動が時間短縮の面で好ましいが、列信号線３０６、３０７を全ての画素回路から切り離す動作であれば、例えば図７に示す動作でもよい。読み出し処理ＲＤ２２以降の読み出し処理は、図７に示す動作を行う。これにより、毎フレームの読み出し処理の前に、列信号線３０６、３０７を全ての画素回路から切り離される。
よって、画像データを画素回路から読み取った時に、毎フレーム列信号線上のノイズが画像に現れることはない。

以上、実施例１のパルスＸ線の場合だけでなく、連続Ｘ線を使用する場合にも列信号線の寄生容量に起因するノイズを有効に低減することができる。

本発明による第三の実施形態の固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の駆動制御の一例を図１３に基づいて説明する。なお装置の構成については実施例１と同様であるため説明を省略し、実施例１または２と異なる点について以下説明する。
図１３ではＣＭＯＳ型矩形半導体基板内の不定電圧により発生するノイズ成分を除去するために、放射線の曝射前に画素回路を駆動させている。また、図１３では、図２、図６、図９に比べて高線量取得モード用の信号ＷＩＤＥ、画素加算用の信号ＡＤＤ０およびＡＤＤ１、さらに内部走査ＩＳが新たに加わっている。

高線量取得モードについて、図１４を用いて説明する。図１４は１画素分の画素回路であり、図１の画素回路に、高線量取得モード用回路４００を追加したものである。高線量取得モード用回路４００においてＭ１は高線量取得モードと高感度モードを切り換えるための感度切り換え用ＭＯＳトランジスタ（感度切り換えスイッチ）である。Ｃ１は高線量取得モード用の容量であり、感度切り換えスイッチ（Ｍ１）をオンすると電荷の蓄積が可能となる。感度切り換えスイッチ（Ｍ１）をオンするとフローティングノード部の容量が実質増え、感度は低くなるが高線量時でも画素値が飽和せず取得することができる。よって例えば高感度が必要な透視撮影時には感度切り換えスイッチ（Ｍ１）をオフし、高線量時も画素値の取得が必要なＤＳＡ撮影時などには感度切り換えスイッチ（Ｍ１）をオンする。

次に画素加算について図１５を用いて説明する。図１５はＣＭＯＳ型矩形半導体基板内の画素加算回路の回路図および模式的構成図である。図１５（ａ）は図１の画素回路を２回路分簡略した回路に画素加算回路を挿入した回路例である。実際の回路はＳ信号、Ｎ信号それぞれ画素加算回路が構成されているが、図１５ではＳ信号、Ｎ信号のサンプルホールド回路は説明簡略化のため片方のみ記載している。１６０、１６１は、それぞれの回路のフォトダイオードであり、図１４のフォトダイオードＰＤにあたる。１６２、１６３、１６６、１６７、１７２、１７３はそれぞれの回路のソースフォロアとして動作する増幅ＭＯＳトランジスタ（画素アンプ）である。１６２、１６３は図１４の画素アンプ１（Ｍ４）にあたり、１６６、１６７は図１４の画素アンプ２（Ｍ７）にあたり、１７２、１７３は図１４の画素アンプＳ（Ｍ１０）もしくは画素アンプＮ（Ｍ１３）にあたる。１６４、１６５はそれぞれの回路のクランプ容量であり、図１４のクランプ容量（Ｃｃｌ）にあたる。１６８、１６９は、それぞれの回路の光信号もしくは基準電圧信号蓄積用のサンプルホールド回路を構成する、サンプルＭＯＳトランジスタ（サンプルスイッチ）である。１６８、１６９は図１４のサンプルホールドスイッチＳ（Ｍ８）もしくはサンプルホールドスイッチＮ（Ｍ１１）にあたる。１７０、１７１は光信号用もしくは基準電圧信号用ホールド容量であり、図１４の光信号用ホールド容量（ＣＳ）もしくは基準電圧信号用ホールド容量（ＣＮ）にあたる。１５０および１５１は画素加算回路を構成する加算用ＭＯＳトランジスタ（加算スイッチ）である。図１５（ｂ）は矩形半導体基板の１画素分の画素回路を“□”で表した画素加算回路を示す。図１５（ａ）の点線で囲まれた部分と図１５（ｂ）の点線で囲まれた部分は同じ回路部を示している。図１５（ｂ）に示すように、隣り合う画素ごとの光信号もしくは基準電圧信号用ホールド容量を接続し、画素加算を行う。これにより画素情報を捨てることなく走査する画素を減らし、より高速なフレームレートでの信号の読み出しを可能としている。図１５（ｂ）では、信号ＡＤＤ０をハイレベル、信号ＡＤＤ１をローレベルにすると、２×２の画素加算を行う。信号ＡＤＤ０をハイレベル、信号ＡＤＤ１をハイレベルにすると４×４の画素加算を行う。

高線量取得モード用回路４００および画素加算回路では、その回路を機能させない時に不定電圧部位を発生させる。図１４で感度切り換えスイッチ（Ｍ１）がオフのときは、容量Ｃ１が不定電圧であり、図１５で加算スイッチ１５０、１５１がオフのときは、加算スイッチ１５０、１５１間が不定電圧となる。

図１３に示すタイムチャートは、例として、４×４の画素加算を行う高線量取得モードを示している。
画像処理装置１０１と撮影制御部１０９の間でコマンド制御用インターフェース１１０によりコマンド通信が行われ、撮影開始設定がなされると、（ｔ３００）から、リセット駆動Ｒ１、サンプリング駆動Ｓ１、内部走査ＩＳを順に行う。リセット駆動Ｒ１、サンプリング駆動Ｓ１を行う際は、信号ＷＩＤＥをオンし、容量Ｃ１をリセット電圧ＶＲＥＳで固定している。

また、放射線を曝射していないので、光信号用ホールド容量（ＣＳ）と基準電圧信号用ホールド容量（ＣＮ）には基準電圧であるクランプ電圧ＶＣＬが保持される。（ｔ３０１）からの内部走査ＩＳ時にはＡＤＤ０およびＡＤＤ１がオンされ、加算スイッチ１５０、１５１間は基準電圧で固定される。内部走査ＩＳでは読み出し回路内の不定電圧をグランドレベルに固定しており、矩形半導体基板の読み出し系の内部走査を行っている。すなわち内部走査ＩＳでは図８に示す駆動行う。この駆動により（ｔ３０２）の時点で垂直走査回路の行信号Ｖ１からＶｍによりどの画素も選択されない状態にする。内部走査ＩＳを行っている時間でＡＤＤ０およびＡＤＤ１をオンすることで、「加算スイッチ１５０、１５１間の基準電圧への固定化」と「どの画素も選択されない状態への移行」の２つの処理の並列処理ができ、時間を短縮できる。

内部走査ＩＳでは、最短の時間で垂直走査回路を走査するために、図８の駆動を採用している。しかしながら最終的に垂直走査回路の行信号Ｖ１からＶｍによりどの画素も選択されない状態になれば、図１６に示すように、読み出し回路が実質垂直方向１回、水平方向に少なくとも１回の走査を行うような駆動でもよい。図１６では（ｔ３５０）から（ｔ３５１）の間に垂直方向にｍ行走査し、ここで撮影制御部１０９は、垂直走査回路のシフトレジスタへのクロック供給を途中で止める制御をしている。（ｔ３５２）から（ｔ３５３）の間に水平方向にｎ列走査している。さらに（ｔ３５４）でｍ＋１回目のＣＬＫＶを立ち上げ、どの画素も選択されない状態にしている。

（ｔ３００）から（ｔ３０２）までの一連の駆動により、不定電圧により発生するノイズ成分を除去している。図１３ではこの駆動を、さらに（ｔ３０３）からと（ｔ３０４）からの計３回行っている。
（ｔ３０５）にて外部同期信号を受信し撮影を開始する。このとき、毎回の内部走査ＩＳでどの画素も選択されない状態にしているため、その後の読み出し駆動で列信号線上のノイズが画像に現れることはない。
なお、ＣＭＯＳ型矩形半導体基板内の不定電圧により発生するノイズ成分を除去する駆動は、撮影開始設定後でもモード設定後でも各種パラメータの設定後でもよい。

また、（ｔ３００）から（ｔ３０２）までの一連の駆動は３回行っているが、１回以上であれば何回行ってもよい。

本実施例では、内部走査ＩＳにおいて、シフトレジスタをセンサの行数よりも多くシフトさせることにより、基準電圧の固定化に加えて画素と列信号線との接続を解除し、ノイズを有効に低減することができる。

また、上述の内部走査ＩＳにおいて、垂直方向への走査の途中の任意のタイミングで水平方向の走査をおこなうことができるため、任意の行の画素の電圧をアナログ線に印加することができ、センサ全体の電位をより安定させることができる。特に、特定の行の画素においてその他の行の画素とは異なる特性を有するような場合には、かかる異なる特性の影響を避け、センサに重畳するノイズを有効に除去することができる。

図１７は、本発明による第四の実施形態の固定フレームレートでＸ線ウィンドウ制限のある動画撮影時の駆動制御の一例を示すタイミングチャートである。図１３と異なる点は、読み出し駆動ＲＤ２１の前に、（ｔ３０６）にて、内部走査ＩＳが挿入されていることである。この場合でも、Ｔ_ＨＩ２−Ｔ_ＨＩ１≧ＴＭＡＸが成り立つように、（ｔ３０６）にて内部走査ＩＳを開始すればよい。

本実施例においても、内部走査ＩＳにおいて、シフトレジスタをセンサの行数よりも多くシフトさせることにより、基準電圧の固定化に加えて画素と列信号線との接続を解除し、ノイズを有効に低減することができる。また、蓄積と読み出しを繰り返す間に重畳するノイズを撮影中に効率的に低減することができる。

（その他の実施例）
上述の実施例において、放射線撮影システムの１つの装置内で行われている処理を複数の装置で分散させてして実現してもよい。また１つの機能ブロックとしてまとめられている処理を複数の回路または機能ブロックで分散させて実現してもよい。また、本発明の適用範囲は上述の記載の実施形態に限られない。

ＰＤ フォトダイオード
Ｍ５ クランプスイッチ
Ｍ８ 光信号サンプルホールドスイッチＳ
Ｍ１１ 基準電圧信号サンプルホールドスイッチＮ
ＣＳ 光信号用ホールド容量
ＣＮ 基準電圧信号用ホールド容量
１００ 放射線撮像装置
１０１ 画像処理装置及びシステム制御装置
１０９ 撮影制御部
１６０、１６１ フォトダイオード
３０２ 画素回路
３０３ 垂直走査回路
３０４ 水平走査回路
３０５ 行信号線
３０６、３０７ 列信号線
３０８、３０９ アナログ出力線
３１４、３１５ 列信号線の電流源
３２４、３２５ アナログ電圧出力線の電流源

Claims (8)

1. 行列状に配置された、画素信号を出力する複数の画素と、
   前記複数の画素に設けられ、画素信号をサンプルホールドするサンプルホールド回路と、
   前記複数の画素の列毎に設けられ、前記サンプルホールドされた画素信号を出力するための複数の列信号線と、
   前記複数の画素の行毎に設けられ、選択されることにより該行の画素のサンプルホールド回路と前記列信号線とを接続させ前記サンプルホールドされた画素信号を前記列信号線に印加する複数の行信号線と、
   前記行信号線を順に選択するためのシフトレジスタを有する垂直走査回路と、
   前記垂直走査回路のシフトレジスタを順次シフトさせることにより前記列信号線に印加された画素信号を順に読み出す制御手段と、を有し、
   前記制御手段は、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせた上で、前記サンプルホールド回路にサンプルホールドさせる制御を行う
   ことを特徴とする撮像装置。
2. 前記サンプルホールド回路は、前記制御手段は、前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせることにより、すべての前記複数の画素を前記列信号線と接続されていない状態とする
   ことを特徴とする請求項１に記載の撮像装置。
3. 前記サンプルホールド回路は前記画素が受光することにより得られる画素信号をサンプルホールドする第一のサンプルホールド回路と、前記画素が受光せずに得られる画素信号をサンプルホールドする第二のサンプルホールド回路とを有し、
   前記列信号線は前記第一のサンプルホールド回路に対応する第一の列信号線と、前記第二のサンプルホールド回路に対応する第二の列信号線とを有し、
   前記第一の列信号線と前記第二の列信号線を定電圧に保持する定電流源と、
   を更に有することを特徴とする請求項１または２に記載の撮像装置。
4. 前記第一の列信号線から得られた画素信号と、前記第二の列信号線から得られた画素信号との差分により画像データを得るノイズ低減手段
   を更に有することを特徴とする請求項３に記載の撮像装置。
5. 前記制御手段により、前記第一の列信号線と前記第一の列信号線に接続されるすべての前記第一のサンプルホールド回路との接続、および前記第二の列信号線と前記第二の列信号線に接続されるすべての前記第二のサンプルホールド回路との接続をオフにした時刻をＴ_ＨＩ１とし、Ｔ_ＨＩ１後に接続をオンにし走査を開始する時刻をＴ_ＨＩ２とし、前記第一の列信号線および第二の列信号線を前記定電流源が定電圧にするまでに要する最大の時間をＴＭＡＸとしたとき、前記読み出しが終了してから次の読み出しを開始するまでの間に、Ｔ_ＨＩ２−Ｔ_ＨＩ１≧ＴＭＡＸという関係が成立する
   ことを特徴とする請求項３に記載の撮像装置。
6. 前記制御手段は、前記シフトレジスタへのクロック供給を途中で止める制御をすることを特徴とする請求項１乃至５のいずれか１項に記載の放射線撮像装置。
7. 前記サンプルホールド回路は前記画素毎に設けられることを特徴とする請求項１乃至６のいずれか１項に記載の撮像装置。
8. 行列状に配置され、画素信号を出力する複数の画素と、
   前記複数の画素に設けられ、画素信号をサンプルホールドするサンプルホールド回路と、
   前記複数の画素の列毎に設けられ、前記サンプルホールドされた画素信号を出力するための複数の列信号線と、
   前記複数の画素の行毎に設けられ、選択されることにより該行の画素のサンプルホールド回路と前記列信号線とを接続させ前記サンプルホールドされた画素信号を前記列信号線に印加する複数の行信号線と、
   前記行信号線を順に選択するためのシフトレジスタを有する垂直走査回路と、を有する撮像素子の制御方法であって、
   前記垂直走査回路のシフトレジスタを順次シフトさせることにより前記列信号線に印加された画素信号を順に読み出し、
   前記垂直走査回路のシフトレジスタにより最後の前記行信号線までシフトされた状態においてさらに該シフトレジスタをシフトさせることで、すべての前記複数の画素を前記列信号線と接続されていない状態とし、
   すべての前記複数の画素を前記列信号線と接続されていない状態で、前記サンプルホールド回路に前記複数の画素の画素信号をサンプルホールドさせる
   ことを特徴とする制御方法。

Images