JP5359611B2 - 固体撮像装置、固体撮像装置の駆動方法および電子機器 - Google Patents

Description

本発明は、固体撮像装置、固体撮像装置の駆動方法および電子機器に関する。

固体撮像装置の画素部はアレイ状（行列状）に構成される。画素部がアレイ状に構成されるために、画素の駆動や信号の読み出し用の回路は、アレイ状の画素配設に対応して、垂直方向（行の配列方向）や水平方向（列の配列方向）に対して繰り返し配列パターンの回路で構成されることが多い。

この繰り返し配列パターンの回路では、配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いのために、垂直方向や水平方向の位置によって信号の活性／非活性タイミングの遅延が発生する。ここで、ＩＲドロップは、電源配線上に生じるＩＲ積（電流Ｉと抵抗Ｒの積）の電圧降下である。

垂直方向および水平方向の位置によって信号の活性／非活性タイミングの遅延が発生すると、垂直方向および水平方向のシェーディングや同時性欠如の原因となる。シェーディングの発生を避けるためには、行単位、列単位で信号の活性／非活性タイミングのチューニング補正ができることが望ましい。

さらに、配線の寄生抵抗および寄生容量や、繰り返し配列パターンの回路を構成するトランジスタの閾値はチップごとにばらつきを持つ。このため、信号の活性／非活性タイミングのずれはチップごとにもばらつき、シェーディングや同時性のための補正量もチップごとに変わる。

したがって、チップばらつきに対するチューニング補正を行わないと分布裾を考慮したスペックが必要であり、歩留まりの低下が懸念される。そのため、チップごとにも信号の活性／非活性タイミングのチューニング補正ができることが望ましい。

従来、固体撮像装置の特性値をチューニング補正する方法としては、同一チップ上または同一パッケージ内に不揮発性メモリを持ち、当該メモリに書き込まれた推奨される特性情報を利用する方法が知られている（例えば、特許文献１参照）。

この従来の方法では、駆動電圧範囲や電源ゆれなどに関して推奨される特性情報を不揮発性メモリに書き込んでおく。そして、セットメーカは不揮発性メモリに書き込まれた特性情報を、外部端子を介して読み出して当該特性情報を基に電源電圧を個別に調整することになる。

特開２００７−２０８９２６号公報

特許文献１記載の従来技術は、固体撮像装置の欠陥情報、特性情報など、限られた情報量の取り扱いを前提としており、不揮発性メモリに対する情報の入出力のための端子（ピン）数が極めて少ない。そのため、画素アレイ部の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正には対応できない。

固体撮像装置と不揮発性メモリを含む調整回路とを同一の基板上に混載させるＳＯＣ構造を採用すれば、固体撮像装置と不揮発性メモリとは端子数の制限のある外部端子ではなく、内部での接続が可能になるので、上記多数箇所のチューニング補正が可能なように思える。

しかし、一般的に、不揮発性メモリの場合、情報の書き込みのためには１０〜２０Ｖ程度の高電圧を必要とする。一方、固体撮像装置の場合、その駆動は３〜５Ｖ程度の低電圧である。したがって、低電圧の固体撮像装置と高電圧を必要とする不揮発性メモリを含む調整回路とを同一基板上に混載させた場合、固体撮像装置の回路に対して耐圧面で影響を与えることになるため、混載そのものがプロセス的に困難となる。

そこで、本発明は、行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正が可能で、かつ、ＳＯＣ構造で生じる耐圧などのプロセス的に困難を伴わない固体撮像装置、固体撮像装置の駆動方法および電子機器を提供することを目的とする。

上記目的を達成するために、本発明は、
光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第１のチップと、
前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含む調整回路が形成され、前記第１のチップに対して積層された第２のチップとを備え、
前記第１のチップ上の前記繰り返し配列パターン回路の各単位回路と前記第２のチップ上の前記調整回路の各単位回路とを対応関係をもって電気的に接続してなる
固体撮像装置において、
前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを前記調整回路の対応する単位回路で個別に調整する
構成を採っている。

第１，第２のチップ相互間の電気的接続は、両チップが積層されていることで、３次元接続となる。第１のチップ上の繰り返し配列パターン回路では、配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いのために、画素行が並ぶ方向や画素列が並ぶ方向の位置によって信号の活性／非活性タイミングの遅延が発生する。この活性／非活性タイミングの遅延が生じた信号は、第２のチップ上の調整回路の対応する単位回路に対して３次元接続を介して入力される。

調整回路は個々の単位回路において記憶素子の記憶データに基づいて、活性／非活性タイミングの遅延が生じた信号のタイミングを個別に調整（チューニング補正）する。このタイミング調整により、活性／非活性タイミングを例えば同時化することができる。これにより、繰り返し配列パターン回路の個々の単位回路に関する最終的な信号は、活性／非活性タイミングの遅延がない信号となる。

本発明によれば、第１，第２のチップ相互間の電気的接続が３次元接続にて行われことで、接続端子数の制約がなくなるために、画素アレイ部の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正が可能となる。しかも、低電圧駆動の繰り返し配列パターン回路と、高電圧を必要とする記憶素子を含む調整回路とを別チップに形成するために、ＳＯＣ構造で生じる耐圧などのプロセス的に困難を伴うこともない。

本発明が適用されるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。 単位画素の回路構成の一例を示す回路図である。 行走査部のドライバ部の回路構成の一例を示すブロック図である。 遅延時間差やＩＲドロップ量の差の発生により、画素駆動信号（ｖｂ１〜ｖｂｍ）の活性／非活性タイミングに差が生じる様子を示す波形図である。 本発明の一実施形態に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。 本発明の実施例１に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。 本発明の実施例２に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。 製造試験時におけるモニタフィードバックのチューニング処理の一例を示すフローチャートである。 製品使用時のチューニング補正の一例を示すフローチャートである。 本発明の実施例３に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。 本発明の実施例４に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。 本発明の変形例に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。 本発明に係る電子機器の一つである例えば撮像装置の構成の一例を示すブロック図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。

１．本発明が適用される固体撮像装置（ＣＭＯＳイメージセンサの例）
２．本実施形態の特徴部分
２−１．実施例１（繰り返し配列パターン回路が行走査部の例）
２−２．実施例２（モニタフィードバック機能を持つ例）
２−３．実施例３（ＢＩＳＴ構成の例）
２−４．実施例４（画素アレイ部と行走査部が別チップの例）
２−５．変形例
３．他の適用例
４．電子機器（撮像装置の例）

＜１．本発明が適用される固体撮像装置＞
（システム構成）
図１は、本発明が適用される固体撮像装置、例えばＸ−Ｙアドレス型固体撮像装置の一種であるＣＭＯＳイメージセンサのシステム構成の概略を示すシステム構成図である。ここで、ＣＭＯＳイメージセンサとは、ＣＭＯＳプロセスを応用して、または部分的に使用して作成されたイメージセンサである。

本適用例に係るＣＭＯＳイメージセンサ１０は、半導体基板（以下、「チップ」と記述する場合もある）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じチップ１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部は、例えば、行走査部（垂直駆動部）１３、カラム処理部１４および列走査部（水平駆動部）１５などからなる。

画素アレイ部１２には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。

画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が水平方向（画素列が並ぶ方向）に沿って配線され、画素列ごとに垂直信号線１８が垂直方向（画素行が並ぶ方向）に沿って配線されている。画素駆動線１７は、画素から信号を読み出す駆動を行う駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。

行走査部１３は、シフトレジスタやデコーダ等によって構成され、画素アレイ部１２の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。本例では、行走査部１３は、アドレスを任意に指定可能なデコーダ部１３１と、当該デコーダ部１３１によるアドレス指定に対応した画素駆動線１７を駆動するドライバ部１３２とによって構成されている。

この行走査部１３において、デコーダ部１３１は、活性化信号ＥＮｖａに同期して駆動する行（ｖａ１〜ｖａｍ）を指定する。この行指定を受けて、ドライバ部１３２は、画素駆動信号（ｖｂ１〜ｖｂｍ）を活性化し、デコーダ部１３１によって指定され行の各画素に対して画素駆動線１７を通して与えることで、シャッタ、露光、転送、読み出し等の制御を行う。図１において、ＥＮｖｂはドライバ部１３２の画素駆動信号である。

行走査部１３はその具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１２の単位画素を行単位で順に選択走査する。単位画素から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。

この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出されることで、当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。

読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積期間（露光期間）となる。

行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通してカラム処理部１４に供給される。カラム処理部１４は、画素アレイ部１２の画素列ごとに、選択行の各画素から垂直信号線１８を通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。

具体的には、カラム処理部１４は、単位画素の信号を受けて当該信号に対して、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）によるノイズ除去や、信号増幅や、ＡＤ（アナログ−デジタル）変換等の信号処理を行う。ノイズ除去処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。

本例では、ＡＤ変換を実現するために、カラム処理部１４は、コンパレータ部１４１およびカウンタ部１４２を有する構成となっている。このカラム処理部１４において、コンパレータ部１４１は、活性化信号ＥＮｈａを受けて垂直信号線１８を通して読み出されたアナログ画素信号（ｓｌ１〜ｓｌｎ）を、ある傾きを持った線形に変化するスロープ波形の参照電圧と比較する。

カウンタ部１４２は、活性化信号ＥＮｈｂを受けて一定周期のクロックに同期してカウント動作を開始する。そして、アナログ画素信号（ｓｌ１〜ｓｌｎ）と参照電圧とが交差し、コンパレータ部１４１の出力が反転すると、その反転出力（ｈａ１〜ｈａｎ）を受けてカウンタ部１４２はカウント動作を停止する。そして、カウンタ部１４２の最終的なカウント値が、アナログ画素信号の大きさに応じたディジタル信号となる。

列走査部１５は、シフトレジスタやデコーダ等によって構成され、カラム処理部１４の画素列に対応する単位回路を順番に選択する。この列走査部１５による選択走査により、カラム処理部１４で信号処理された画素信号が順番に水平バス１９に出力され、当該水平バス１９を通してチップ１１の外部へ伝送される。

（単位画素の回路構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。図２に示すように、本回路例に係る単位画素２０は、光電変換部である例えばフォトダイオード２１に加えて、例えば転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の４つのトランジスタを有する画素回路となっている。

ここでは、これらトランジスタ２２〜２５として、例えばＮチャネルのＭＯＳトランジスタを用いている。ただし、ここで例示した転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４および選択トランジスタ２５の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。

この単位画素２０に対して、画素駆動線１７として、例えば、転送線１７１、リセット線１７２および選択線１７３の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線１７１、リセット線１７２および選択線１７３の各一端は、行走査部１３の各画素行に対応した出力端に画素行単位で接続されている。

フォトダイオード２１は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換する。フォトダイオード２１のカソード電極は、転送トランジスタ２２を介して増幅トランジスタ２４のゲート電極と電気的に接続されている。増幅トランジスタ２４のゲート電極と電気的に繋がったノード２６をＦＤ（フローティングディフュージョン）部と呼ぶ。

転送トランジスタ２２は、フォトダイオード２１のカソード電極とＦＤ部２６との間に接続されている。転送トランジスタ２２のゲート電極には、高レベル（例えば、Ｖｄｄレベル）がアクティブ（以下、「Ｈｉｇｈアクティブ」と記述する）の転送パルスφＴＲＦが転送線１７１を介して与えられる。転送パルスφＴＲＦが与えられることで、転送トランジスタ２２はオン状態となってフォトダイオード２１で光電変換された光電荷をＦＤ部２６に転送する。

リセットトランジスタ２３は、ドレイン電極が画素電源Ｖｄｄに、ソース電極がＦＤ部２６にそれぞれ接続されている。リセットトランジスタ２３のゲート電極には、フォトダイオード２１からＦＤ部２６への信号電荷の転送に先立って、ＨｉｇｈアクティブのリセットパルスφＲＳＴがリセット線１７２を介して与えられる。リセットパルスφＲＳＴが与えられることで、リセットトランジスタ２３はオン状態となり、ＦＤ部２６の電荷を画素電源Ｖｄｄに捨てることによって当該ＦＤ部２６をリセットする。

増幅トランジスタ２４は、ゲート電極がＦＤ部２６に、ドレイン電極が画素電源Ｖｄｄにそれぞれ接続されている。そして、増幅トランジスタ２４は、リセットトランジスタ２３によってリセットした後のＦＤ部２６の電位をリセット信号（リセットレベル）として出力する。増幅トランジスタ２４はさらに、転送トランジスタ２２によって信号電荷を転送した後のＦＤ部２６の電位を光蓄積信号（信号レベル）として出力する。

選択トランジスタ２５は、例えば、ドレイン電極が増幅トランジスタ２４のソース電極に、ソース電極が垂直信号線１８にそれぞれ接続されている。選択トランジスタ２５のゲート電極には、Ｈｉｇｈアクティブの選択パルスφＳＥＬが選択線１７３を介して与えられる。選択パルスφＳＥＬが与えられることで、選択トランジスタ２５はオン状態となって単位画素２０を選択状態とし、増幅トランジスタ２４から出力される信号を垂直信号線１８に中継する。

ここで、転送パルスφＴＲＦ、リセットパルスφＲＳＴおよび選択パルスφＳＥＬが、先述したドライバ部１３２から画素駆動線１７を通して出力される画素駆動信号（ｖｂ１〜ｖｂｍ）に相当する。なお、選択トランジスタ２５については、画素電源Ｖｄｄと増幅トランジスタ２４のドレインとの間に接続した回路構成を採ることも可能である。

また、単位画素２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ２４と選択トランジスタ２５とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。

（繰り返し配列パターン回路）
上記構成のＣＭＯＳイメージセンサ１０において、行走査部１３が垂直方向の繰り返し配列パターン回路となる。そして、デコーダ部１３１およびドライバ部１３２が、垂直方向で規則的に繰り返して配列される単位回路となる。また、カラム処理部１４や列走査部１５などが水平方向の繰り返し配列パターン回路となる。そして、コンパレータ部１４１およびカウンタ部１４２や、列走査部１５の画素列ごとの単位回路が、水平方向で規則的に繰り返して配列される単位回路となる。また、水平方向の繰り返し配列パターン回路としては、画素列ごとに垂直信号線１８の一端に接続される定電流源なども挙げられる。

ここで、具体的な繰り返し配列パターンの一例として行走査部１３のドライバ部１３２について、図３を用いて説明する。図３は、行走査部１３のドライバ部１３２の回路構成の一例を示すブロック図である。

図３に示すように、ドライバ部１３２は、画素アレイ部１２の行数ｍに対応したｍ個ずつのＯＲゲート１３２１−１〜１３２１−ｍおよびバッファ１３２２−１〜１３２２−ｍによって構成されている。ＯＲゲート１３２１−１〜１３２１−ｍは、デコーダ部１３１から個々に与えられる行指定信号（ｖａ１〜ｖａｍ）と、伝送線１３２３を通して共通に与えられる全画素駆動信号ＥＮｖｂとを２入力としている。バッファ１３２２−１〜１３２２−ｍは、電源パッド１３２４および電源線１３２５を介して電源電圧が供給されており、ＯＲゲート１３２１−１〜１３２１−ｍの出力を受けて画素駆動信号（ｖｂ１〜ｖｂｍ）を出力する。

このように、繰り返し配列パターン回路の一例であるドライバ部１３２は、ＯＲゲート１３２１−１〜１３２１−ｍおよびバッファ１３２２−１〜１３２２−ｍが垂直方向（画素行が並ぶ方向）に繰り返して配列された構成となっている。

（信号の活性／非活性タイミングの遅延の問題）
このドライバ部１３２において、全画素駆動信号ＥＮｖｂを伝送する伝送線１３２３の配線長による寄生抵抗および寄生容量の違いによって遅延時間差が生じたり、電源パッド１３２４からの距離よってＩＲドロップの大きさの差が生じたりする。そして、遅延時間差やＩＲドロップ量の差の発生により、図４に示すように、画素駆動信号（ｖｂ１〜ｖｂｍ）の活性／非活性タイミングに、垂直方向の位置（行位置）に応じて差が生じる。

ここで、活性／非活性タイミングとは、画素駆動信号（ｖｂ１〜ｖｂｍ）が正論理（Ｈｉｇｈアクティブ）の信号の場合には、立ち上がり／立ち下がりタイミング、即ち遷移タイミングのことを言う。この活性／非活性タイミングの差は、画素２０を駆動する時間の差となるために、垂直方向に対するシェーディングや同時性の欠如の原因となる。

＜２．本実施形態の特徴部分＞
本発明は、繰り返し配列パターン回路に関する信号の活性／非活性タイミングの差について、ＳＩＰ(system in package)では不可能な、画素アレイ部１２の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正を可能とする。そして、本発明は、ＳＯＣ構造で生じる耐圧などのプロセス的に困難を伴わずに、多数箇所のチューニング補正を実現することを目的とする。

かかる目的を達成するために為された、本発明の一実施形態に係る固体撮像装置のシステム構成の概略を図５に示す。

図５に示すように、本実施形態では、繰り返し配列パターン回路３１を第１のチップ３２に形成する。ここで、繰り返し配列パターン回路３１とは、画素アレイ部１２の画素行が並ぶ方向（垂直方向）および画素列が並ぶ方向（水平方向）の少なくとも一方向において単位回路が規則的に繰り返して配列された回路を言う。

例えば図１に示すＣＭＯＳイメージセンサ１０において、垂直方向で単位回路が規則的に繰り返して配列された繰り返し配列パターン回路３１としては、行走査部１３が挙げられる。水平方向で単位回路が規則的に繰り返して配列された繰り返し配列パターン回路３１としては、カラム処理部１４や、列走査部１５や、画素列ごとに垂直信号線１８の一端に接続される定電流源などが挙げられる。

ここで、繰り返し配列パターン回路３１としては、例えば図３に示す行走査部１３の場合を例に挙げると、ＯＲゲート１３２１（１３２１−１〜１３２１−ｍ）およびバッファ１３２２（１３２２−１〜１３２２−ｍ）からなる回路部分が単位回路となる。そして、ＯＲゲート１３２１およびバッファ１３２２からなる単位回路は、画素行単位で規則的に繰り返して行数分だけ配列されることになる。

繰り返し配列パターン回路３１が行走査部１３の場合は、画素駆動信号（ｖｂ１〜ｖｂｍ）が繰り返し配列パターン回路３１に関する信号ＳＩＧ１〜ＳＩＧｍとなる。因みに、繰り返し配列パターン回路３１がカラム処理部１４の場合は、画素列ごとにコンパレータ部１４１やカウンタ部１４２に与えられる活性化信号ＥＮｈａ，ＥＮｈｂが繰り返し配列パターン回路３１に関する信号ＳＩＧ１〜ＳＩＧｍとなる。

一方、チューニング補正のための調整回路３３は第２のチップ３４に形成される。この調整回路３３は、配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いに起因して発生する信号ＳＩＧ１〜ＳＩＧｍの活性／非活性タイミングの差をチューニング補正して例えばこれら信号のタイミングを同時化する。

調整回路３３は、繰り返し配列パターン回路３１の個々の単位回路に対応する複数の単位回路である可変遅延回路３３１−１〜３３１−ｍおよび記憶素子である不揮発性メモリ３３２によって構成されている。

可変遅延回路３３１−１〜３３１−ｍは、抵抗や容量、トランジスタ段数や電流制御などの手段によって遅延量が可変な構成となっており、繰り返し配列パターン回路３１に関する信号の活性／非活性タイミングについてｘビットの調整が可能である。ここで、ｘは可変遅延回路３３１−１〜３３１−ｍの調整数である。

不揮発性メモリ３３２は、ｍ個の可変遅延回路３３１−１〜３３１−ｍに対して個々の遅延量を設定するための（ｍ＊ｘ）個のコードＣＯＤＥ１［ｘ：１］〜ＣＯＤＥｍ［ｘ：１］を記憶する。

コードＣＯＤＥ１［ｘ：１］〜ＣＯＤＥｍ［ｘ：１］は、シミュレーションなどによって予測される予測値、即ち垂直方向、水平方向の位置によって異なる遅延量である。そして、この遅延量は、繰り返し配列パターン回路３１に関する信号ＳＩＧ１〜ＳＩＧｍの活性／非活性タイミングを調整（補正）するための情報として不揮発性メモリ３３２にあらかじめ記憶される。

調整回路３３が形成された第２のチップ３４は、繰り返し配列パターン回路３１が形成された第１のチップ３２に対して積層される。この積層に当たって、第１のチップ３２に対する第２のチップ３４の位置の上下関係は、第１のチップ３２に画素アレイ部１２が生成される場合、画素２０に対する入射光の入射構造（照射構造）によって決まる。

具体的には、光電変換部（フォトダイオード２１）に対して配線層が配される側を表面側としたとき、当該表面側から入射光を取り込む表面入射型（表面照射型）の画素構造の場合は、第２のチップ３４は裏面側になるように第１のチップ３２に対して積層される。また、配線層が配される側と反対側、即ち裏面側から入射光を取り込む裏面入射型（裏面照射型）の画素構造の場合は、第２のチップ３４は表面側になるように第１のチップ３２に対して積層される。

第１のチップ３２上の繰り返し配列パターン回路３１の各単位回路と、第２のチップ３４上の調整回路３３の各単位回路、即ち可変遅延回路３３１−１〜３３１−ｍとは、接続部３５によって対応関係をもって電気的に接続される。この接続部３５は、第１のチップ３２から第２のチップ３４へ信号を伝送する経路と、第２のチップ３４から第１のチップ３２へ信号を伝送する経路の２つの経路を有している。

接続部３５は、周知のＴＳＶ（through silicon via；シリコン貫通電極／貫通配線ビア）等の３次元接続技術を用いることで、繰り返し配列パターン回路３１の各単位回路と可変遅延回路３３１−１〜３３１−ｍとを電気的に接続する。３次元接続技術としては、ＴＳＶ以外にも、例えばマイクロバンプを用いる接続技術なども挙げることができる。接続部３５によって３次元接続される箇所は、繰り返し配列パターン回路３１の各単位回路が対応する行数分、列数分またはそれに準じるような複数行、複数列単位の箇所である。

（チューニング補正）
上記構成の本実施形態に係る固体撮像装置３０において、第１のチップ３２上の繰り返し配列パターン回路３１では、当該パターン回路３１内の配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いは避けられない。そして、これらの違いのために、垂直方向や水平方向の位置によって繰り返し配列パターン回路３１に関する信号ＳＩＧ１〜ＳＩＧｍの活性／非活性タイミングの遅延が発生する。

繰り返し配列パターン回路３１の個々の単位回路から出力される信号ＳＩＧ１〜ＳＩＧｍは、接続部３５を経由して一旦第２のチップ３４上の対応する可変遅延回路３３１−１〜３３１−ｍに供給される。可変遅延回路３３１−１〜３３１−ｍは、不揮発性メモリ３３２に記憶されているコードＣＯＤＥ１［ｘ：１］〜ＣＯＤＥｍ［ｘ：１］に基づく遅延量にて、信号ＳＩＧ１〜ＳＩＧｍに対して個別にタイミング調整を行う。このタイミング調整により、例えば信号ＳＩＧ１〜ＳＩＧｍの活性／非活性タイミングを揃える（同時化する）ことができる。

可変遅延回路３３１−１〜３３１−ｍでタイミング調整された信号ＳＩＧＤ１〜ＳＩＧＤｍは、接続部３５を経由して第１のチップ３２に戻され、本例の場合は、画素アレイ部１２の各画素２０を行単位で駆動する画素駆動信号ｖｂ１〜ｖｂｍ（図１参照）となる。これにより、繰り返し配列パターン回路３１の個々の単位回路に関する最終的な信号ＳＩＧＤ１〜ＳＩＧＤｍ、即ち画素駆動信号ｖｂＤ１〜ｖｂＤｍは、活性／非活性タイミングの遅延がない信号となる。

上述したように、繰り返し配列パターン回路３１を第１のチップ３２に形成し、調整回路３３を第２のチップ３４に形成し、第１，第２のチップ３２，３４相互間の電気的な接続を接続部３５による３次元接続とする。これにより、繰り返し配列パターン回路３１と調整回路３３とを外部端子で接続する場合のような端子（ピン）数の制約が無くなるために、画素アレイ部１２の行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正が可能となる。

しかも、一例として、３〜５Ｖ程度の低電圧駆動の繰り返し配列パターン回路３１と、１０〜２０Ｖ程度の高電圧を必要とする不揮発性メモリ３３２を含む調整回路３３とを別チップに形成するために、ＳＯＣ構造で生じる耐圧などのプロセス的に困難を伴うこともない。

以下に、上記構成を基本とする本実施形態に係る固体撮像装置（例えば、ＣＭＯＳイメージセンサ）の具体的な実施例について説明する。

［２−１．実施例１］
図６は、本発明の実施例１に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図６において、図１および図５と同等部分（対応する部分）には同一符号を付して示し、重複説明は省略する。

実施例１に係る固体撮像装置３０Ａは、繰り返し配列パターン回路３１として行走査部１３を用いた構成となっている。行走査部１３は、図１に示したＣＭＯＳイメージセンサ１０の場合と同様に、画素アレイ部１２と同じ基板、即ち第１のチップ３４に形成されている。第１のチップ３４は、図１の半導体基板１１に相当する。

行走査部１３は、例えば図３に示す回路構成となっており、画素アレイ部１２の各画素２０を駆動するための画素駆動信号ｖｂ１〜ｖｂｍを出力する。これら画素駆動信号ｖｂ１〜ｖｂｍは、第１のチップ３２と第２のチップ３４との間を電気的に接続する３次元接続の接続部３５を経由して調整回路３３の可変遅延回路３３１−１〜３３１−ｍに供給される。

ここで、固体撮像装置３０Ａは、全画素同時にシャッタ動作を行う、即ち全画素同時に露光を開始させ、露光を終了させるグローバルシャッタ（全画素同時シャッタ）機能を持つものとする。このグローバルシャッタ機能は、行走査部１３による先述した電子シャッタ動作によって実現される。そして、グローバルシャッタ機能を持つ固体撮像装置の場合、シャッタ、露光、転送などのタイミングの同時性が重要視されるために、画素駆動信号ｖｂ１〜ｖｂｍのタイミング差の低減、換言すれば、全画素同時の動作が強く必要とされる。

そこで、不揮発性メモリ３３２にはあらかじめ、行走査部１３から接続部３５を経由して供給される画素駆動信号ｖｂ１〜ｖｂｍの各タイミングを同時化するための遅延情報、即ちコードＣＯＤＥ１［ｘ：１］〜ＣＯＤＥｍ［ｘ：１］が格納されることになる。この遅延情報は、シミュレーションなどによって予測される予測値である。具体的には、行走査部１３において、配線長による寄生抵抗および寄生容量の違いや、電源からの距離によるＩＲドロップ量の違いに起因して発生する画素駆動信号ｖｂ１〜ｖｂｍの活性／非活性タイミングの遅延量に応じて設定される。

そして、可変遅延回路３３１−１〜３３１−ｍは、画素駆動信号ｖｂ１〜ｖｂｍに対して不揮発性メモリ３３２に格納されているコードＣＯＤＥ１［ｘ：１］〜ＣＯＤＥｍ［ｘ：１］に基づく遅延量にてタイミング調整（チューニング補正）を行う。このタイミング調整により、可変遅延回路３３１−１〜３３１−ｍから同時化された画素駆動信号ｖｂＤ１〜ｖｂＤｍが出力される。この画素駆動信号ｖｂＤ１〜ｖｂＤｍは、接続部３５を経由して画素アレイ部１２に入力される。

ここでは、行ごとにチューニング補正を行うとしたが、複数行単位でチューニング補正を行うようにすることも可能である。このように、調整回路３３を用いて行ごと、あるいはそれに準ずるような複数行単位でチューニング補正を行うことで、画素アレイ部１２に入力する画素駆動信号ｖｂＤ１〜ｖｂＤｍの活性／非活性タイミングを揃える（同時化する）ことができる。

これにより、垂直方向の位置による活性／非活性タイミングの遅延に起因して発生する垂直方向のシェーディングを抑えることができるために画質を向上できる。特に、全画素同時の動作が必要とされるグローバルシャッタ機能を持つ固体撮像装置において、全画素同時の動作を確実に実現できることになるために、非同時性に起因する画素ムラなどの発生を無くすことができる。

なお、本実施例１では、グローバルシャッタ機能を持つ固体撮像装置に適用する場合を前提としたが、グローバルシャッタ機能を持つ固体撮像装置への適用は一例に過ぎない。すなわち、画素アレイ部１２の各画素２０を画素行ごとに順次走査して露光の開始および終了を設定するローリングシャッタ（フォーカルプレーンシャッタ）機能を持つ固体撮像装置にも適用可能である。

ローリングシャッタ機能を持つ固体撮像装置では、グローバルシャッタ機能を持つ固体撮像装置のように全画素同時の動作（同時性）は要求されないものの、画素行ごとに決められたタイミングで動作する必要がある。したがって、可変遅延回路３３１−１〜３３１−ｍでは、先述した遅延を含んで行走査部１３から出力される画素駆動信号ｖｂ１〜ｖｂｍに対して、あらかじめ決められたタイミングの画素駆動信号ｖｂＤ１〜ｖｂＤｍになるようにタイミング調整を行うようにすれば良い。

［２−２．実施例２］
実施例１の場合、シミュレーションなどで予測される予測値、即ち垂直方向の遅延量のコードＣＯＤＥ１［ｘ：１］〜ＣＯＤＥｍ［ｘ：１］を、不揮発性メモリ３３２にあらかじめ記憶しておく必要がある。このように、遅延量を不揮発性メモリ３３２にあらかじめ格納しておく場合、チップごとのばらつきなどによって実測値が予想値よりも大きくずれると、所望の補正結果が得られない可能性がある。

そこで、以下に説明する実施例２では、モニタフィードバック機能を付加した構成を採っている。すなわち、実施例２では、図５の構成にモニタ回路を付加し、製造段階での信号遷移タイミングのモニタを可能にし、モニタした実測値に応じて不揮発性メモリ３３２に調整コードを書き込むことが可能な構成となっている。予想値ではなく実測値による補正のため、モニタフィードバック機能を持たない場合よりも精度の高い垂直方向、水平方向のチューニング補正（タイミング補正）が可能である。また、チップごとのばらつきの補正にも対応できる。

図７は、本発明の実施例２に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図７において、図５と同等部分には同一符号を付して示し、重複説明は省略する。

実施例２に係る固体撮像装置３０Ｂは、図５の構成要素に加えて、スイッチ３６〜３８およびセレクタ３９，４０を有する構成となっている。スイッチ３６は、可変遅延回路３３１−１〜３３１−ｍのうちの一つ、例えば遅延回路３３１−１の出力ノードＮ１とモニタパッド（端子）４１との間に接続されている。そして、信号ＳＩＧＤ１は、基準タイミングをモニタするための基準信号としてスイッチ４１を介してモニタパッド４１に与えられる。

セレクタ３９は、２つの入力端が可変遅延回路３３１−２，３３１−３の出力ノードＮ２，Ｎ３にそれぞれ接続され、セレクトパッド４２を通して測定系（例えば、テスタ）６０から与えられるセレクト信号ＳＥＬａに応じて２入力の一方を選択する。スイッチ３７は、セレクタ３９の出力端とモニタパッド４３との間に接続されている。

セレクタ４０は、２つの入力端が可変遅延回路３３１−ｍ−１，３３１−ｍの出力ノードＮ４，Ｎ５にそれぞれ接続され、セレクトパッド４４を通して測定系６０から与えられるセレクト信号ＳＥＬｂに応じて２入力の一方を選択する。スイッチ３８は、セレクタ４０の出力端とモニタパッド４５との間に接続されている。

スイッチ３６〜３８は、イネーブルパッド４６を通して測定系６０から与えられるイネーブル信号ＥＮによってオン（閉）／オフ（開）制御が行われる。そして、基準値（基準信号）に対する垂直方向あるいは水平方向のタイミングずれのモニタ（観察）用に、信号ＳＩＧＤ２，ＳＩＧＤ３は、セレクタ３９およびスイッチ３７を介してモニタパッド４３に与えられる。同様に、信号ＳＩＧＤｍ−１，ＳＩＧＤｍは、セレクタ４０およびスイッチ３８を介してモニタパッド４５に与えられる。

不揮発性メモリ３３２には、データ入力パッド４７を通して測定系６０から、画素行または画素列ごとに記憶保持すべき遅延量に対応するコードデータＤＩＮが与えられる。不揮発性メモリ３３２にはさらに測定系６０から、パッド４８，４９，５０を通してコントロール信号ＣＮＴ、アドレス信号ＡＤＤ、テスト信号ＴＥＳＴが適宜与えられる。

ここで、出力ノードＮ１〜スイッチ３６の距離と出力ノードＮ２〜スイッチ３７の距離と出力ノードＮ３〜スイッチ３７の距離が等しくなるように配線する。また、スイッチ３６〜モニタパッド４１の距離とスイッチ３７〜モニタパッド４３の距離が等しくなるように配線する。このような配線により、出力ノードＮ１〜Ｎ３以降のタイミング遅延が信号ＳＩＧＤ１〜ＳＩＧＤ３間で同じになるようにするのが望ましい。

また、上記各配線については、信号ＳＩＧＤ１〜ＳＩＧＤ３の負荷容量を減少させる観点からすると、可能な限り短くするのが望ましい。さらに、段数調整のために、セレクタ３９と同一段数の回路をスイッチ３６と可変遅延回路３３１−１の間に入れるのが望ましい。なお、ここでは、測定系６０のキャリブレーションにより、モニタパッド４１，４３以降のタイミングずれは生じないようになっているものとする。

以上の説明では、代表して信号ＳＩＧＤ１〜ＳＩＧＤ３のみについて述べたが、モニタフィードバック機能については信号ＳＩＧＤ１〜ＳＩＧＤ３に限った話ではなく、信号ＳＩＧＤ１〜ＳＩＧＤｍの任意の信号に置き換えて説明されるものである。

また、セレクタ３９，４０の入力数としては、２入力に限られるものではなく、上記の等長配線の原則が守られるのであれば３入力以上に増やすことも可能である。この場合、モニタされる信号数が増えるためより正確な調整が可能である。

また、モニタパッド４３，４５については、パッド（端子／ピン）数の許容範囲内でさらに増やすことが可能である。この場合、同時観測（モニタ）数が増えるために、モニタパッド数が２つの場合よりも試験時間の短縮が可能である。また、モニタパッド数が増えることで、調整回路３３の内部での等長配線が容易になるという利点がある。

（モニタフィードバック機能）
次に、上記構成の実施例２に係る固体撮像装置３０Ｂのモニタフィードバック機能について説明する。このモニタフィードバック機能は、製造試験時に信号ＳＩＧＤ１〜ＳＩＧＤｍを一括して活性化し、モニタパッド４３，４５から出力される信号の遷移タイミングを測定系６０でモニタすることによって実現される。

具体的には、可変遅延回路３３１−２〜３３１−ｍの遅延量を変えて、信号ＳＩＧＤ１の遷移タイミングに対して信号ＳＩＧＤ２〜ＳＩＧＤｍの遷移タイミングが揃うコードを測定系６０で求める。そして、このようにして求めたコードを、測定系６０からデータ入力パッド４７を介して不揮発性メモリ３３２に書き込む。これにより、測定系６０からのフィードバックによる補正が可能になる。

（モニタフィードバックのチューニング処理）
以下に、図８のフローチャートを用いて、製造試験時におけるモニタフィードバックのチューニング処理の一例について具体的に説明する。この一連の処理は、測定系６０の制御部、例えばマイクロコンピュータによる制御の下に実行される。

先ず、パッド５０を介して与えるテスト信号ＴＥＳＴをＯＮ（アクティブ）にし（ステップＳ１１）、パッド４６を介して与えるイネーブル信号ＥＮをＯＮにし（ステップＳ１２）、次いで、ｉ，ｊに初期値を設定（ｉ＝１、ｊ＝１）する（ステップＳ１３）。そして、セレクタ（３９，４０）によってｊ行目に相当する信号ＳＩＧＤｊを選択する（ステップＳ１４）。

次に、可変遅延回路３３１−２〜３３１−ｍのコードであるＣＯＤＥ［ｉ］をパッド４７から直接入力する（ステップＳ１５）。そして、固体撮像装置３０Ｂを動作させる（ステップＳ１６）。固体撮像装置３０Ｂが動作することで、信号ＳＩＧ１〜ＳＩＧｍが一括して活性状態となる。そしてこの状態で、モニタパッド４１，４３（４５）から出力される信号ＳＩＧＤ１と信号ＳＩＧＤｊの活性タイミングの時間差を計測する（ステップＳ１７）。

次に、ｉ＝ｘ（ｘはコードのビット数／遅延調整数）であるか否か、即ち全コードについてＣＯＤＥ［ｉ］の入力を実施したか否かを判断する（ステップＳ１８）。このとき、ｉ≠ｘであれば、ｉ＝ｉ＋１の処理を実行する（ステップＳ１９）。そして、ステップＳ１５に戻って他のコードについてＣＯＤＥ［ｉ＋１］の入力を実施する。

ステップＳ１８でｉ＝ｘであれば、信号ＳＩＧＤ１と信号ＳＩＧＤｊの活性タイミングの時間差が最小となるときのコード（ｉの値）を不揮発性メモリ３３２に書き込む（ステップＳ２０）。このとき、コードを書き込む不揮発性メモリ３３２の場所は、アドレス信号ＡＤＤおよびコントロール信号ＣＮＴによって指定される。

次に、ｊ＝ｍ（ｎ）か否か、即ち全行（全列）についてチューニング処理を実施したか否かを判断し（ステップＳ２１）、ｊ≠ｍ（ｎ）であれば、ｊ＝ｊ＋１の処理を実行する（ステップＳ２２）。そして、ステップＳ１４に戻って他の行（列）についてチューニング処理を実施する。ｊ＝ｍ（ｎ）であれば、テスト信号ＴＥＳＴをＯＦＦにし（ステップＳ２３）、一連のチューニング処理を終了する。

上述した一連のチューニング処理は一例であり、この例に限られるものではない。すなわち、上記の例では、コード、行（列）ともに、小さい側から大きい側へ進んでいるが、全コード、全行（全列）についてチェックするのであれば、どのような進み方でも構わないものとする。

因みに、製品使用時は、製品の電源ＯＮにより不揮発性メモリ３３２に書き込まれたコードが可変遅延回路３３１−１〜３３１−ｍにＣＯＤＥ［ｉ］としてロードされる。そして、このロードされたＣＯＤＥ［ｉ］によって可変遅延回路３３１−１〜３３１−ｍの各遅延量が設定される。

具体的には、図９のフローチャートに示すように、電源のＯＮ（ステップＳ３１）に応答して、不揮発性メモリ３３２からコードをＣＯＤＥ［ｉ］としてロードする（ステップＳ３２）。これにより、ＣＯＤＥ［ｉ］によって可変遅延回路３３１−１〜３３１−ｍの各遅延量が設定される。その結果、繰り返し配列パターン回路３１から出力される信号ＳＩＧ１〜ＳＩＧｍに対して個別にタイミング調整を行うことができる。

以上のように、実施例２に係る固体撮像装置３０Ｂによれば、製造段階での信号遷移タイミングをモニタし、その実測値に応じて不揮発性メモリ３３２に調整コードを書き込むことで、予想値ではなく実測値によるチューニング補正を実現できる。そして、この実測値によるチューニング補正により、モニタフィードバック機能を持たない場合よりも精度の高い垂直方向、水平方向のタイミング補正を行うことができるとともに、チップごとのばらつきの補正にも対応できる。

［２−３．実施例３］
実施例２では、調整回路３３を多くのピン（パッド／端子）を介して測定系（テスタ）６０と接続するためピン数に制限が生じる。このピン数が行数分や列数分よりも少ない数に制限される場合には、行数分、列数分を等長配線で外部モニタ用のピンにつなげることは難しい。このため、行方向、列方向の一部のモニタフィードバックは可能であっても、行数分、列数分のモニタフィードバックは難しくなる。

これに対して、実施例３では、外部に測定系６０を設けるのではなく、当該測定系６０の代わりにテスト回路（測定回路）を調整回路３３の中に組み込むＢＩＳＴ(built-in self test;内蔵セルフテスト）構成を採っている。

図１０は、本発明の実施例３に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図１０において、図５と同等部分には同一符号を付して示し、重複説明は省略する。

実施例３に係る固体撮像装置３０Ｃは、図５の構成要素に加えて、調整回路３３が行数（列数）分のスイッチ７１−１〜７１−ｍおよびテスト回路（ＢＩＳＴ）７２を有する構成となっている。スイッチ７１−１〜７１−ｍは、可変遅延回路３３１−１〜３３１−ｍの各出力ノードＮ１１−１〜Ｎ１１−ｍとテスト回路７２の各テスト端子との間に接続され、テスト回路７２から出力されるイネーブル信号ＥＮによってオン／オフ制御が行われるようになっている。

ＢＩＳＴであるテスト回路７２は、基本的に、実施例２の測定系６０と同様の機能を持っている。すなわち、調整回路３３の中にテスト回路７２を組み込むことで、調整回路３３内においてモニタフィードバックのチューニング処理を行うことができる。そして、ＢＩＳＴ構成を採ることで、ピン数の制限をなくすことができるために、行数分、列数分のモニタフィードバックが可能になる。

なお、調整回路３３の中にテスト回路７２を組み込むＢＩＳＴ構成であっても、実施例２の場合と同様に、セレクタを介在させることでモニタ数を減らし、回路規模の削減を図ることは十分に考えられることである。

［２−４．実施例４］
先述した実施例１では、行走査部１３が画素アレイ部１２と同じ第１のチップ３２に形成された構成となっている。これに対して、実施例４では、行走査部１３を画素アレイ部１２とは別の基板（チップ）に形成する構成を採る。

図１１は、本発明の実施例４に係る固体撮像装置のシステム構成の概略を示すシステム構成図である。図１１において、図６と同等部分には同一符号を付して示し、重複説明は省略する。

実施例４に係る固体撮像装置３０Ｄは、３つのチップ（基板）３２Ａ，３４，３２Ｂを順に積層し、これらチップ３２Ａ，３４，３２Ｂ相互間を３次元接続にて電気的に接続する構成となっている。

具体的には、画素アレイ部１２は、チップ３２Ａに形成される。調整回路３３は、例えば画素アレイ部１２の画素列１２−１〜１２−ｎに対応した数の調整部３３−１〜３３−ｎからなり、チップ３２Ａとは別のチップ３４に形成される。ここで、チップ３４はチップ３２Ａに対して、入射光を取り込む側と反対側に積層される。

チップ３２Ａとチップ３４とを積層するに当たっては、調整部３３−１〜３３−ｎの各々が画素列１２−１〜１２−ｎの各々の直下に位置するように積層するのが好ましい。そして、チップ３２Ａ上の画素列１２−１〜１２−ｎの各々と、チップ３４上の調整部３３−１〜３３−ｎの各々とは、１：１の対応関係をもって接続部３５Ａによって３次元接続される。

行走査部１３は、例えば調整回路３３の調整部３３−１〜３３−ｎに対応した数、即ち画素アレイ部１２の画素列１２−１〜１２−ｎに対応した数の走査部１３−１〜１３−ｎからなり、チップ３２Ａおよびチップ３４とは別のチップ３２Ｂに形成される。

チップ３４とチップ３２Ｂとを積層するに当たっては、走査部１３−１〜１３−ｎの各々が調整部３３−１〜３３−ｎの各々の直下に位置するように積層するのが好ましい。そして、チップ３４上の調整部３３−１〜３３−ｎの各々とチップ３２Ｂ上の走査部１３−１〜１３−ｎの各々とは、１：１の対応関係をもって接続部３５Ｂによって３次元接続される。

調整部３３−１〜３３−ｎの各々は、基本的に、図６の調整回路３３と同じ構成となっている。ただし、不揮発性メモリ３３２については、調整部３３−１〜３３−ｎ全体に対してまたは複数個ごとに共通に設ける構成を採ることも可能である。

ここで、行走査部１３を画素列１２−１〜１２−ｎに対応した数の走査部１３−１〜１３−ｎによって構成するのは後述する理由による。

なお、ここでは、走査部１３−１〜１３−ｎを画素列１２−１〜１２−ｎと１：１の対応関係をもって設けるとしたが、画素列１２−１〜１２−ｎを複数列ずつ組にして当該組ごとに走査部１３−ｉを１つずつ設ける構成とすることも可能である。

同様に、調整回路３３の調整部３３−１〜３３−ｎについても、必ずしも走査部１３−ｉと１：１の対応関係をもって設ける必要はなく、走査部１３−ｉを複数個ずつ組にして当該組ごとに調整部３３−ｊを１つずつ設ける構成とすることも可能である。

上述したように、実施例４に係る固体撮像装置３０Ｄによれば、３つのチップ３２Ａ，３４，３２Ｂを順に積層し、これらチップ３２Ａ，３４，３２Ｂ相互間を３次元接続にて電気的に接続する構成を採ることで、次のような作用効果を得ることができる。

すなわち、調整回路３３の調整部３３−１〜３３−ｎによる先述したチューニング補正により、行走査部１３の走査部１３−１〜１３−ｎの各々から出力される画素駆動信号ｖｂ１〜ｖｂｍの活性／非活性タイミングを調整することができる。このタイミング調整により、画素アレイ部１２に入力する画素駆動信号ｖｂＤ１〜ｖｂＤｍの活性／非活性タイミングを例えば同時化できる。

また、走査部１３−１〜１３−ｎの各々がチップ３４を介して画素列１２−１〜１２−ｎの各々の直下に位置するようにチップ３２Ａ，３４，３２Ｂが積層されていることで、画素列１２−１〜１２−ｎの各画素２０と当該画素２０を駆動する走査部１３−１〜１３−ｎとの間の距離が短くなる。具体的には、当該距離は、図１に示すように、画素アレイ部１２の例えば一方側から画素駆動信号ｖｂ１〜ｖｂｍを伝送する画素駆動線１７による距離に比べて極めて短い。

これにより、画素駆動線１７によって画素駆動信号ｖｂ１〜ｖｂｍを伝送する場合のような、画素駆動線１７に付く寄生容量等に起因する伝搬遅延や波形の鈍りを抑えることができるために、画素駆動信号ｖｂ１〜ｖｂｍが遅延なく画素２０に伝達される。

また、走査部１３−１〜１３−ｎを例えば画素列１２−１〜１２−ｎごとに設けているために、走査部１３−１〜１３−ｎの画素駆動能力を、画素列１２−１〜１２−ｎに対して走査部を１つ設ける場合に比べて小さくすることができる。これにより、走査部１３−１〜１３−ｎを構成するトランジスタの耐圧を向上できる。

しかも、画素駆動時の発熱量が大きい走査部１３−１〜１３−ｎをチップ３２Ａとは別のチップ３２Ｂに形成して画素列１２−１〜１２−ｎとは分離した構成を採っているために、走査部１３−１〜１３−ｎで発生する熱の画素２０に対する影響を抑えることができる。これにより、発熱による画質の劣化を極力抑えることができるために、良質な画質の撮像画像を得ることができる。

なお、本実施例４では、繰り返し配列パターン回路３１として行走査部１３を用いた場合を例に挙げたが、行走査部１３に限られるものではない。すなわち、カラム処理部１４（コンパレータ部１４１およびカウンタ部１４２）や、列走査部１５、さらには画素列ごとに垂直信号線１８の一端に接続される定電流源などを用いる場合にも、基本的に、行走査部１３を用いる場合と同様の作用効果を得ることができる。

［２−５．変形例］
ところで、実施例１〜４では、可変遅延回路３３１−１〜３３１−ｍおよび不揮発性メモリ３３２を同一のチップ３４に形成する構成を採っているが、これらを別チップに形成し、両チップ間を３次元接続にて電気的に接続する構成を採ることも可能である。

ここで、不揮発性メモリ３３２からの出力であるＣＯＤＥ１〜ＣＯＤＥｍは、ｍ（行数／ｎのときは列数）×ｘ（遅延調整数）の本数の信号となる。したがって、ＣＯＤＥ１〜ＣＯＤＥｍを伝送する部分についても３次元接続箇所とし、可変遅延回路３３１−１〜３３１−ｍと不揮発性メモリ３３２を別チップに分けることは、配線領域を削減する上で有効である。

図１２に、この変形例に係る固体撮像装置のシステム構成の概略を示す。図１２に示すように、可変遅延回路３３１−１〜３３１−ｍを第１のチップ３２側に形成し、当該可変遅延回路３３１−１〜３３１−ｍと第２のチップ３４側の不揮発性メモリ３３２とを３次元接続の接続部３５を介して電気的に接続するようにする。この構成によれば、接続部３５による接続箇所が行数×ＣＯＤＥ数となるため増えるものの、調整したいノードの配線長を極力減らすことができる。

また、実施例２，３では、調整回路３３内にモニタ用のスイッチ３６〜３８、７１−１〜７１−ｍが存在するが、これらモニタ用スイッチの箇所についても、３次元接続とする構成を採ることも可能である。このように、可変遅延回路３３１−１〜３３１−ｍや不揮発性メモリ３３２と、モニタ用スイッチ部分とを分けることは、モニタ用スイッチに起因する負荷容量を低減する上で有効である。

＜３．他の適用例＞
以上説明した実施形態では、ＣＭＯＳイメージセンサ（ＣＭＯＳ型の固体撮像装置）に適用した場合を例に挙げて説明したが、本発明はＣＭＯＳイメージセンサへの適用に限られるものではない。すなわち、本発明は、可視光の入射光量に応じた電荷を物理量として検知して電気信号として出力する単位画素が行列状に配置されてなる固体撮像装置全般に適用可能である。

さらに、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像装置への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像装置にも適用可能である。また、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像装置（物理量分布検知装置）全般に対して適用可能である。

また、本発明は、画素アレイ部の各単位画素を行単位で順次走査して各単位画素から画素信号を読み出す固体撮像装置への適用に限られるものではない。すなわち、本発明は、画素アレイ部の各単位画素を画素単位で任意に選択して、当該選択した単位画素から画素単位で画素信号を読み出すＸ−Ｙアドレス型の固体撮像装置に対しても適用可能である。

なお、固体撮像装置はワンチップとして形成された形態であってもよいし、画素アレイ部と、信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。

＜４．電子機器＞
本発明に係る固体撮像装置は、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に搭載して用いることができる。電子機器としては、デジタルスチルカメラやビデオカメラ等の撮像装置（カメラシステム）や、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機などが挙げられる。なお、電子機器に搭載されるカメラモジュールを撮像装置とする場合もある。

（撮像装置）
図１３は、本発明に係る電子機器の一つである例えば撮像装置の構成の一例を示すブロック図である。図１３に示すように、本発明に係る撮像装置１００は、レンズ群１０１等を含む光学系、撮像素子１０２、カメラ信号処理部であるＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７および電源系１０８がバスライン１０９を介して相互に接続された構成となっている。

レンズ群１０１は、被写体からの入射光（像光）を取り込んで撮像素子１０２の撮像面上に結像する。撮像素子１０２は、レンズ群１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この撮像素子１０２として、先述した実施形態に係る固体撮像装置を用いることができる。

表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置からなり、撮像素子１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像素子１０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disc)等の記録媒体に記録する。

操作系１０７は、ユーザによる操作の下に、本撮像装置が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６および操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

このような撮像装置１００は、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けのカメラモジュールに適用される。この撮像装置１００において、撮像素子１０２として先述した実施形態に係る固体撮像装置を用いることで、次のような作用効果を得ることができる。

すなわち、先述した実施形態に係る固体撮像装置によれば、行数分、列数分またはそれに準ずるような複数行、複数列の多数箇所のチューニング補正を行うことができるため、垂直方向や水平方向のシェーディングの発生を抑えることができる。したがって、当該固体撮像装置を撮像素子１０２として用いることで、シェーディングの発生のない良好な画質の撮像画像を提供できる。

１０…ＣＭＯＳイメージセンサ、１１…半導体基板（チップ）、１２…画素アレイ部、１３…行走査部、１４…カラム処理部、１５…列走査部、１７…画素駆動線、１８…垂直信号線、２０…単位画素、２１…フォトダイオード、２２…転送トランジスタ、２３…リセットトランジスタ、２４…増幅トランジスタ、２５…選択トランジスタ、２６…フローティングディフュージョン部（ＦＤ部）、３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ…固体撮像装置、３１…繰り返し配列パターン回路、３２，３２Ａ，３２Ｂ…第１のチップ、３３…調整回路、３４…第２のチップ、３５，３５Ａ，３５Ｂ…接続部、３３１−１〜３３１−ｍ…可変遅延回路、３３２…不揮発性メモリ

Claims (14)

1. 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第１のチップと、
   前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含み、前記個々の単位回路に関する信号のタイミングを個別に調整する調整回路が形成され、前記第１のチップに対して積層された第２のチップと、
   前記第１のチップ上の前記繰り返し配列パターン回路の各単位回路と前記第２のチップ上の前記調整回路の各単位回路とを対応関係をもって電気的に接続する３次元接続構成の接続部と、
   を備え、
   全画素同時にシャッタ動作を行う機能を有し、
   前記繰り返し配列パターン回路は、前記画素アレイ部の各画素を駆動する画素駆動信号を出力する行走査部であり、前記全画素同時にシャッタ機能を実現するときは前記画素駆動信号を全画素行に対して同時に出力する固体撮像装置。
2. 前記調整回路は、前記行走査部の個々の単位回路から出力される前記画素駆動信号のタイミングを調整することによって同時化する請求項１に記載の固体撮像装置。
3. 前記調整回路は、前記複数の単位回路として遅延量が可変な複数の可変遅延回路を有する請求項１に記載の固体撮像装置。
4. 前記調整回路は、前記記憶素子にあらかじめ格納されている予測値に基づいて前記複数の可変遅延回路の遅延量を調整することによって前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを調整する請求項３に記載の固体撮像装置。
5. 前記繰り返し配列パターン回路の個々の単位回路から出力される信号の活性タイミングをモニタし、その実測値を前記記憶素子に記憶するフィードバックモニタ機能を有し、
   前記調整回路は、前記フィードバックモニタ機能にて前記記憶素子に記憶された実測値に基づいて前記複数の可変遅延回路の遅延量を調整することによって前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを調整する請求項３に記載の固体撮像装置。
6. 前記フィードバックモニタ機能では、前記繰り返し配列パターン回路の個々の単位回路から出力される信号のうちの一つを基準信号とし、当該基準信号の活性タイミングに対する他の信号の活性タイミングの時間差を前記実測値として前記記憶素子に記憶する請求項５に記載の固体撮像装置。
7. 前記調整回路は、前記フィードバックモニタ機能を持つテスト回路を内蔵する請求項５に記載の固体撮像装置。
8. 前記調整回路は、前記フィードバックモニタ機能を実現するに際して前記繰り返し配列パターン回路の個々の単位回路から出力される信号を複数の組として、当該組内の複数の信号を選択して出力するセレクタを有する請求項５または７に記載の固体撮像装置。
9. 前記繰り返し配列パターン回路は、前記画素アレイ部とは別のチップに形成され、
   前記繰り返し配列パターン回路が形成されたチップは、前記画素アレイ部が形成されたチップに対して積層されている請求項１に記載の固体撮像装置。
10. 前記繰り返し配列パターン回路は、前記画素アレイ部の画素列ごとまたは複数の画素列ごとに１：１の対応関係を持つ複数の単位回路からなり、当該複数の単位回路の各々が前記画素アレイ部の各画素列または複数の画素列に対して３次元接続によって電気的に接続されている請求項９に記載の固体撮像装置。
11. 前記調整回路は、前記繰り返し配列パターン回路の単位回路ごとまたは複数の単位回路ごとに１：１の対応関係を持つ複数の単位回路からなり、当該複数の単位回路の各々が前記繰り返し配列パターン回路の各単位回路または複数の単位回路に対して３次元接続によって電気的に接続されている請求項１０に記載の固体撮像装置。
12. 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路、及び、前記繰り返し配列パターン回路の個々の単位回路に対応して設けられ、遅延量が可変な複数の可変遅延回路が形成された第１のチップと、
    記憶素子が形成され、前記第１のチップに対して積層された第２のチップと、
    を備え、
    前記可変遅延回路が形成された第１のチップと前記記憶素子が形成された第２のチップとは、３次元接続によって電気的に接続されており、
    全画素同時にシャッタ動作を行う機能を有し、
    前記繰り返し配列パターン回路は、前記画素アレイ部の各画素を駆動する画素駆動信号を出力する行走査部であり、前記全画素同時にシャッタ機能を実現するときは前記画素駆動信号を全画素行に対して同時に出力する固体撮像装置。
13. 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第１のチップと、
    前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含む調整回路が形成され、前記第１のチップに対して積層された第２のチップとを備え、
    前記第１のチップ上の前記繰り返し配列パターン回路の各単位回路と前記第２のチップ上の前記調整回路の各単位回路とを対応関係をもって電気的に接続して成り、
    全画素同時にシャッタ動作を行う機能を有し、
    前記繰り返し配列パターン回路は、前記画素アレイ部の各画素を駆動する画素駆動信号を出力する行走査部であり、前記全画素同時にシャッタ機能を実現するときは前記画素駆動信号を全画素行に対して同時に出力する固体撮像装置の駆動に当たって、
    前記繰り返し配列パターン回路の個々の単位回路に関する信号のタイミングを前記調整回路の対応する単位回路で個別に調整する固体撮像装置の駆動方法。
14. 光電変換部を含む画素が行列状に配置された画素アレイ部の画素行が並ぶ方向および画素列が並ぶ方向の少なくとも一方向において単位回路が規則的に繰り返して配列された繰り返し配列パターン回路が形成された第１のチップと、
    前記繰り返し配列パターン回路の個々の単位回路に対応する複数の単位回路および記憶素子を含み、前記個々の単位回路に関する信号のタイミングを個別に調整する調整回路が形成され、前記第１のチップに対して積層された第２のチップと、
    前記繰り返し配列パターン回路の各単位回路と前記調整回路の各単位回路とを対応関係をもって電気的に接続する接続部と、
    を備え、
    全画素同時にシャッタ動作を行う機能を有し、
    前記繰り返し配列パターン回路は、前記画素アレイ部の各画素を駆動する画素駆動信号を出力する行走査部であり、前記全画素同時にシャッタ機能を実現するときは前記画素駆動信号を全画素行に対して同時に出力する固体撮像装置を有する電子機器。

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