JP2009015964A - 半導体集積回路装置 - Google Patents

Abstract

【課題】 様々なテストパターンでの入出力タイミング調整が可能な半導体集積回路装置を提供することにある。
【解決手段】 制御用ＬＳＩのテストパターンをメモリＬＳＩに期待値データとして記憶し、入出力タイミング調整時には、入力データとメモリＬＳＩ内の期待値データを比較判定することで、共通の判定回路で全てのテストパターンに対応する。
【選択図】 図１

Description

本発明は、半導体集積回路装置に関し、特にメモリを含む半導体集積回路装置での入出力タイミング調整方法に関する。

プロセッサ等の制御用ＬＳＩとメモリＬＳＩの間のデータ転送は、動作周波数の向上に伴い、データ転送のタイミング幅が狭くなり正しいデータ転送が困難になっている。このため、動作周波数の高いＬＳＩ間では、装置起動時にデータ転送のテストを実施し、テスト結果により可変ディレイ等により、入出力タイミング調整を行なう。これにより、正しいデータ転送が行なえるようになっている。

特許文献１は、データ転送システムについて記載された文献であり、特に図１には、受信側装置でのテストパターン判定回路の例が示されている。

特許文献１では、特許文献１の図１に示されているように、送信側装置のテストパターンレジスタ２３と受信側装置のテストパターンレジスタ３８とが設けられ、それぞれのレジスタに同一のテストパターンがセットされた後、テストパターンレジスタ２３から送信されたテストパターンと、テストパターンレジスタ３８にセットされたテストパターンとを受信側装置内の比較回路等を用いることにより、入出力タイミング調整を行なっている。

特開平１１−１１２４８３号公報

本願発明者等は本願に先立って、ＬＳＩの入出力タイミング調整の技術について検討を行った。

特許文献１の図１のような構成では、送信側装置と受信側装置とのそれぞれに８ビットのテストパターンをセットするテストパターンレジスタが設けられている。このような構成では、送信側装置と受信側装置との両方に同一のビット数をセットするためのレジスタが必要なため、例えば、送信側装置のテストパターン用レジスタの仕様が限られてしまう。一方、予め例えば１２ビット、２０ビットのようなテストパターンにも対応できるように工夫を施すと、受信側装置内にそれぞれ１２ビット用のレジスタと２０ビット用のレジスタとを別途新たに設ける必要があり、テストパターン用のレジスタを複数内蔵させる必要がある分、チップ面積が増加してしまうという課題がある。

代表的な発明を示せば以下の通りである。即ち、入力端子と、入力端子に接続されたタイミング調整回路と、タイミング調整回路に接続されたメモリアレイと、タイミング調整回路から出力される第１データが入力されるように接続され、かつ、メモリアレイに格納されたデータを読み出す際にメモリアレイから出力される第２データが入力されるように接続された比較回路と、比較回路から出力された信号によりタイミング調整回路のタイミング調整を行なうための第１制御回路と、を備えるものである。

また、別の代表的な発明を示せば、第１入力端子と、第２入力端子と、第１入力端子に接続された第１タイミング調整回路と、第２入力端子に接続された第２タイミング調整回路と、第１タイミング調整回路と第２タイミング調整回路に接続されたメモリアレイと、第１タイミング調整回路と第２タイミング調整回路のタイミング調整を行なうための制御回路と、を備え、第１入力端子および第２入力端子に第１転送レートで第１データを入力することにより、第１タイミング調整回路および第２タイミング調整回路の少なくとも一方のディレイ量を調節する第１タイミング調整を行い、第１入力端子および第２入力端子の少なくとも一方に第１転送レートよりも速い第２転送レートで第２データを入力することにより、第１タイミング調整回路および第２タイミング調整回路のディレイ量を調節する第２タイミング調整が行なわれるものである。

上記手段による発明の代表的な効果は半導体チップの面積低減である。

以下、本発明の実施例について図面を用いて詳細に説明する。同一の符号を用いた場合には、特に言及がない限り、同一のものとする。

図１に、本発明を適用した半導体集積回路装置の一例であるメモリＬＳＩ（半導体集積回路装置）の第一の実施例を示す。本メモリＬＳＩ（１）は、コマンド（com．）、アドレス（add．）、データ（data）をそれぞれ入力するための入力端子２、それぞれの信号の入力部３、メモリアレイ（MA）４、データの出力部５と入出力タイミング調整用の書き込みデータレジスタ（DiR）６、比較部（比較回路）７、制御部（制御回路）８、自動読み出し制御部（制御回路）９によって構成されている。なお、本実施例では、１つのメモリＬＳＩ内に全ての回路を内蔵しているが、ＤＩＭＭ(Dual In-line Memory Module)等の複数のＬＳＩで構成されたメモリシステムでも同様の効果が得られる。

通常動作時には、制御用ＬＳＩ（１０）から送られたコマンド、アドレスを入力端子２を介して入力部３で取り込み、リード／ライト等の動作を判断する。ライト時には、制御用ＬＳＩ（１０）から送られたデータを入力部３で取り込み、メモリアレイ４に書き込む。リード時には、メモリアレイ４から読み出したデータを出力部５から出力端子１１を介して制御用ＬＳＩ（１０）に送る。

入力タイミング調整時には、コマンド（com.）、アドレス（add.）、データ（data）の入力部３では、入力データのタイミング調整とデータの取り込みを行う。メモリアレイ４には、期待値やテストパターンを記憶する。なお、本明細書において、期待値とは外部から入力されるテストパターンとの比較を行なうための基準となるテストパターン列を言う。期待値やテストパターンの例としては、８ビットの場合は、‘００１１０１０１’、１２ビットの場合は、‘０００１１１０１０１０１’が挙げられる。また、入力データ（Ｄ） は図１では一つであるがデータ１からｎ（ｎは整数）までを入力することができ、図では省略されているが各データ毎に入力端子があり入力部３に接続されている。データ出力部５は、期待値データの確認のための読み出しや、メモリＬＳＩ（１）から制御用ＬＳＩ（１０）への転送タイミング調整用のテストパターン出力を行う。入出力タイミング調整用の書き込みデータレジスタ（DiR）６は外部から入力されたデータを保持するためのレジスタであり、比較部（比較回路）７は書込みレジスタに保持されたデータとメモリアレイに格納された期待値を読み出したデータとを比較し、比較した結果を出力する回路である。制御部８は、比較部７に入力されたテストパターンデータとメモリアレイ４に事前に格納されたテストパターンデータと同一の期待値データの比較を行なった結果を受け入力部にあるタイミング調整回路のタイミング制御を行う回路である。自動読み出し制御部９は、期待値データを格納したメモリアレイ４から期待値データを自動的に、又は、特定のタイミングで読み出せるように制御を行う回路である。

本実施例の図１の構成で特徴的な点は、メモリアレイ４に格納したデータを読み出す際に、そのデータが比較部７に入力されるようにメモリアレイ４の出力部と比較部の入力部とが接続されている構成になっている点である。このようにすることで、メモリアレイに格納したテストパターンである期待値と外部から入力部３を介してメモリLSIに入力されるテストパターンデータとの比較をすることができるため、テストパターンデータと期待値とを用いて比較部７でタイミング比較をすることができる。そして、比較部７により比較した結果を制御部８側へ出力することで、制御部８がその結果に応じて入力部３内のタイミング調整回路のディレイ量を調節する制御を行なう。これにより、良好なタイミング調整を行なうことが可能となる。

図２に、図１におけるコマンド、アドレス、データの入力部３の回路例を示す。図２では、代表的にデータの入力部のみ示すが、他のコマンド、アドレスにおける入力部も同じ構成である。入力部は、入力端子に入出力回路を介して接続された入力タイミング調整用のタイミング調整回路である可変ディレイヤ２０と、入力データを高速なＬＳＩ間転送速度から低速なＬＳＩ内処理速度に変換するための公知のシリアル−パラレル変換回路２１と、タイミング制御回路のディレイ量を調整するためのレジスタ２２で構成されている。タイミング制御回路は、レジスタ２２の設定値を変更することでディレイ量を調整するとこができるようになっている。この例では、クロック信号（CLK）のライズエッジとフォールエッジの両方を用い、１サイクルに２データを受け取る。ライズエッジで受け取ったデータは、フォールエッジで取り直し、内部制御を容易にするためにタイミングを揃えている。入力データをクロック信号で正しく受け取るために、レジスタ２２の設定値を変更し、可変ディレイヤのディレイ量を変更することで、入力タイミングを調整することができる。

図３に、図１におけるデータの出力部５の回路例を示す。出力部は、出力端子１１に入出力回路を介して接続された出力データを低速なＬＳＩ内処理速度から高速なＬＳＩ間転送速度に変換するための公知のパラレル−シリアル変換回路で構成されている。この例では、クロック信号（CLK）でセレクタを切り替えることで、１サイクルに２データを出力することができる。

図４に、図１における比較部（比較回路）７の回路の一例を示す。比較部は、比較回路部３１と保持回路部３２とで構成されている。比較回路部３１では書き込みデータと期待値をメモリアレイから読み出した読み出しデータとが入力される構成になっており、書き込みデータと読み出しデータとを比較回路部３１で比較する。この例では、これら２データを同時に比較する。一方、保持回路部３２では比較回路部３１で比較した結果を保持することができる構成になっている。同時に入力されたデータ列の内、いずれか一つでも期待値と異なった場合には、不一致結果が保持回路部３２に送られる。保持回路部３２では、比較期間中に一度でも不一致となった場合に、不一致結果を保持する。そして、保持回路部３２では一致結果および不一致結果を比較結果Aとして出力する。なお、別の条件で新たに比較する場合には、比較器リセット信号Rにより、保持回路部をリセットすることにより保持データを消去することができる
図５にタイミング調整方法の一例を示す。この例では、まず、あらかじめメモリアレイにテストパターンデータである期待値を通常動作時の動作速度よりも低速で書き込んでおく（低転送レートでの書き込み）。なお、この速度はＳ/Ｐ変換前の入力端子に入力される速度である。以下、速度（転送レート）について言及するときは、入力端子にデータを入力する際の速度（転送レート）である。次に、通常動作と同様に制御用ＬＳＩから高速でデータ入力（高転送レート入力）するのと同時に、制御用ＬＳＩからコマンド、アドレスを送りメモリアレイから期待値データを読み出す。入力データと期待値データを比較、判定しタイミング調整を行う。この方法では、データが正しく送られても、コマンド、アドレスが正しく送られなかった場合、期待値が変わり不一致となるため、コマンド、アドレス、データのタイミング調整が可能である。

図６にタイミング調整方法の別の一例を示す。この例では、図１の自動読み出し制御部９を利用した例である。この例でも、まず、あらかじめメモリアレイにテストパターンデータである期待値を通常動作時の動作速度よりも低速で書き込んでおく（低転送レート書き込み）。次に、通常動作と同様に制御用ＬＳＩから高速でデータ入力（高転送レート入力）するのと同時に、自動読み出し回路によりメモリアレイから期待値データを読み出す。入力データと期待値データを比較、判定しタイミング調整を行う。期待値の自動読み出しとデータ入力の開始タイミングを揃えるため、自動読出し開始信号などによる制御方法を用いる。この方法でも、データのタイミング調整が可能である。なお、コマンド、アドレスのタイミング調整については、別途タイミング調整を行なうことが可能である。自動読出し開始信号は、コマンドの組合せやＪＴＡＧ用の信号を兼用することで、信号数の増加なしに構成することも可能である。

図７に、入出力タイミング調整のフローチャートの一例を示す。Ｓ１０１は、タイミング調整開始である。図１の制御用ＬＳＩ（１０）からメモリＬＳＩ（１）に入出力タイミング調整開始信号を送り、タイミング調整を開始する。Ｓ１０２は、タイミング粗調整である。タイミング粗調整では、１サイクルに１データの転送など通常動作時より低いデータ転送速度（転送レート）で、信号間のタイミング調整と受け取るクロックとのタイミング調整を行う。そして、Ｓ１０３は、期待値書き込みである。期待値書き込みでは、後のタイミング微調整Ｓ１０４でテストパターンと比較する基準となる期待値を低いデータ転送速度でメモリアレイに書き込む。Ｓ１０４は、タイミング微調整である。通常動作時と同じデータ転送速度でタイミングの微調整を行う。タイミング微調整では、メモリアレイに書き込まれた期待値と入力データとを比較することで微調整を行なう。Ｓ１０５は、タイミング調整終了である。メモリＬＳＩから制御用ＬＳＩに入出力タイミング調整終了信号を送り、タイミング調整を終了する。このようなＳ１０１からＳ１０５の一連のフローにより、図１の半導体集積回路装置ではタイミング調整が行なわれる。なお、入出力タイミング調整開始信号、入出力タイミング調整終了信号は、コマンドの組合せやＪＴＡＧ用の信号を兼用することで、信号数の増加なしに構成することも可能である。

図８に、タイミング粗調整Ｓ１０２とタイミング微調整Ｓ１０４とで用いられる低速転送時と通常動作時（高速転送時）のデータ例を示す。通常動作時には、１サイクルに複数のデータを転送するが、低速転送時は、１サイクルに送るデータ数が通常動作時より少ないため、データとクロックのタイミングに余裕ができ、タイミング粗調整で正しいデータ転送が可能になる。期待値書き込み時は、タイミング微調整前であるので、通常動作時と同じデータ転送速度では書き込みは行なわない。通常動作時と同じデータ転送速度（高転送レート）で書き込みを行なうと正しい期待値が書き込めない可能性があるためである。そのためここでは、タイミング粗調整時と同じ又は通常動作時（又はタイミング微調整時）より低いデータ転送速度（低転送レート）を用いて正しい期待値データの書き込みを行なう。

図９に、図７のタイミング粗調整Ｓ１０２における具体例を示す。上段にクロック信号、中段にデータ１、下段にデータ２を示す。図９は、制御用ＬＳＩから、複数の信号に同じデータ（データ１、データ２）を送り、同時に受け取った後のデータ波形図である。受け取った後のデータが異なる場合には、信号間のタイミングがずれているため、タイミング調整を行う。この例では、データ１、２に同じデータを送り、受け取ったデータで一部でも不一致がある場合は、タイミング調整を実施する。タイミング調整では、図９の矢印で示されている時間分データ２を遅らせることでタイミングを調整することができる。すなわち、図２の入力部のタイミング調整回路である可変ディレイヤのディレイ量を矢印に相当する時間分だけ遅れる方向にずれるように調整することでデータ１とデータ２とのタイミングを調整することができる。このように調整することにより、データ１とデータ２との不一致箇所が一致することになる。データ１とデータ２とのタイミング調整は、データ１側を早める方向に調整してもよいし、データ１を早めデータ２を遅らせる方法により調整しても構わない。少なくともデータ１とデータ２の一方のタイミングを調整すれば良い。なお、低速転送時のデータ比較は、比較部に送るデータを変更することで、通常動作時の微調整で用いる比較部７と兼用することも可能である。別途、粗調整用の比較部を設けても構わない。
図１０に、図７のタイミング微調整S１０４内で行なわれるデータ比較の例を示す。上から順に、クロック信号、アドレス信号（add.）、コマンド信号（com.）、入力データ（INData（Ｄ））、書き込みデータ（Wdata（Ｄｉ））、書き込みデータレジスタ（DiR）、読み出しデータ（Rdata（Ｑｉ））、出力データ（OUTData（Q））である。
まず、コマンド、アドレスに合わせ、書き込みデータを入力する。期待値は、入力されたアドレスを元にメモリアレイから読み出す。期待値データが読み出されるまで、書き込みデータを書き込みデータレジスタで保持する。次に、書き込みデータレジスタにある書き込みデータとメモリアレイから読み出された期待値とを順次比較する。なお、この時、同時に期待値である読出しデータを出力することも可能である。

図１１に、図７の入出力タイミング微調整Ｓ１０４の詳細なフローチャートの一例を示す。Ｓ１１１は、タイミング微調整開始である。制御用ＬＳＩからメモリＬＳＩに入出力タイミング微調整開始信号を送り、タイミング微調整を開始する。Ｓ１１２は、最小ディレイ設定検出である。入力部のタイミング調整回路のディレイ設定を変更しながら、正しくデータを受け取れるディレイ設定の中で最小のディレイ設定値を検出する。Ｓ１１３は、最大ディレイ設定検出である。Ｓ１１２と同様に正しくデータを受け取れるディレイ設定の中で最大のディレイ設定値を検出する。Ｓ１１４は、ディレイ設定決定である。Ｓ１１２、Ｓ１１３で検出された最小ディレイ設定値と最大ディレイ設定値との間のディレイ設定値の範囲から、最適な設定値を決定し設定する。なお、設定値は、この範囲内であれば正しくデータを受け取れるが、データを正しく受け取れなくなるディレイ設定値とのマージンを確保するためにこの範囲の中心前後で設定するのが望ましい。Ｓ１１５は、タイミング微調整終了である。メモリＬＳＩから制御用ＬＳＩに入出力タイミング微調整終了信号を送り、タイミング微調整を終了する。なお、入出力タイミング微調整開始信号、入出力タイミング微調整終了信号は、コマンドの組合せやＪＴＡＧ用の信号を兼用することで、信号数の増加なしに構成することも可能である。

図１２に、入出力タイミング微調整のフローチャートの別の一例を示す。
全体の流れは、図１１とほぼ同様である。但し、ディレイ設定範囲検出時に、先にＳ１２２で最大のディレイ設定値を検出し、後にＳ１２３で最小のディレイ設定値を検出する点で異なる。

図１３に、Ｓ１１４又はＳ１２４で行なわれる入出力タイミング微調整方法の一例を示す。タイミング調整では、図２のタイミング調整回路である可変ディレイヤの設定をレジスタ２２で変更し、タイミングを変えながら、正しくデータが受け取れる設定範囲を確認し、その中央付近に設定する。設定フロー(ａ)は、ディレイ値最小の設定から始めて、ディレイ値を増やしながらデータが正しく取れる最小設定を検出（ａ１）、さらにディレイ値を増やしながらデータが正しく取れる最大設定を検出（ａ２）することで、設定範囲を確認する方法である。設定フロー（ｂ）は、（ａ１）と同様に最小設定を検出（ｂ１）後、ディレイ値最大の設定から始めて、ディレイ値を減らしながらデータが正しく取れる最大設定を検出（ｂ２）することで、設定範囲を確認する方法である。設定フロー（ｃ）では、既に粗調整等でデータが正しく取れる範囲内に設定されている場合で、ディレイ値を減らしながらデータが正しく取れる最小設定を検出（ｃ１）後、元の設定値からディレイ値を増やしながらデータが正しく取れる最大設定を検出（ｃ２）することで、設定範囲を確認する方法である。いずれの方法によっても、正しくデータが取れるＰａｓｓ領域内でディレイ設定を行なうことで入出力のタイミング調整を行なっている。なお、ディレイ設定は複数あるデータ毎に行なってもよいし、データ１からｎを纏めて行なってもよい。いずれにしても、複数ある入力端子に微調整用のテストパターンデータを入力することにより行なわれる。

図１４に、図１３（ａ）の入出力タイミング調整方法でのタイミング例を示す。比較器リセット後、ディレイ値最小の設定から比較を開始する。データが不一致となった場合は、再び比較器をリセットし、ディレイ値を増やした設定で再度比較を開始する。データが一致し始めると、一連のデータパターンの全データが正しく受け取れることを確認するため、あらかじめ設定しておいた比較サイクル数まで比較を続け、全データが一致すれば、その時の設定がデータを正しく取れる最小設定となる。その後は、ディレイ値を増やしながら比較を続け、最初に不一致となった設定の前の設定が、データが正しく取れる最大設定となる。なお、このようなディレイ値の最小と最大とはデータ１からデータｎで纏めて取得し、データ毎のタイミング調整回路によりタイミングを調整しても良い。この場合には、図１３（ａ）のタイミング調整方法を複数のデータに対して１回で行うことができるため、ディレイ値の最小と最大とを個々のデータ毎に取得するよりも、複数のデータに対する所望のディレイ値の取得時間を短縮することができ、タイミング調整時間を短縮することができる。

以上これまでで説明した通り、本発明の主な特徴は、テストパターンを予めメモリアレイに格納し期待値データとして保持しており、その期待値データと外部から入力される期待値相当のテストパターンとを比較することによりタイミング調整を行なう点である。期待値データをメモリアレイに格納しているので、例え制御用ＬＳＩの仕様によりテストパターンのビット数が異なっていても、それぞれのビット数に対応するレジスタを別途設ける必要がない。そのため、メモリＬＳＩ（半導体チップ）の面積の小さい半導体集積回路装置を提供することができる。このようなタイミング調整を行なえるのは、図１のようにメモリアレイ４と比較部７とが接続されている構成になっているためこのようなタイミング調整を行なうことが可能となっており、このような構成を有する半導体集積回路装置により、以上説明したようにあらゆる仕様の制御用ＬＳＩに対応したメモリＬＳＩのタイミング調整をメモリＬＳＩの面積を大きくすることなく行なうことができる。
また、本実施例では、低速な転送レートでデータ間のタイミング粗調整を行なった後、通常動作時の高速な転送レートで入出力タイミング微調整を行なう例を示した。このように、２段階の転送レートでタイミング調整を行なうことにより、タイミング微調整前のメモリセルへの期待値の書き込みを通常動作時の高速な転送レートよりも低速な転送レートで行なうことができるので、期待値となる正しいテストパターンの書き込みを行なうことができ、タイミング微調整で正しい期待値を用いてタイミング調整を行なうことができる。

図１５に、本発明のメモリＬＳＩにおける別の実施例を示す。実施例1の図１との違いは、書き込みデータを一度メモリアレイに書き込み、書き込みパターン（ＷＰ）をメモリアレイ４に格納した後、すでに期待値として格納されているテストパターン（ＴＰ）を読み出すとともに書き込みデータを読み出し比較する点である。この方法では、データだけではなく、コマンドやアドレスについても入力タイミングを調整することが可能となる。なお、本実施例では、１つのメモリＬＳＩ内に全ての回路を内蔵しているが、ＤＩＭＭ等の複数のＬＳＩで構成されたメモリシステムでも同様の効果が得られる。

図１６に、図１５の構成でのタイミング調整方法の一例を示す。この例では、まず、あらかじめメモリアレイの一部に期待値を低速で書き込んでおく。次に、通常動作と同様に制御用ＬＳＩから高速でデータ入力し、期待値が書き込まれていない領域に入力データを書き込む。その後、自動読み出し回路によりメモリアレイから、書き込みデータと期待値データを同時に読み出し、比較、判定しタイミング調整を行う。この方法では、データが正しく送られても、コマンド、アドレスが正しく送られなかった場合、書き込みアドレスが変わり不一致となるため、コマンド、アドレス、データのタイミング調整が可能である。

本発明を適用したメモリＬＳＩの構成例ブロック図である。 図1の入力部の一例を示す回路図である。 図1の出力部の一例を示す回路図である。 図1の比較部の一例を示す回路図である。 図１の構成でのタイミング調整方法の一例を示すブロック図である。 図１の構成でのタイミング調整方法の一例を示すブロック図である。 入出力タイミング調整のフローチャート例である。 通常動作時と低速転送時のデータ例である。 図７のタイミング粗調整の一例を示すタイミング図である。 図７のタイミング微調整の一例を示すタイミング図である。 図７のタイミング微調整のフローチャート例である。 図７のタイミング微調整のフローチャート例である。 図１１のタイミング微調整方法の一例を示す図である。 図１３のタイミング微調整方法の一例を示すタイミング図である。 本発明を適用したメモリＬＳＩの構成例ブロック図である。 図１５の構成でのタイミング調整方法の一例を示すブロック図である。

符号の説明

Ｉ／Ｏ…入出力回路、 Ｓ／Ｐ変換…シリアル−パラレル変換、 ＣＬＫ…クロック信号（ポジ極性）、 ／ＣＬＫ…クロック信号（ネガ極性）、 P／S変換…パラレル−シリアル変換、 Ｒ…リセット端子。

Claims (11)

1. 入力端子と、
   前記入力端子に接続されたタイミング調整回路と、
   前記タイミング調整回路に接続されたメモリアレイと、
   前記タイミング調整回路から出力される第１データが入力されるように接続され、かつ、前記メモリアレイに格納されたデータを読み出す際に前記メモリアレイから出力される第２データが入力されるように接続された比較回路と、
   前記比較回路から出力された信号により前記タイミング調整回路のタイミング調整を行なうための第１制御回路と、を備えることを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記第１データと前記第２データとはテストパターンデータであって、同一のデータパターンであることを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記第１データと前記第２データとが前記比較回路によって比較され、その比較結果を前記第１制御回路に入力することにより前記タイミング調整回路のタイミング調整が行なわれることを特徴とする半導体集積回路装置。
4. 請求項３記載の半導体集積回路装置において、
   前記第２データは、前記第１データが前記入力端子に入力される前に、前記メモリアレイに格納されることを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記半導体集積回路装置の外部から第１転送レートで第３データが前記入力端子に入力され、前記半導体集積回路装置の外部から前記第１転送レートよりも速い第２転送レートで前記第１データが前記入力端子に入力されることを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記第３データにより、前記タイミング調整回路の第１タイミング調整が行なわれ、前記第１データにより、前記第１制御回路および前記比較回路を用いて、前記タイミング調整回路の第２タイミング調整が行なわれ、前記第１タイミング調整後であって、前記第２タイミング調整前に前記第２のデータが前記第２転送レートよりも遅い転送レートで前記メモリアレイに書き込みが行なわれることを特徴とする半導体集積回路装置。
7. 請求項６記載の半導体集積回路装置において、
   前記入力端子は、データ入力用に複数存在し、
   前記第３データが複数の前記入力端子に同時に入力されることにより、前記第１タイミング調整が行なわれることを特徴とする半導体集積回路装置。
8. 請求項１記載の半導体集積回路装置において、
   さらに、前記メモリアレイから前記第２データの読み出しを行なうタイミングを制御するための第２制御回路を備えることを特徴とする半導体集積回路装置。
9. 第１入力端子と、
   第２入力端子と、
   前記第１入力端子に接続された第１タイミング調整回路と、
   前記第２入力端子に接続された第２タイミング調整回路と、
   前記第１タイミング調整回路と前記第２タイミング調整回路に接続されたメモリアレイと、
   前記第１タイミング調整回路と前記第２タイミング調整回路のタイミング調整を行なうための制御回路と、を備え、
   前記第１入力端子および前記第２入力端子に第１転送レートで第１データを入力することにより、前記第１タイミング調整回路および前記第２タイミング調整回路の少なくとも一方のディレイ量を調節する第１タイミング調整を行い、前記第１入力端子および前記第２入力端子に前記第１転送レートよりも速い第２転送レートで第２データを入力することにより、前記第１タイミング調整回路および前記第２タイミング調整回路のディレイ量を調節する第２タイミング調整が行なわれることを特徴とする半導体集積回路装置。
10. 請求項９記載の半導体集積回路装置において、
    前記第２タイミング調整前に、前記メモリアレイには前記第２データと同じ第３データが格納され、
    前記第２タイミング調整は、前記第２データと前記第３データとを比較することにより行なわれることを特徴とする半導体集積回路装置。
11. 請求項１０記載の半導体集積回路装置において、
    前記第３データは、前記第２転送レートよりも低い転送レートで前記メモリアレイに書き込みが行なわれることを特徴とする半導体集積回路装置。

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