JPH11328961A

JPH11328961A - 電子回路装置及びインタフェース回路

Info

Publication number: JPH11328961A
Application number: JP10139800A
Authority: JP
Inventors: Kiyoyuki Kobiyama; 清之小檜山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-05-21
Filing date: 1998-05-21
Publication date: 1999-11-30
Also published as: US6393542B1

Abstract

(57)【要約】（修正有）【課題】データ線に配線遅延、及び配線遅延のばらつ
きが発生した場合でも、ＣＰＵが半導体記憶装置に対す
るデータの読出し動作、及び書込み動作を正確に実行可
能なインタフェース回路、及び該インタフェース回路を
有する電子回路装置。【解決手段】ＣＰＵと、外部からのクロックを基準と
して動作する半導体記憶装置と、該ＣＰＵからの制御に
より該半導体記憶装置に対するデータの読出し及び書込
みを可能とするインタフェース回路とを有する電子回路
装置において、該インタフェース回路は、該半導体記憶
装置からの読出しデータを記憶する読出しデータ記憶手
段と、該半導体記憶装置への書込みデータ記憶手段と、
該ＣＰＵからの制御による動作速度設定手段と、該ＣＰ
Ｕによる読出しデータ記憶手段内の読出しデータと書込
みデータ記憶手段内の書込みデータとの比較結果が異な
るときに、クロックの遅延時間を調整するタイミング調
整手段とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵと、外部か
らのクロックを基準として動作する半導体記憶装置と、
該ＣＰＵからの制御により該半導体記憶装置に対するデ
ータの読出し及び書込みを可能とするインタフェース回
路とを有する電子回路装置に関する。近年、半導体記憶
装置（メモリ）の大容量化及び高速化が進み、特にＤＲ
ＡＭ等の半導体記憶装置において、その傾向が顕著であ
る。

【０００２】それに伴って半導体記憶装置と、外部のイ
ンタフェース回路、又はＣＰＵ間のデータ転送も高速化
する傾向にある。更にこのデータ転送速度の高速化は、
半導体記憶装置と、外部のインタフェース回路及びＣＰ
Ｕ間のインタフェース設計を複雑化させている。

【０００３】

【従来の技術】以下、ＣＰＵと、外部からのクロックを
基準として動作する半導体記憶装置と、該ＣＰＵからの
制御により該半導体記憶装置に対するデータの読出し及
び書込みを可能とするインタフェース回路とを有する従
来の電子回路装置について説明する。

【０００４】図１は、半導体記憶装置（メモリ）とし
て、例えば、ＤＲＡＭを使用する従来の電子回路装置を
示す。従来の電子回路装置は、半導体記憶装置に対する
データの読出し動作及び書込み動作を制御するＣＰＵ１
０１と、外部からのクロックを基準として動作（データ
読出し動作、及びデータ書込み動作を示す）する半導体
記憶装置としてのＤＲＡＭ１０２と、ＣＰＵ１０１から
の制御によりＤＲＡＭ１０２に対するデータの読出し及
び書込みを実行するインタフェース回路としてシステム
ＬＳＩ１０３と、前記クロックを発生するクロック発生
回路１０４から構成される。

【０００５】上記のＤＲＡＭ１０２はシステムＬＳＩ１
０３と、クロック信号線、リード信号／ライト信号等の
制御信号線、アドレス線、及びデータ線で接続されてい
る。尚、図１のｎ本のアドレス線、及びｍ本のデータ線
は、それぞれＤＲＡＭ１０２の容量に対応するビット数
とする。クロック発生回路１０４にて発生するクロック
は、システムクロックとして、ＤＲＡＭ１０２、及びシ
ステムＬＳＩ１０３に入力され、各内部回路を駆動する
ための基準となる。即ち、ＤＲＡＭ１０２、及びシステ
ムＬＳＩ１０３は、そのシステムクロックに同期して動
作する。尚、図１に示すＤＲＡＭ１０２より以前のＤＲ
ＡＭでは、ＤＲＡＭはシステムクロックに同期して動作
せず、リード信号／ライト信号等の制御信号線を基準に
動作を開始していた。しかし、近年のＤＲＡＭは、図１
に示すように、より高速なデータの読出し及び書込みを
実現するために、システムクロックを基準にリード信号
／ライト信号等の制御信号線を確定させ、動作を開始し
ている。

【０００６】上記のように構成される従来の電子回路装
置において、例えば、任意のデータを書込むとき、ＣＰ
Ｕ１０１は、システムＬＳＩ１０３内のＣＰＵインタフ
ェース１０５を介して、出力レジスタ１０６に書込みデ
ータ及び書込みアドレスをセットし、信号生成回路１０
８にＷｒｉｔｅコマンドＯＮ信号を入力する。その後、
システムＬＳＩ１０３では、書込みアドレスと共に、出
力レジスタ１０６が書込みデータをシステムクロックを
基準に出力し、信号生成回路１０８がライト信号を優位
に設定して出力する。ＤＲＡＭ１０２は、ライト信号優
位時のシステムクロックを基準として、指定のアドレス
に対して書込みデータを書き込む。

【０００７】一方、データを読み出すとき、ＣＰＵ１０
１は、システムＬＳＩ１０３内のＣＰＵインタフェース
１０５を介して、出力レジスタ１０６に読出しアドレス
をセットし、信号生成回路１０８にＲｅａｄコマンドＯ
Ｎ信号を入力する。その後、システムＬＳＩ１０３で
は、読出しアドレスと共に、信号生成回路１０８がリー
ド信号を優位に設定して出力する。ＤＲＡＭ１０２は、
リード信号優位時のシステムクロックを基準として、指
定のアドレスから読出しデータを読み出して出力する。
システムＬＳＩ１０３は、その読出しデータをシステム
クロックを基準として入力レジスタ１０７にセットし、
この状態でＣＰＵ１０１は、入力レジスタ１０７からデ
ータを読み出す。

【０００８】

【発明が解決しようとする課題】しかしながら、電子回
路装置において、半導体記憶装置とインタフェース回路
（システムＬＳＩ）とを接続するデータ線では、少なか
らず配線遅延が発生する。このデータ線の配線遅延はあ
る程度の許容範囲を有するため、基板上では可能な限り
の等長配線を実施するが、近年の半導体記憶装置（ＤＲ
ＡＭ等）の高速化に伴って、その許容範囲が微小化の傾
向に有り、基板上の処置だけでは配線遅延に対する対応
が困難になってきている。

【０００９】そのため、ＣＰＵが半導体記憶装置からデ
ータを読み出す場合に、データ線の配線遅延が原因で、
その読出しデータをインタフェース回路側で読み込めな
い可能性がある。同様に、半導体記憶装置にデータを書
き込む場合に、その書込みデータを半導体記憶装置に書
き込めない可能性がある。更に、半導体記憶装置とイン
タフェース回路とを接続するデータ線に配線遅延のばら
つきが発生すると、一部のデータ線が上記許容範囲を超
え、そのデータ線上のデータが読み書きできない可能性
がある。

【００１０】本発明は、データ線に配線遅延、及び配線
遅延のばらつきが発生した場合でも、ＣＰＵが半導体記
憶装置に対するデータの読出し動作、及び書込み動作を
正確に実行可能なインタフェース回路、及び電子回路装
置を提供する。

【００１１】

【課題を解決するための手段】そこで、上記課題を解決
するため、本発明の電子回路装置は、請求項１に記載の
ように、ＣＰＵ（後述する実施例のＣＰＵ１に相当）
と、外部からのクロック（後述する実施例のメモリクロ
ックに相当）を基準として動作する半導体記憶装置（後
述する実施例のＤＲＡＭ２に相当）と、該ＣＰＵからの
制御により該半導体記憶装置に対するデータの読出し及
び書込みを可能とするインタフェース回路（後述する実
施例のシステムＬＳＩ３に相当）とを有する電子回路装
置において、該インタフェース回路は、該半導体記憶装
置からの読出しデータを記憶する読出しデータ記憶手段
（後述する実施例の入力レジスタ群７に相当）と、該半
導体記憶装置への書込みデータを記憶する書込みデータ
記憶手段（後述する実施例の出力レジスタ群６に相当）
と、該ＣＰＵからの制御により読出し速度及び書込み速
度を所定の速度に設定可能な動作速度設定手段（後述す
る実施例のタイミング生成回路１６に相当）とを有する
構成とし、該ＣＰＵにて該読出しデータ記憶手段内の読
出しデータと該書込みデータ記憶手段内の書込みデータ
とを比較することを特徴とする。

【００１２】また、前記動作速度設定手段にて設定可能
な所定の速度は、請求項２に記載のように、前記半導体
記憶装置の所定アドレスに対して書込み動作を実行後、
同一アドレスに対して読出し動作を実行する場合に、書
込みデータ記憶手段内の書込みデータと読出しデータ記
憶手段内の読出しデータとが確実に同一となる速度にて
動作する低速書込みモード（後述する実施例の「低速書
込み」に相当）、及び低速読出しモード（後述する実施
例の「低速読出し」に相当）と、該低速書込みモードよ
りも高速に動作する高速書込みモード（後述する実施例
の「高速書込み」に相当）と、該低速読出しモードより
も高速に動作する高速読出しモード（後述する実施例の
「高速読出し」に相当）とし、通常、該高速書込みモー
ド及び該高速読出しモードにて動作することを特徴とす
る。

【００１３】例えば、上記のように構成される本発明の
電子回路装置において、ＣＰＵは、動作速度設定手段を
通常動作に設定し、即ち、動作速度設定手段を「高速書
込みモード」及び「高速読出しモード」に設定し、この
状態で、半導体記憶装置の指定アドレスに対して既知デ
ータを書き込む書込み動作、または半導体記憶装置の指
定アドレスから先に書き込まれたデータを読み出す読出
し動作を実行する。

【００１４】従来の電子回路装置は、上記のように動作
速度を任意に設定できないため、例えば、ＣＰＵが半導
体記憶装置からデータを読み出す場合に、半導体記憶装
置とインタフェース回路とを接続するデータ線の配線遅
延が原因で、その読出しデータをインタフェース回路側
で読み込めないことがあった。同様に、半導体記憶装置
にデータを書き込む場合に、その書込みデータを半導体
記憶装置に書き込めないことがあった。この場合、従来
の電子回路装置は、書込み動作に異常が発生したのか、
読出し動作に異常が発生したのか、または両方の動作に
異常が発生したのかを判断することができなかった。

【００１５】一方、本発明の電子回路装置は、上記の問
題が発生した場合でも、即ち、読出しデータ記憶手段内
の読出しデータと、書込みデータ記憶手段書内の書込み
データとが異なる場合でも、例えば、請求項３に記載の
ように、ＣＰＵにて動作速度設定手段を「低速書込みモ
ード」及び「高速読出しモード」に設定し、「低速書込
みモード」にて書込み動作を実行後、同一アドレスに対
して「高速読出しモード」にて読出し動作を実行して、
読出しデータと書込みデータが一致するかどうかを確認
し（後述する実施例の［高速読出し試験モード］に相
当）、続いてＣＰＵにて動作速度設定手段を「高速書込
みモード」及び「低速読出しモード」に設定し、「高速
書込みモード」にて書込み動作を実行後、同一アドレス
に対して「低速読出しモード」にて読出し動作を実行し
て、読出しデータと書込みデータが一致するかどうかを
確認する（後述する実施例の［高速書込み試験モード］
に相当）ことにより、通常動作時の、「高速書込みモー
ド」による書込み動作、及び「高速読出しモード」によ
る読出し動作が、正常かどうかを判断する。即ち、本発
明の電子回路装置は、書込み動作に異常が発生したの
か、読出し動作に異常が発生したのか、または両方の動
作に異常が発生したのかを判断することができる。

【００１６】また、請求項１乃至３いずれか一項記載の
電子回路装置において、前記インタフェース回路は、請
求項４に記載のように、前記読出しデータ記憶手段内の
読出しデータと前記書込みデータ記憶手段内の書込みデ
ータとの比較結果が異なるときに、前記クロックの遅延
時間を調整するタイミング調整手段（後述する実施例の
遅延調整回路１７、１８に相当）を有する構成とする。

【００１７】上記、請求項４記載のように構成される電
子回路装置は、請求項１乃至３いずれか一項記載の電子
回路装置と同様に、ＣＰＵにて動作速度設定手段を通常
動作に設定し、即ち、動作速度設定手段を「高速書込み
モード」及び「高速読出しモード」に設定し、この状態
で、半導体記憶装置の指定アドレスに対して既知データ
を書き込む書込み動作、または半導体記憶装置の指定ア
ドレスから先に書き込まれたデータを読み出す読出し動
作を実行する。

【００１８】本発明の電子回路装置は、読出しデータ記
憶手段内の読出しデータと、書込みデータ記憶手段書内
の込みデータとが異なる場合でも、例えば、請求項３に
記載のように、通常動作時の、「高速書込みモード」に
よる書込み動作、及び「高速読出しモード」による読出
し動作が、正常かどうかを判断し、即ち、本発明の電子
回路装置は、書込み動作に異常が発生したのか、読出し
動作に異常が発生したのか、または両方の動作に異常が
発生したのかを判断し、更にＣＰＵにてタイミング調整
手段を制御することにより、システムクロックの遅延時
間を調整し、例えば、書込み動作に異常が発生した場合
は半導体記憶装置に対するクロックの遅延時間を調整
し、読出し動作に異常が発生した場合はインタフェース
回路に対するクロックの遅延時間を調整する。

【００１９】そのため、本発明の電子回路装置では、デ
ータ線に配線遅延がある場合でも、確実にインタフェー
ス回路側で読出しデータを読み込める。同様に、確実に
半導体記憶装置に対して書込みデータを書き込める。従
って、本発明によれば、データ線に配線遅延が発生した
場合でも、ＣＰＵが半導体記憶装置に対するデータの読
出し動作、及び書込み動作を正確に実行可能なインタフ
ェース回路を有する電子回路装置を提供できる。

【００２０】また、請求項４記載の電子回路装置におい
て、更に前記タイミング調整手段は、請求項５に記載の
ように、半導体記憶装置とインタフェース回路とを接続
する各データ信号に対して独立に、前記クロックの遅延
時間を調整することを特徴とする。請求項５記載のタイ
ミング調整手段は、請求項４記載のタイミング調整手段
と同様に、ＣＰＵによるタイミング調整手段の制御で、
グローバル的にシステムクロックの遅延時間を調整し、
更に、複数のデータ信号に対して一本毎独立に、システ
ムクロックの遅延時間を調整可能とする。

【００２１】そのため、半導体記憶装置とインタフェー
ス回路とを接続するデータ線に配線遅延のばらつきが発
生し、一部のデータ線上のデータが読み書きできない場
合でも、その一部のデータに対してのみクロックの遅延
時間を調整し、確実な読み書きが可能となる。従って、
本発明によれば、データ線に配線遅延及び配線遅延のば
らつきが発生した場合でも、ＣＰＵが半導体記憶装置に
対するデータの読出し動作、及び書込み動作を正確に実
行可能なインタフェース回路を有する電子回路装置を提
供できる。

【００２２】また、請求項１乃至５いずれか一項記載の
電子回路装置において、前記読出しデータ記憶手段は、
請求項６に記載のように、複数段接続する構成（後述す
る実施例のレジスタ［Ａ１］、［Ａ２］、［Ａ３］に相
当）とし、順に半導体記憶装置からの読出しデータを記
憶することを特徴とする。従って、本発明の電子回路装
置は、複数個の読出しデータを順に記憶し、全ての読出
しデータ記憶手段内のデータを同時に（一度に）読み出
し可能となり、ＣＰＵの読出し動作の効率化がはかれ
る。

【００２３】また、請求項１乃至６いずれか一項記載の
電子回路装置において、前記書込みデータ記憶手段は、
請求項７に記載のように、複数段構成（後述する実施例
のレジスタ［Ｂ１］、［Ｂ２］、［Ｂ３］とし、順に半
導体記憶装置への書込みデータを記憶することを特徴と
する。従って、本発明の電子回路装置は、書込みデータ
記憶手段内に設定する複数の書込みデータを同時に（一
度に）設定可能となり、ＣＰＵの書込み動作の効率化が
はかれる。

【００２４】また、本発明のインタフェース回路は、請
求項８に記載のように、ＣＰＵ（後述する実施例のＣＰ
Ｕ１に相当）からの制御により、外部からのクロックを
基準として動作する半導体記憶装置（後述する実施例の
ＤＲＡＭ２に相当）に対するデータの読出し、及び書込
みを可能とするインタフェース回路（後述する実施例の
システムＬＳＩ３に相当）において、該半導体記憶装置
からの読出しデータを記憶する読出しデータ記憶手段
（後述する実施例の入力レジスタ群７に相当）と、該半
導体記憶装置への書込みデータを記憶する書込みデータ
記憶手段（後述する実施例の出力レジスタ群６に相当）
と、該ＣＰＵからの制御により読出し速度及び書込み速
度を所定の速度に設定可能な動作速度設定手段（後述す
る実施例のタイミング生成回路１６に相当）とを有する
構成とする。

【００２５】また、前記動作速度設定手段にて設定可能
な所定の速度は、請求項９に記載のように、前記半導体
記憶装置の所定アドレスに対して書込み動作を実行後、
同一アドレスに対して読出し動作を実行する場合に、書
込みデータ記憶手段内の書込みデータと読出しデータ記
憶手段内の読出しデータとが確実に同一となる速度にて
動作する低速書込みモード（後述する実施例の「低速書
込み」に相当）、及び低速読出しモード（後述する実施
例の「低速読出し」に相当）と、該低速書込みモードよ
りも高速に動作する高速書込みモード（後述する実施例
の「高速書込み」に相当）と、該低速読出しモードより
も高速に動作する高速読出しモード（後述する実施例の
「高速読出し」に相当）とし、通常、該高速書込みモー
ド及び該高速読出しモードにて動作することを特徴とす
る。

【００２６】例えば、上記のように構成される本発明の
インタフェース回路に対して、ＣＰＵは、動作速度設定
手段を通常動作に設定し、即ち、動作速度設定手段を
「高速書込みモード」及び「高速読出しモード」に設定
し、この状態で、半導体記憶装置の指定アドレスに対し
て既知データを書き込む書込み動作、または半導体記憶
装置の指定アドレスから先に書き込まれたデータを読み
出す読出し動作を実行する。

【００２７】従来の電子回路装置は、上記のように動作
速度を任意に設定できないため、例えば、ＣＰＵが半導
体記憶装置からデータを読み出す場合に、半導体記憶装
置とインタフェース回路とを接続するデータ線の配線遅
延が原因で、その読出しデータをインタフェース回路側
で読み込めないことがあった。同様に、半導体記憶装置
にデータを書き込む場合に、その書込みデータを半導体
記憶装置に書き込めないことがあった。この場合、従来
の電子回路装置において、ＣＰＵは、書込み動作に異常
が発生したのか、読出し動作に異常が発生したのか、ま
たは両方の動作に異常が発生したのかを判断することが
できなかった。

【００２８】一方、本発明のインタフェース回路を有す
る電子回路装置は、上記の問題が発生した場合でも、即
ち、読出しデータ記憶手段内の読出しデータと、書込み
データ記憶手段書内の込みデータとが異なる場合でも、
例えば、ＣＰＵにて動作速度設定手段を「低速書込みモ
ード」及び「高速読出しモード」に設定し、「低速書込
みモード」にて書込み動作を実行後、同一アドレスに対
して「高速読出しモード」にて読出し動作を実行して、
読出しデータと書込みデータが一致するかどうかを確認
し、続いてＣＰＵにて動作速度設定手段を「高速書込み
モード」及び「低速読出しモード」に設定し、「高速書
込みモード」にて書込み動作を実行後、同一アドレスに
対して「低速読出しモード」にて読出し動作を実行し
て、読出しデータと書込みデータが一致するかどうかを
確認することにより、通常動作時の、「高速書込みモー
ド」による書込み動作、及び「高速読出しモード」によ
る読出し動作が、正常かどうかを判断する。即ち、電子
回路装置は、本発明のインタフェース回路を有すること
により、書込み動作に異常が発生したのか、読出し動作
に異常が発生したのか、または両方の動作に異常が発生
したのかを判断することができる。

【００２９】また、請求項８または９記載のインタフェ
ース回路は、請求項１０に記載のように、前記読出しデ
ータ記憶手段内の読出しデータと前記書込みデータ記憶
手段内の書込みデータとの比較結果が異なるときに、前
記クロックの遅延時間を調整するタイミング調整手段
（後述する実施例の遅延調整回路１７、１８に相当）を
有することを特徴とする。

【００３０】上記、請求項１０記載のように構成される
インタフェース回路を有する電子回路装置は、請求項８
または９記載のインタフェース回路を有する電子回路装
置と同様に、ＣＰＵにて動作速度設定手段を通常動作に
設定し、即ち、動作速度設定手段を「高速書込みモー
ド」及び「高速読出しモード」に設定し、この状態で、
半導体記憶装置の指定アドレスに対して既知データを書
き込む書込み動作、または半導体記憶装置の指定アドレ
スから先に書き込まれたデータを読み出す読出し動作を
実行する。

【００３１】本発明のインタフェース回路を有する電子
回路装置は、読出しデータ記憶手段内の読出しデータ
と、書込みデータ記憶手段書内の込みデータとが異なる
場合でも、例えば、通常動作時の、「高速書込みモー
ド」による書込み動作、及び「高速読出しモード」によ
る読出し動作が、正常かどうかを判断し、即ち、本発明
の電子回路装置は、書込み動作に異常が発生したのか、
読出し動作に異常が発生したのか、または両方の動作に
異常が発生したのかを判断し、更にＣＰＵにてタイミン
グ調整手段を制御することにより、システムクロックの
遅延時間を調整し、例えば、書込み動作に異常が発生し
た場合は半導体記憶装置に対するクロックの遅延時間を
調整し、読出し動作に異常が発生した場合はインタフェ
ース回路に対するクロックの遅延時間を調整する。

【００３２】そのため、本発明のインタフェース回路
は、データ線に配線遅延がある場合でも、確実にインタ
フェース回路側で読出しデータを読み込める。同様に、
確実に半導体記憶装置に対して書込みデータを書き込め
る。従って、本発明によれば、データ線に配線遅延が発
生した場合でも、ＣＰＵが半導体記憶装置に対するデー
タの読出し動作、及び書込み動作を正確に実行可能なイ
ンタフェース回路を提供できる。

【００３３】また、請求項１０記載のインタフェース回
路において、前記タイミング調整手段は、請求項１１に
記載のように、半導体記憶装置と接続する各データ信号
に対して独立に、前記クロックの遅延時間を調整するこ
とを特徴とする。請求項１１記載のタイミング調整手段
は、請求項１０記載のタイミング調整手段と同様に、Ｃ
ＰＵによるタイミング調整手段の制御で、グローバル的
にシステムクロックの遅延時間を調整し、更に、複数の
データ信号に対して一本毎独立に、システムクロックの
遅延時間を調整可能とする。

【００３４】そのため、半導体記憶装置とインタフェー
ス回路とを接続するデータ線に配線遅延のばらつきが発
生し、一部のデータ線上のデータが読み書きできない場
合でも、その一部のデータに対してのみクロックの遅延
時間を調整し、確実な読み書きが可能となる。従って、
本発明によれば、データ線に配線遅延及び配線遅延のば
らつきが発生した場合でも、ＣＰＵが半導体記憶装置に
対するデータの読出し動作、及び書込み動作を正確に実
行可能なインタフェース回路を提供できる。

【００３５】また、請求項８乃至１１いずれか一項記載
のインタフェース回路において、前記読出しデータ記憶
手段は、請求項１２に記載のように、複数段接続する構
成（後述する実施例のレジスタ［Ａ１］、［Ａ２］、
［Ａ３］に相当）とし、順に半導体記憶装置からの読出
しデータを記憶することを特徴とする。従って、本発明
のインタフェース回路を有する電子回路装置は、複数個
の読出しデータを順に記憶し、全ての読出しデータ記憶
手段内のデータを同時に（一度に）読み出し可能とな
り、ＣＰＵの読出し動作の効率化がはかれる。

【００３６】また、請求項８乃至１２いずれか一項記載
のインタフェース回路において、前記書込みデータ記憶
手段は、請求項１３に記載のように、複数段構成（後述
する実施例のレジスタ［Ｂ１］、［Ｂ２］、［Ｂ３］に
相当）とし、順に半導体記憶装置への書込みデータを記
憶することを特徴とする。従って、本発明のインタフェ
ース回路を有する電子回路装置は、書込みデータ記憶手
段内に設定する複数の書込みデータを同時に（一度に）
設定可能となり、ＣＰＵの書込み動作の効率化がはかれ
る。

【００３７】

【発明の実施の形態】以下、本発明の電子回路装置の実
施例を図面に基づいて説明する。尚、本実施例では説明
の便宜上、半導体記憶装置（メモリ）を、例えば、ＤＲ
ＡＭとして説明する。本発明の電子回路装置は、例え
ば、図２に示すように、半導体記憶装置に対するデータ
の読出し動作及び書込み動作を制御するＣＰＵ１と、外
部からのクロックを基準として動作（データ読出し動
作、及びデータ書込み動作を示す）する半導体記憶装置
としてのＤＲＡＭ２と、ＣＰＵ１からの制御によりＤＲ
ＡＭ２に対するデータの読出し及び書込みを実行するイ
ンタフェース回路としてシステムＬＳＩ３と、前記クロ
ックを発生するクロック発生回路４から構成される。

【００３８】上記のシステムＬＳＩ３とＤＲＡＭ２と
は、クロック信号線（図２のメモリ・クロックに相
当）、制御信号線（リードコマンド、ライトコマンドに
相当）、アドレス線（アドレス［１］、アドレス
［２］、・・・、アドレス［ｎ］に相当）、及びデータ
線（データ［１］、データ［２］、・・・、データ
［ｍ］に相当）で接続されている。尚、図２のｎ本のア
ドレス線、及びｍ本のデータ線は、それぞれＤＲＡＭ２
の容量に対応するビット数とする。

【００３９】また、システムＬＳＩ３とＣＰＵ１とは、
システムＬＳＩ３内のレジスタ等の設定に必要となる制
御信号線（リード信号、ライト信号等）、アドレス線、
及びデータ線等で接続されている。クロック発生回路４
にて発生するクロックは、基本クロックとして、システ
ムＬＳＩ３に入力され、後述する各内部回路を駆動する
ための基準のクロックとなる。また、基本クロックは、
後述する分周器１３にて所定の速度に分周され、ＤＲＡ
Ｍ２を駆動するためのメモリクロックとして入力され
る。即ち、ＤＲＡＭ２、及びシステムＬＳＩ３は、その
基本クロックに同期して動作する。近年のＤＲＡＭは、
図２に示すように、より高速なデータの読出し及び書込
みを実現するために、メモリクロックを基準にリードコ
マンド／ライトコマンド等の制御信号線を確定させ、動
作を開始している。

【００４０】ここで、本発明の電子回路装置を構成する
本発明のシステムＬＳＩ３の構成及び機能について詳細
に説明する。システムＬＳＩ３は、ＣＰＵインタフェー
ス回路５と出力レジスタ群６と入力レジスタ群７と信号
生成回路８ａ、８ｂ、８ｃとモード選択／スタートレジ
スタ９とセレクタ１０と入力バッファ１１と出力バッフ
ァ１２と分周器１３とセレクタ１４とカウンタ１５とタ
イミング生成回路１６と遅延調整回路１７と遅延調整回
路１８から構成され、ＣＰＵ１からの制御によりＤＲＡ
Ｍ２に対するデータの読出し及び書込みを実際に実行す
るインタフェース回路として動作する。

【００４１】ＣＰＵインタフェース回路５は、ＣＰＵ１
とアドレス線、データ線、制御信号線等で接続され、Ｃ
ＰＵ１の制御により後述する動作モード選択、スタート
（各モードの動作開始、停止）、書込みデータ設定、ア
ドレス設定、クロック遅延調整等に対応する各レジスタ
の設定、及びその設定値の読出しを実行する機能を有す
る。

【００４２】出力レジスタ群６は、例えば、レジスタ
［Ａ１］、レジスタ［Ａ２］、レジスタ［Ａ３］の３段
構成のレジスタで構成され、ＤＲＡＭ２に書き込むデー
タを順に記憶する機能を有する。尚、このレジスタの段
数は、説明の便宜上３段構成とするが、その段数はこの
限りではない。入力レジスタ群７は、例えば、レジスタ
［Ｂ１］、レジスタ［Ｂ２］、レジスタ［Ｂ３］の３段
構成のシフトレジスタで構成され、ＤＲＡＭ２から読み
出すデータを順に記憶する機能を有する。尚、このレジ
スタの段数は、説明の便宜上３段構成とするが、その段
数はこの限りではない。

【００４３】信号生成回路８ａ、８ｂ、８ｃは、ＣＰＵ
１から設定可能な複数段構成のアドレスレジスタを含
み、ＤＲＡＭ２に対するデータの読出し、書込み時、ア
ドレスレジスタ内のアドレス［１］、アドレス［２］、
・・・、アドレス［ｎ］を出力すると共に、リードコマ
ンドまたはライトコマンドを生成する機能を有する。
尚、各信号生成回路は、それぞれ後述する各動作モード
に対応する。従って、この信号生成回路の種類は、説明
の便宜上３種類とするが、本来、動作モードの種類数に
対応する種類が必要となる。

【００４４】モード選択／スタートレジスタ９は、ＣＰ
Ｕ１から設定可能なモード選択レジスタとスタートレジ
スタを有し、モード選択レジスタでは、例えば、レジスタ値：１［高速書込み試験モード］レジスタ値：２［高速読出し試験モード］レジスタ値：３［通常使用モード］を設定可能とし、スタートレジスタでは、例えば、レジスタ値：０→１各モード動作開始レジスタ値：１→０各モード動作停止を設定可能とする。本実施例のシステムＬＳＩ３は、例
えば、ＤＲＡＭ２の所定アドレスに対して書込み動作を
実行後、同一アドレスに対して読出し動作を実行する場
合に、出力レジスタ６内の書込みデータと入力レジスタ
７内の読出しデータとが確実に同一となる速度にて動作
する「低速書込み」及び「低速読出し」と、「低速書込
み」よりも高速に動作する「高速書込み」と、「低速読
出し」よりも高速に動作する「高速読出し」とを可能と
する。

【００４５】通常、システムＬＳＩ３は、モード選択レ
ジスタ値を１：［通常使用モード］とし、「高速書込
み」及び「高速読出し」にて動作する。尚、［通常使
用］時の動作は、これに限らず、例えば、「低速書込
み」及び「高速読出し」、「高速書込み」及び「低速読
出し」、「低速書込み」及び「低速読出し」、としても
良い。

【００４６】［高速書込み試験モード］は、上記通常動
作と異なり、強制的に、ＤＲＡＭ２の所定アドレスに対
して既知データの「高速書込み」を実行後、同一アドレ
スに対して「低速読出し」を実行し、既知のデータと読
出しデータを比較する。本実施例では、［高速書込み試
験モード］の処理を実行することにより、「高速書込
み」での動作を確認する。

【００４７】［高速読出し試験モード］は、強制的に、
ＤＲＡＭ２の所定アドレスに対して既知のデータの「低
速書込み」を実行後、同一アドレスに対して「高速読出
し」を実行し、既知のデータと読出しデータを比較す
る。本実施例では、［高速読出し試験モード］の処理を
実行することにより、「高速読出し」での動作を確認す
る。

【００４８】タイミング生成回路１６は、モード選択／
スタートレジスタ９の内容により、各信号生成回路にて
信号を出力するためのタイミングを生成する制御コマン
ドＯＮ信号（図２参照）、ＤＲＡＭ２からの読出しデー
タを取り込むタイミングを生成するデータ取り込みＯＮ
信号（図２参照）、ＤＲＡＭ２にデータを書き込むタイ
ミングを生成するＷｒｉｔｅコマンドＯＮ信号（図２参
照）を出力する機能を有する。

【００４９】セレクタ１０は、モード選択／スタートレ
ジスタ９の内容により、信号生成回路８ａ、８ｂ、８ｃ
のうち、いずれか１つの出力を選択する機能を有する。
本実施例では、［高速書込み試験モード］のとき信号生
成回路８ａを、［高速読出し試験モード］のとき信号生
成回路８ｂを、［通常使用モード］のとき信号生成回路
８ｃを、それぞれ選択する。

【００５０】入力バッファ１１及び出力バッファ１２
は、後述する遅延調整回路１７、１８にて生成されるク
ロックａ、クロックｂに同期して、それぞれ読出しデー
タ、書込みデータをインタフェースする機能を有する。
分周器１３は、ＤＲＡＭ２に対するメモリクロック、及
びシステムＬＳＩ３の内部クロックを生成する機能を有
する。

【００５１】セレクタ１４は、モード選択／スタートレ
ジスタ９の内容により、メモリクロックを高速にする
か、低速にするかを選択する機能を有する。具体的に
は、「高速書込み」「高速読出し」の場合は高速を選択
し、「低速書込み」「低速読出し」の場合は低速を選択
する。カウンタ１５は、タイミング生成回路１６にて参
照するカウント値を、基本クロックに同期してカウント
する機能を有する。

【００５２】遅延調整回路１７は、内部に遅延時間調整
レジスタを有し、［高速読出し試験モード］で動作中
に、出力レジスタ群６内の既知データと入力レジスタ群
７内の読出しデータとの比較結果が異なるときに、読出
しデータを取り込むクロックａの遅延時間を調節する機
能を有する。尚、本実施例では、説明の便宜上遅延時間
調整レジスタの遅延時間の初期値は、０ｎｓとし、２ｎ
ｓ毎に遅延時間を調整可能とするが、この限りではな
い。

【００５３】遅延調整回路１８は、内部に遅延時間調整
レジスタを有し、［高速書込み試験モード］で動作中
に、出力レジスタ群６内の既知データと入力レジスタ群
７内の読出しデータとの比較結果が異なるときに、既知
データを取り込むクロックｂの遅延時間を調節する機能
を有する。尚、本実施例では、説明の便宜上遅延時間調
整レジスタの遅延時間の初期値は、０ｎｓとし、２ｎｓ
毎に遅延時間を調整可能とするが、この限りではない。

【００５４】上記のように構成されるシステムＬＳＩ３
を有する図２の本実施例の電子回路装置は、通常、モー
ド選択レジスタがレジスタ値：３に設定され、［通常使
用モード］にて動作する。そのため、例えば、任意のデ
ータを書込むとき、ＣＰＵ１は、システムＬＳＩ３内の
ＣＰＵインタフェース５を介して、出力レジスタ群６に
書込みデータを、アドレスレジスタに書込みアドレスを
それぞれセットし、信号生成回路８ｃにライト信号を入
力する。その後、システムＬＳＩ３では、書込みアドレ
ス（アドレス［１］〜［ｎ］）と共に、出力バッファ１
２が書込みデータ（アドレス［１］〜［ｍ］）をクロッ
クｂを基準に出力し、信号生成回路８ｃがライトコマン
ドを優位に設定して出力する。ＤＲＡＭ２は、ライトコ
マンド優位時のメモリクロックを基準として、指定のア
ドレスに対して書込みデータを書き込む。

【００５５】一方、データを読み出すとき、ＣＰＵ１
は、システムＬＳＩ３内のＣＰＵインタフェース５を介
して、アドレスレジスタに読出しアドレスをセットし、
信号生成回路８ｃにリード信号を入力する。その後、シ
ステムＬＳＩ３では、読出しアドレスと共に、信号生成
回路８ｃがリードコマンドを優位に設定して出力する。
ＤＲＡＭ２は、リードコマンド優位時のメモリクロック
を基準として、指定のアドレスから読出しデータを読み
出して出力する。システムＬＳＩ３は、その読出しデー
タをクロックａを基準として入力バッファ１１にセット
し、この状態でＣＰＵ１は、入力レジスタ群７からデー
タを読み出す。

【００５６】このように、［通常使用モード］時、本発
明の電子回路装置は、従来と同様の書込み動作、及び読
出し動作を実行する。次に、先に説明した［高速読出し
試験モード］時の本実施例の電子回路装置の動作を、図
２、図３、図４に基づいて説明する。本実施例の電子回
路装置は、［高速読出し試験モード］を実行することに
より、「高速読出し」動作を保証する。尚、図３は、
［高速読出し試験モード］時のＣＰＵの制御フローチャ
ートを示す。また、図４は、［高速読出し試験モード］
時のシステムＬＳＩ３のタイムチャートを示す。

【００５７】ＣＰＵ１は、初期設定として、［通常使用
モード］にて動作中のシステムＬＳＩ３内のスタートレ
ジスタのレジスタ値を’１→０’に変更して［通常使用
モード］を停止させ、モード設定レジスタのレジスタ値
を’２：［高速読出し試験モード］’に設定する（図
３、Ｓ１）。ＣＰＵ１は、システムＬＳＩ３内のアドレ
スレジスタに「低速書込み」を実行するＤＲＡＭ２の指
定アドレス「Ｘ」「Ｙ」「Ｚ」を順に設定する（Ｓ
２）。その際、指定アドレスは、任意の１アドレス以上
とし、本実施例では３アドレスまで設定可能である。

【００５８】次にＣＰＵ１は、出力レジスタ群６のレジ
スタ［Ｂ１］、［Ｂ２］、［Ｂ３］にそれぞれ既知デー
タ「ｘ」「ｙ」「ｚ」を順に設定する（Ｓ３）。その
際、データは、任意の１つ以上とし、本実施例では３つ
まで設定可能である。次にＣＰＵ１は、遅延調整回路１
７内の遅延時間調整レジスタの初期値（０ｎｓ）を確認
し（Ｓ４）、この状態で、スタートレジスタのレジスタ
値を’０→１’に変更する（Ｓ５）。

【００５９】スタートレジスタのレジスタ値が’０→
１’に設定されると、システムＬＳＩ３は、図４に示す
ように、自動的に制御信号を生成し、［高速読出し試験
モード］にて動作を開始する。即ち、図４に示すよう
に、強制的に、ＤＲＡＭ２の所定アドレスに対して既知
のデータの「低速書込み」を実行後、同一アドレスに対
して「高速読出し」を実行する。この際、セレクタ１４
は、「低速書込み」を実行時は、メモリクロックとして
「低速のＡ」を選択し、「高速読出し」を実行時は、メ
モリクロックとして「高速のＢ」を選択する。また、セ
レクタ１０は、信号生成回路８ｂの出力を選択する。

【００６０】システムＬＳＩ３では、基本クロックに同
期してカウンタ１５がカウントを開始し（図４、Ｓ１
１）、以後［高速読出し試験モード］が終了するまでカ
ウントし続ける。タイミング生成回路１６は、Ｗｒｉｔ
ｅコマンドＯＮをＨレベルに設定して出力する（Ｓ１
２）。信号制御回路８ｂは、カウンタ値’１’、且つこ
の信号の立ち上がりでＷｒｉｔｅコマンドと指定アドレ
ス「Ｘ」をＤＲＡＭ２へ出力する（図４、）。同時
に、レジスタ［Ｂ１］内の既知データ「ｘ」は、この信
号の立ち上がりで出力バッファ１２へ転送される。出力
バッファ１２は、クロックｂの立ち上がりタイミングで
既知データ「ｘ」をＤＲＡＭ２へ出力する（図４、
）。

【００６１】ＤＲＡＭ２は、メモリクロック２の立ち上
がりで既知データ「ｘ」を書き込む（Ｓ１３）。既知デ
ータ「ｘ」の「低速書込み」を実行後、上記と同様に、
システムＬＳＩ３内の各回路は、ＤＲＡＭ２の指定アド
レス「Ｙ」に対する既知データ「ｙ」の「低速書込
み」、及びＤＲＡＭ２の指定アドレス「Ｚ」に対する既
知データ「ｚ」の「低速書込み」を実行し、カウンタ
値’６’で全ての「低速書込み」動作を終了する。この
時、タイミング生成回路１６は、ＷｒｉｔｅコマンドＯ
ＮをＬレベルに戻す（Ｓ１４）。

【００６２】同時にタイミング生成回路１６は、Ｒｅａ
ｄコマンドＯＮをＨレベルに設定して出力する（Ｓ１
４）。信号制御回路８ｂは、カウンタ値’７’、且つこ
の信号の立ち上がりでＲｅａｄコマンドと指定アドレス
「Ｘ」をＤＲＡＭ２へ出力する（図４、）。尚、タイ
ミング生成回路１６は、全ての指定アドレス（「Ｙ」
「Ｚ」）とＲｅａｄコマンドをＤＲＡＭ２へ出力後、Ｒ
ｅａｄコマンドＯＮをＬレベルに戻す（Ｓ１６）。

【００６３】Ｒｅａｄコマンドと指定アドレス「Ｘ」を
ＤＲＡＭ２へ出力後（図４、）、ＤＲＡＭ２は、メモ
リクロックの立ち上がりでＲｅａｄコマンドを取り込み
（Ｓ１５）、所定の遅延時間後、読出しデータを出力す
る（Ｓ１７）。システムＬＳＩ３は、カウンタ値’１
１’、且つクロックａの立ち上がりでその読出しデータ
をレジスタ［Ａ１］に取り込む（Ｓ１８）。尚、メモリ
クロックとクロックａは同相である。

【００６４】指定アドレス「Ｘ」に対する「高速読出
し」を実行後、上記と同様に、システムＬＳＩ３内の各
回路は、ＤＲＡＭ２の指定アドレス「Ｙ」に対する「高
速読出し」、及びＤＲＡＭ２の指定アドレス「Ｚ」に対
する「高速読出し」を実行し、カウンタ値’１３’で全
ての「高速読出し」動作を終了する（Ｓ１９）。尚、Ｄ
ＲＡＭ２からデータを読み出す毎に、前のデータはレジ
スタ［Ａ２］、レジスタ［Ａ３］へとシフトされる。従
って、この時点で最初の読出しデータは、レジスタ［Ａ
３］に存在する。

【００６５】また、システムＬＳＩ３は、ステップＳ１
９と同時に、スタートレジスタのレジスタ値を自動的
に’１→０’に戻し、図４に示すように、［高速読出し
試験モード］の動作を終了する（図３、Ｓ５）。次にＣ
ＰＵ１は、入力レジスタ群７内の読出しデータをＣＰＵ
インタフェース回路５を介して読出し（Ｓ６）、ＣＰＵ
１の既知データ「ｘ」、「ｙ」、「ｚ」と、その読出し
データとを比較して一致するかどうかを確認する（Ｓ
７）。または、ＣＰＵ１は、出力レジスタ群６内の既知
データ「ｘ」、「ｙ」、「ｚ」と、入力レジスタ群７内
の読出しデータとを、ＣＰＵインタフェース回路５を介
して読出し（Ｓ６）、そのデータを比較して一致するか
どうかを確認する（Ｓ７）。尚、上記比較は、ＣＰＵ１
内に限らず、ＣＰＵ１の命令によりシステムＬＳＩ３内
で行うこととしても良い。

【００６６】本実施例では、例えば、図４に示すよう
に、入力バッファ１１がステップＳ１７のクロックａの
立ち上がり、即ち、読出しデータの確定するステップＳ
１７の前に、読出しデータを取り込んでいるため、各レ
ジスタ［Ａ１］［Ａ２］［Ａ３］には、誤った読出しデ
ータが記憶されている。従って、本実施例では、既知デ
ータと読出しデータとは一致しない（Ｓ７、一致しな
い）。

【００６７】そこで、ＣＰＵ１は、遅延調整回路１７内
の遅延時間調整レジスタを変更し（本実施例では、先に
定義したように２ｎｓ毎に変更可能）（Ｓ４）、この状
態で、スタートレジスタのレジスタ値を’０→１’に変
更し（Ｓ５）、再度、［高速読出し試験モード］にて動
作を開始する。このように、ＣＰＵ１及びシステムＬＳ
Ｉ３は、既知データと読出しデータが一致するまで、遅
延調整回路１７内の遅延時間調整レジスタ値を２ｎｓ毎
に遅延させ、図３のステップＳ４からステップＳ７、及
び図４のステップＳ１１からステップＳ１９の動作を繰
り返し実行する。

【００６８】一致した場合（Ｓ７、一致）、ＣＰＵ１
は、モード設定レジスタのレジスタ値を’３：［通常使
用モード］’に設定し（Ｓ８）、図３に示すように、
［高速読出し試験モード］時の本実施例の電子回路装置
の動作を終了する。次に、先に説明した［高速書込み試
験モード］時の本実施例の電子回路装置の動作を、図
２、図３、図５に基づいて説明する。本実施例の電子回
路装置は、［高速書込み試験モード］を実行することに
より、「高速書込み」動作を保証する。尚、図３は、
［高速書込み試験モード］時のＣＰＵの制御フローチャ
ートを示す。また、図５は、［高速書込み試験モード］
時のシステムＬＳＩ３のタイムチャートを示す。

【００６９】ＣＰＵ１は、初期設定として、［通常使用
モード］にて動作中のシステムＬＳＩ３内のスタートレ
ジスタのレジスタ値を’１→０’に変更して［通常使用
モード］を停止させ、モード設定レジスタのレジスタ値
を’１：［高速書込み試験モード］’に設定する（図
３、Ｓ１）。ＣＰＵ１は、システムＬＳＩ３内のアドレ
スレジスタに「高速書込み」を実行するＤＲＡＭ２の指
定アドレス「Ｘ」「Ｙ」「Ｚ」を順に設定する（Ｓ
２）。その際、指定アドレスは、任意の１アドレス以上
とし、本実施例では３アドレスまで設定可能である。

【００７０】次にＣＰＵ１は、出力レジスタ群６のレジ
スタ［Ｂ１］、［Ｂ２］、［Ｂ３］にそれぞれ既知デー
タ「ｘ」「ｙ」「ｚ」を順に設定する（Ｓ３）。その
際、データは、任意の１つ以上とし、本実施例では３つ
まで設定可能である。次にＣＰＵ１は、遅延調整回路１
８内の遅延時間調整レジスタの初期値（０ｎｓ）を確認
し（Ｓ４）、この状態で、スタートレジスタのレジスタ
値を’０→１’に変更する（Ｓ５）。

【００７１】スタートレジスタのレジスタ値が’０→
１’に設定されると、システムＬＳＩ３は、図５に示す
ように、自動的に制御信号を生成し、［高速書込み試験
モード］にて動作を開始する。即ち、図５に示すよう
に、強制的に、ＤＲＡＭ２の所定アドレスに対して既知
のデータの「高速書込み」を実行後、同一アドレスに対
して「低速読出し」を実行する。この際、セレクタ１４
は、「高速書込み」を実行時は、メモリクロックとして
「高速のＢ」を選択し、「低速読出し」を実行時は、メ
モリクロックとして「低速のＡ」を選択する。また、セ
レクタ１０は、信号生成回路８ａの出力を選択する。

【００７２】システムＬＳＩ３では、基本クロックに同
期してカウンタ１５がカウントを開始し（図５、Ｓ２
１）、以後［高速書込み試験モード］が終了するまでカ
ウントし続ける。タイミング生成回路１６は、Ｗｒｉｔ
ｅコマンドＯＮをＨレベルに設定して出力する（Ｓ２
２）。信号制御回路８ａは、この信号の立ち上がりでＷ
ｒｉｔｅコマンドと指定アドレス「Ｘ」をＤＲＡＭ２へ
出力する（図５、）。同時に、レジスタ［Ｂ１］内の
既知データ「ｘ」は、この信号の立ち上がりで出力バッ
ファ１２へ転送される。出力バッファ１２は、クロック
ｂの立ち上がりタイミングで既知データ「ｘ」をＤＲＡ
Ｍ２へ出力する（図５、）。

【００７３】ＤＲＡＭ２は、メモリクロック２の立ち上
がりで既知データ「ｘ」を書き込む（Ｓ２３）。既知デ
ータ「ｘ」の「高速書込み」を実行後、上記と同様に、
システムＬＳＩ３内の各回路は、ＤＲＡＭ２の指定アド
レス「Ｙ」に対する既知データ「ｙ」の「高速書込
み」、及びＤＲＡＭ２の指定アドレス「Ｚ」に対する既
知データ「ｚ」の「高速書込み」を実行し、カウンタ
値’４’で全ての「高速書込み」動作を終了する。この
時、タイミング生成回路１６は、ＷｒｉｔｅコマンドＯ
ＮをＬレベルに戻す（Ｓ２４）。

【００７４】同時にタイミング生成回路１６は、Ｒｅａ
ｄコマンドＯＮをＨレベルに設定して出力する（Ｓ２
４）。信号制御回路８ａは、カウンタ値’４’、且つこ
の信号の立ち上がりでＲｅａｄコマンドと指定アドレス
「Ｘ」をＤＲＡＭ２へ出力する（図５、）。尚、タイ
ミング生成回路１６は、全ての指定アドレス（「Ｙ」
「Ｚ」）とＲｅａｄコマンドをＤＲＡＭ２へ出力後、Ｒ
ｅａｄコマンドＯＮをＬレベルに戻す（Ｓ２６）。

【００７５】Ｒｅａｄコマンドと指定アドレス「Ｘ」を
ＤＲＡＭ２へ出力後（図５、）、ＤＲＡＭ２は、メモ
リクロックの立ち上がりでＲｅａｄコマンドを取り込み
（Ｓ２５）、所定の遅延時間後、読出しデータを出力す
る（Ｓ２７）。システムＬＳＩ３は、カウンタ値’１
０’、且つクロックａの立ち上がりでその読出しデータ
をレジスタ［Ａ１］に取り込む（Ｓ２８）。尚、メモリ
クロックとクロックａは同相である。

【００７６】指定アドレス「Ｘ」に対する「低速読出
し」を実行後、上記と同様に、システムＬＳＩ３内の各
回路は、ＤＲＡＭ２の指定アドレス「Ｙ」に対する「低
速読出し」、及びＤＲＡＭ２の指定アドレス「Ｚ」に対
する「低速読出し」を実行し、全ての「低速読出し」動
作を終了する。尚、ＤＲＡＭ２からデータを読み出す毎
に、前のデータはレジスタ［Ａ２］、レジスタ［Ａ３］
へとシフトされる。従って、この時点で最初の読出しデ
ータは、レジスタ［Ａ３］に存在する。

【００７７】また、システムＬＳＩ３は、全ての指定ア
ドレス（「Ｘ」「Ｙ」「Ｚ」）からの読出しデータを取
り込み後、スタートレジスタのレジスタ値を自動的に’
１→０’に戻し、［高速書込み試験モード］の動作を終
了する（図３、Ｓ５）。次にＣＰＵ１は、入力レジスタ
群７内の読出しデータをＣＰＵインタフェース回路５を
介して読出し（Ｓ６）、ＣＰＵ１の既知データ「ｘ」、
「ｙ」、「ｚ」と、その読出しデータとを比較して一致
するかどうかを確認する（Ｓ７）。または、ＣＰＵ１
は、出力レジスタ群６内の既知データ「ｘ」、「ｙ」、
「ｚ」と、入力レジスタ群７内の読出しデータとを、Ｃ
ＰＵインタフェース回路５を介して読出し（Ｓ６）、そ
のデータを比較して一致するかどうかを確認する（Ｓ
７）。尚、上記比較は、ＣＰＵ１内に限らず、ＣＰＵ１
の命令によりシステムＬＳＩ３内で行うこととしても良
い。

【００７８】本実施例では、例えば、図５に示すよう
に、クロックｂの立ち上がりで出力バッファ１２から既
知データが出力される（図５、）が、既知データがデ
ータ線上で確定する前に、ＤＲＡＭ２にてデータを取り
込んでいるため、ＤＲＡＭ２には、既知データが書き込
まれていない。伴って、各レジスタ［Ａ１］［Ａ２］
［Ａ３］には、誤った読出しデータが記憶されている。
従って、本実施例では、既知データと読出しデータとは
一致しない（Ｓ７、一致しない）。

【００７９】そこで、ＣＰＵ１は、遅延調整回路１８内
の遅延時間調整レジスタを変更し（本実施例では、先に
定義したように２ｎｓ毎に変更可能）（Ｓ４）、この状
態で、スタートレジスタのレジスタ値を’０→１’に変
更し（Ｓ５）、再度、［高速書込み試験モード］にて動
作を開始する。このように、ＣＰＵ１及びシステムＬＳ
Ｉ３は、既知データと読出しデータが一致するまで、遅
延調整回路１８内の遅延時間調整レジスタ値を２ｎｓ毎
に遅延させ、図３のステップＳ４からステップＳ７、及
び図５のステップＳ２１からステップＳ２８の動作を繰
り返し実行する。この場合、既知データ（図５のＷｒｉ
ｔｅＤａｔａ）の確定時間は、２ｎｓ毎遅延されるの
で、このデータを取り込むメモリクロックは、図示のス
テップＳ３１、ステップＳ３２、及びステップＳ３３と
なる。

【００８０】ステップＳ７の確認にて一致した場合（Ｓ
７、一致）、ＣＰＵ１は、モード設定レジスタのレジス
タ値を’３：［通常使用モード］’に設定し（Ｓ８）、
図３に示すように、［高速書込み試験モード］時の本実
施例の電子回路装置の動作を終了する。上記のように、
図２に示す本実施例の電子回路装置は、入力レジスタ群
７内の読出しデータと、出力レジスタ群６内の書き込み
データとが異なる場合でも、［高速読出し試験モード］
及び［高速書込み試験モード］を実行して、読出しデー
タと書込みデータが一致するかどうかを確認することに
より、［通常使用モード］時の、「高速書込み」、及び
「高速読出し」が、正常かどうかを判断することができ
る。即ち、本実施例の電子回路装置は、「高速書込み」
に異常が発生したのか、「高速読出し」に異常が発生し
たのか、または両方に異常が発生したのかを判断するこ
とができる。

【００８１】また、本実施例の電子回路装置は、［高速
読出し試験モード］及び［高速書込み試験モード］を実
行し、遅延調整回路１７及び遅延調整回路１８を調整す
ることができる。即ち、「高速書込み」に異常が発生し
た場合はクロックｂの遅延時間を調整し、「高速読出
し」に異常が発生した場合はクロックａの遅延時間を調
整する。そのため、本実施例の電子回路装置では、デー
タ線に配線遅延がある場合でも、確実にＤＲＡＭ２側で
書込みデータを書き込め、確実にシステムＬＳＩ３側で
読出しデータを読み込める。

【００８２】このように、本実施例によれば、データ線
に配線遅延が発生した場合でも、ＣＰＵ１がＤＲＡＭ２
に対するデータの読出し動作、及び書込み動作を正確に
実行可能なシステムＬＳＩ３を有する電子回路装置を提
供できる。また、本実施例の電子回路装置において、図
示はしないが、ＤＲＡＭ２とシステムＬＳＩ３とを接続
する複数のデータ線一本一本に対して独立に、クロック
ａ及びクロックｂの遅延時間を調整することも可能であ
る。

【００８３】この場合、本実施例の電子回路装置は、先
に説明したように、ＣＰＵ１による遅延調整回路１７、
１８の制御で、グローバル的にクロックａ、ｂの遅延時
間を調整可能とし、更に、複数のデータ線一本一本に対
して独立に、クロックａ、ｂの遅延時間を調整可能とす
る。そのため、ＤＲＡＭ２とシステムＬＳＩ３とを接続
するデータ線に配線遅延のばらつきが発生し、一部のデ
ータ線上のデータが読み書きできない場合でも、その一
部のデータ線に対してのみクロックａ、ｂの遅延時間を
調整でき、より効率的に、確実な読み書きが可能とな
る。

【００８４】従って、本発明によれば、データ線に配線
遅延及び配線遅延のばらつきが発生した場合でも、ＣＰ
Ｕ１がＤＲＡＭ２に対するデータの読出し動作、及び書
込み動作を正確に実行可能なシステムＬＳＩ３を有する
電子回路装置を提供できる。図６は、図２に示す本実施
例の電子回路装置における、システムＬＳＩ３内の遅延
調整回路１７及び１８の詳細を示す。

【００８５】遅延調整回路１７、１８は、図６に示すよ
うに、各遅延素子（遅延素子３１ａ、３１ｂ、３１ｃ、
３１ｄ、３１ｅ、３１ｆに相当）と遅延時間調整レジス
タ３２とセレクタ３３から構成される。尚、遅延素子の
個数は任意とする。このように構成される遅延調整回路
１７、１８は、ＣＰＵ１からの制御（レジスタ設定）に
より、遅延時間を設定し（遅延時間調整レジスタ３２の
機能）、更にいずれか一つの遅延素子の出力を選択し
（セレクタ３３の機能）、クロックａ、ｂをそれぞれ入
力バッファ１１または出力バッファ１２に出力する。

【００８６】

【発明の効果】上述の如く、本発明の電子回路装置で
は、読出しデータ記憶手段内の読出しデータと、書込み
データ記憶手段書内の込みデータとが異なる場合でも、
書込み動作に異常が発生したのか、読出し動作に異常が
発生したのか、または両方の動作に異常が発生したのか
を判断することが可能となる。

【００８７】更にＣＰＵにてタイミング調整手段を制御
することにより、システムクロックの遅延時間を調整
し、例えば、書込み動作に異常が発生した場合は半導体
記憶装置に対するクロックの遅延時間を調整し、読出し
動作に異常が発生した場合はインタフェース回路に対す
るクロックの遅延時間を調整することが可能となる。そ
のため、本発明の電子回路装置によれば、データ線に配
線遅延がある場合でも、確実にインタフェース回路側で
読出しデータを読み込むことができる。同様に、確実に
半導体記憶装置に対して書込みデータを書き込むことが
できる。

【００８８】また、本発明の電子回路装置によれば、半
導体記憶装置とインタフェース回路とを接続するデータ
線に配線遅延のばらつきが発生し、一部のデータ線上の
データが読み書きできない場合でも、その一部のデータ
に対してのみクロックの遅延時間を調整し、確実な読み
書きが可能となる。従って、本発明によれば、データ線
に配線遅延、及び配線遅延のばらつきが発生した場合で
も、ＣＰＵが半導体記憶装置に対するデータの読出し動
作、及び書込み動作を正確に実行可能なインタフェース
回路、及び該インタフェース回路を有する電子回路装置
を提供することができる。

【図面の簡単な説明】

【図１】従来の電子回路装置である。

【図２】本発明の実施例である。

【図３】ＣＰＵの制御フローチャートである。

【図４】高速読出し試験モード時のタイムチャートであ
る。

【図５】高速書込み試験モード時のタイムチャートであ
る。

【図６】遅延調整回路の詳細である。

【符号の説明】

１ＣＰＵ２ＤＲＡＭ３システムＬＳＩ４クロック発生回路５ＣＰＵインタフェース回路６出力レジスタ群７入力レジスタ群８ａ，８ｂ，８ｃ信号生成回路９モード選択／スタートレジスタ１０セレクタ１１入力バッファ１２出力バッファ１３分周器１４セレクタ１５カウンタ１６タイミング生成回路３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ遅
延素子３２遅延時間調整レジスタ３３セレクタ１０１ＣＰＵ１０２ＤＲＡＭ１０３システムＬＳＩ１０４クロック発生回路１０５ＣＰＵインタフェース１０６出力レジスタ１０７入力レジスタ１０８信号生成回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ０６Ｆ 1/04 ３２０Ａ

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、外部からのクロックを基準と
して動作する半導体記憶装置と、該ＣＰＵからの制御に
より該半導体記憶装置に対するデータの読出し及び書込
みを可能とするインタフェース回路とを有する電子回路
装置において、該インタフェース回路は、該半導体記憶装置からの読出
しデータを記憶する読出しデータ記憶手段と、該半導体記憶装置への書込みデータを記憶する書込みデ
ータ記憶手段と、該ＣＰＵからの制御により読出し速度及び書込み速度を
所定の速度に設定可能な動作速度設定手段とを有し、該ＣＰＵにて該読出しデータ記憶手段内の読出しデータ
と該書込みデータ記憶手段内の書込みデータとを比較す
ることを特徴とする電子回路装置。
【請求項２】請求項１記載の電子回路装置において、前記動作速度設定手段にて設定可能な所定の速度は、前記半導体記憶装置の所定アドレスに対して書込み動作
を実行後、同一アドレスに対して読出し動作を実行する
場合に、書込みデータ記憶手段内の書込みデータと読出
しデータ記憶手段内の読出しデータとが確実に同一とな
る速度にて動作する低速書込みモード、及び低速読出し
モードと、該低速書込みモードよりも高速に動作する高速書込みモ
ードと、該低速読出しモードよりも高速に動作する高速読出しモ
ードとし、通常、該高速書込みモード及び該高速読出しモードにて
動作することを特徴とする電子回路装置。
【請求項３】請求項２記載の電子回路装置において、通常動作時、読出しデータと書込みデータとが異なる場
合、前記ＣＰＵは、前記低速書込みモードにて書込み動作を
実行後、同一アドレスに対して前記高速読出しモードに
て読出し動作を実行して、読出しデータと書込みデータ
が一致するかどうかを確認し、更に前記高速書込みモードにて書込み動作を実行後、同
一アドレスに対して前記低速読出しモードにて読出し動
作を実行して、読出しデータと書込みデータが一致する
かどうかを確認することにより、通常動作時の、該高速書込みモードによる書込み動作、
及び該高速読出しモードによる読出し動作が、正常かど
うかを判断することを特徴とする電子回路装置。
【請求項４】請求項１乃至３いずれか一項記載の電子
回路装置において、前記インタフェース回路は、前記読出しデータ記憶手段
内の読出しデータと前記書込みデータ記憶手段内の書込
みデータとの比較結果が異なるときに、前記クロックの
遅延時間を調整するタイミング調整手段を有することを
特徴とする電子回路装置。
【請求項５】請求項４記載の電子回路装置において、前記タイミング調整手段は、半導体記憶装置とインタフ
ェース回路とを接続する各データ信号に対して独立に、
前記クロックの遅延時間を調整することを特徴とする電
子回路装置。
【請求項６】請求項１乃至５いずれか一項記載の電子
回路装置において、前記読出しデータ記憶手段は、複数段接続する構成と
し、順に半導体記憶装置からの読出しデータを記憶する
ことを特徴とする電子回路装置。
【請求項７】請求項１乃至６いずれか一項記載の電子
回路装置において、前記書込みデータ記憶手段は、複数段構成とし、順に半
導体記憶装置への書込みデータを記憶することを特徴と
する電子回路装置。
【請求項８】ＣＰＵからの制御により、外部からのク
ロックを基準として動作する半導体記憶装置に対するデ
ータの読出し、及び書込みを可能とするインタフェース
回路において、該半導体記憶装置からの読出しデータを記憶する読出し
データ記憶手段と、該半導体記憶装置への書込みデータを記憶する書込みデ
ータ記憶手段と、該ＣＰＵからの制御により読出し速度及び書込み速度を
所定の速度に設定可能な動作速度設定手段とを有するこ
とを特徴とするインタフェース回路。
【請求項９】請求項８記載のインタフェース回路にお
いて、前記動作速度設定手段にて設定可能な所定の速度は、前記半導体記憶装置の所定アドレスに対して書込み動作
を実行後、同一アドレスに対して読出し動作を実行する
場合に、書込みデータ記憶手段内の書込みデータと読出
しデータ記憶手段内の読出しデータとが確実に同一とな
る速度にて動作する低速書込みモード、及び低速読出し
モードと、該低速書込みモードよりも高速に動作する高速書込みモ
ードと、該低速読出しモードよりも高速に動作する高速読出しモ
ードとし、通常、該高速書込みモード及び該高速読出しモードにて
動作することを特徴とするインタフェース回路。
【請求項１０】請求項８または９記載のインタフェー
ス回路において、前記読出しデータ記憶手段内の読出しデータと前記書込
みデータ記憶手段内の書込みデータとの比較結果が異な
るときに、前記クロックの遅延時間を調整するタイミン
グ調整手段を有することを特徴とするインタフェース回
路。
【請求項１１】請求項１０記載のインタフェース回路
において、前記タイミング調整手段は、半導体記憶装置と接続する
各データ信号に対して独立に、前記クロックの遅延時間
を調整することを特徴とするインタフェース回路。
【請求項１２】請求項８乃至１１いずれか一項記載の
インタフェース回路において、前記読出しデータ記憶手段は、複数段接続する構成と
し、順に半導体記憶装置からの読出しデータを記憶する
ことを特徴とするインタフェース回路。
【請求項１３】請求項８乃至１２いずれか一項記載の
インタフェース回路において、前記書込みデータ記憶手段は、複数段構成とし、順に半
導体記憶装置への書込みデータを記憶することを特徴と
するインタフェース回路。