JP2665188B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JP2665188B2 JP2665188B2 JP7069211A JP6921195A JP2665188B2 JP 2665188 B2 JP2665188 B2 JP 2665188B2 JP 7069211 A JP7069211 A JP 7069211A JP 6921195 A JP6921195 A JP 6921195A JP 2665188 B2 JP2665188 B2 JP 2665188B2
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Description
【０００１】
【産業上の利用分野】本発明はバッファ回路に関し、特
に通信装置においてデータのビット位相やフレーム位相
を制御するために使用されるバッファ回路に関する。
に通信装置においてデータのビット位相やフレーム位相
を制御するために使用されるバッファ回路に関する。
【０００２】
【従来の技術】位相同期していない別々のクロックによ
り動作する通信装置間でデータを送受する場合等に、バ
ッファ回路が使用される。
り動作する通信装置間でデータを送受する場合等に、バ
ッファ回路が使用される。
【０００３】従来のバッファ回路は、データを記憶する
メモリと、入力データのクロックにより書込みアドレス
を生成する書込みアドレスカウンタと、出力データのク
ロックにより読出しアドレスを生成する読出しアドレス
カウンタと、書込みアドレスカウンタまたは読出しアド
レスカウンタを制御して、正しく書込み及び読出しが行
われるように制御する位相判定回路とにより構成されて
いる。位相判定回路は、書込み位相と読出し位相とが接
近してデータの読出しに誤りが生じる位相関係になる
と、書込みアドレスカウンタまたは読出しアドレスカウ
ンタを制御して、相対位相が安全な位相関係になるよう
に再設定するための操作（位相ジャンプと称する）を自
動的に行う。
メモリと、入力データのクロックにより書込みアドレス
を生成する書込みアドレスカウンタと、出力データのク
ロックにより読出しアドレスを生成する読出しアドレス
カウンタと、書込みアドレスカウンタまたは読出しアド
レスカウンタを制御して、正しく書込み及び読出しが行
われるように制御する位相判定回路とにより構成されて
いる。位相判定回路は、書込み位相と読出し位相とが接
近してデータの読出しに誤りが生じる位相関係になる
と、書込みアドレスカウンタまたは読出しアドレスカウ
ンタを制御して、相対位相が安全な位相関係になるよう
に再設定するための操作（位相ジャンプと称する）を自
動的に行う。
【０００４】なお、位相ジャンプが実行された瞬間にデ
ータエラーが発生するので、位相ジャンプは極力抑える
必要がある。このため、通常、書込みアドレスカウンタ
と読出しアドレスカウンタとの相対位相をずらせる際に
は、書込みクロックと読出しクロックとの相対的な位相
変動を見込んだ十分な量だけ移動させる操作を行ってい
る。
ータエラーが発生するので、位相ジャンプは極力抑える
必要がある。このため、通常、書込みアドレスカウンタ
と読出しアドレスカウンタとの相対位相をずらせる際に
は、書込みクロックと読出しクロックとの相対的な位相
変動を見込んだ十分な量だけ移動させる操作を行ってい
る。
【０００５】
【発明が解決しようとする課題】上述した従来のバッフ
ァ回路では、動作開始時に書込み位相と読出し位相とが
接近していた場合、動作開始後に装置の運用状態におい
て位相ジャンプが実行されてデータエラーが発生すると
いう問題点を有している。
ァ回路では、動作開始時に書込み位相と読出し位相とが
接近していた場合、動作開始後に装置の運用状態におい
て位相ジャンプが実行されてデータエラーが発生すると
いう問題点を有している。
【０００６】本発明の目的は、動作開始後の運用状態に
おいて、位相ジャンプが実行されてもデータエラーが発
生しないバッファ回路を提供することにある。
おいて、位相ジャンプが実行されてもデータエラーが発
生しないバッファ回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明のバッファ回路
は、書込みアドレスに応じて入力データを記憶し読出し
アドレスに応じてデータを読み出すメモリと、書込みア
ドレスリセットパルスによりリセットして書込みクロッ
クをカウントして前記書込みアドレスを生成する書込み
アドレス発生部と、読出しアドレスリセットパルスによ
りリセットして読出しクロックをカウントして前記読出
しアドレスを生成する読出しアドレス発生部と、前記書
込みクロックに基づき前記書込みアドレスリセットパル
スおよび読出し禁止パルスを生成する書込みリセットパ
ルス発生部と、前記読出しクロックに基づき互いに１８
０度の位相差を有する第１および第２の読出しアドレス
リセットパルスをそれぞれ生成する読出しリセットパル
ス発生部と、選択信号に応じて前記第１および第２の読
出しアドレスリセットパルスの内いずれか一方を選択し
て前記読出しアドレスリセットパルスとして前記読出し
アドレス発生部へ出力する選択部と、前記書込みアドレ
スリセットパルスと前記第１，第２の読出しアドレスリ
セットパルスとの位相をそれぞれ比較して前記書込みア
ドレスリセットパルスが発生した後に最初に発生する前
記読出しアドレスリセットパルスを選択するように前記
選択信号を生成する比較部とを備える。
は、書込みアドレスに応じて入力データを記憶し読出し
アドレスに応じてデータを読み出すメモリと、書込みア
ドレスリセットパルスによりリセットして書込みクロッ
クをカウントして前記書込みアドレスを生成する書込み
アドレス発生部と、読出しアドレスリセットパルスによ
りリセットして読出しクロックをカウントして前記読出
しアドレスを生成する読出しアドレス発生部と、前記書
込みクロックに基づき前記書込みアドレスリセットパル
スおよび読出し禁止パルスを生成する書込みリセットパ
ルス発生部と、前記読出しクロックに基づき互いに１８
０度の位相差を有する第１および第２の読出しアドレス
リセットパルスをそれぞれ生成する読出しリセットパル
ス発生部と、選択信号に応じて前記第１および第２の読
出しアドレスリセットパルスの内いずれか一方を選択し
て前記読出しアドレスリセットパルスとして前記読出し
アドレス発生部へ出力する選択部と、前記書込みアドレ
スリセットパルスと前記第１，第２の読出しアドレスリ
セットパルスとの位相をそれぞれ比較して前記書込みア
ドレスリセットパルスが発生した後に最初に発生する前
記読出しアドレスリセットパルスを選択するように前記
選択信号を生成する比較部とを備える。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００９】図１は本発明の一実施例を示すブロック図
である。ここで、入力データＤ１は、フレーム単位でメ
モリ１に一旦格納された後に位相制御されて読み出さ
れ、出力データＤ２として送出される。
である。ここで、入力データＤ１は、フレーム単位でメ
モリ１に一旦格納された後に位相制御されて読み出さ
れ、出力データＤ２として送出される。
【００１０】メモリ１は、書込みアドレスＡＤ１に応じ
て入力データＤ１をフレーム単位で記憶し、読出しアド
レスＡＤ２に応じて出力データＤ２をフレーム単位で読
み出す。書込みアドレス発生部２はカウンタを有し、書
込みアドレスリセットパルスＡＲ１によりリセットして
書込みクロックＣＬ１をカウントし、書込みアドレスＡ
Ｄ１を生成する。同様に、読出しアドレス発生部３もカ
ウンタを有しており、読出しアドレスリセットパルスＡ
Ｒ２によりリセットして読出しクロックＣＬ２をカウン
トし、読出しアドレスＡＤ２を生成する。
て入力データＤ１をフレーム単位で記憶し、読出しアド
レスＡＤ２に応じて出力データＤ２をフレーム単位で読
み出す。書込みアドレス発生部２はカウンタを有し、書
込みアドレスリセットパルスＡＲ１によりリセットして
書込みクロックＣＬ１をカウントし、書込みアドレスＡ
Ｄ１を生成する。同様に、読出しアドレス発生部３もカ
ウンタを有しており、読出しアドレスリセットパルスＡ
Ｒ２によりリセットして読出しクロックＣＬ２をカウン
トし、読出しアドレスＡＤ２を生成する。
【００１１】書込みリセットパルス発生部４は、書込み
クロックＣＬ１に基づき書込みアドレスリセットパルス
ＡＲ１および読出し禁止パルスＡＲ０を生成する。この
読出し禁止パルスＡＲ０は、書込みアドレスと同一の読
出しアドレスが同時に発生してデータエラーが発生しな
いようにするために、伝送路のジッタ等を考慮して設定
される読出し禁止領域を示すパルスである。
クロックＣＬ１に基づき書込みアドレスリセットパルス
ＡＲ１および読出し禁止パルスＡＲ０を生成する。この
読出し禁止パルスＡＲ０は、書込みアドレスと同一の読
出しアドレスが同時に発生してデータエラーが発生しな
いようにするために、伝送路のジッタ等を考慮して設定
される読出し禁止領域を示すパルスである。
【００１２】読出しリセットパルス発生部５は、読出し
クロックＣＬ２に基づいて、互いに１８０度の位相差を
有する２つの読出しアドレスリセットパルスＡＲ２１，
ＡＲ２２をそれぞれ生成する。選択部６は、選択信号Ｓ
１に応じて、読出しアドレスリセットパルスＡＲ２１，
ＡＲ２２の内いずれか一方を選択し、読出しアドレスリ
セットパルスＡＲ２として読出しアドレス発生部３へ出
力する。
クロックＣＬ２に基づいて、互いに１８０度の位相差を
有する２つの読出しアドレスリセットパルスＡＲ２１，
ＡＲ２２をそれぞれ生成する。選択部６は、選択信号Ｓ
１に応じて、読出しアドレスリセットパルスＡＲ２１，
ＡＲ２２の内いずれか一方を選択し、読出しアドレスリ
セットパルスＡＲ２として読出しアドレス発生部３へ出
力する。
【００１３】比較部７は、装置の立ち上げ期間内に、書
込みアドレスリセットパルスＡＲ１と読出しアドレスリ
セットパルスＡＲ２１，ＡＲ２２との位相を比較し、書
込みアドレスリセットパルスＡＲ１が発生した後、最初
に発生する読出しアドレスリセットパルスを選択するよ
うに選択信号Ｓ１を生成する。なお、パワーオンリセッ
トパルスＰＲ１およびＰＲ２は、装置の立ち上げ期間の
開始および終了をそれぞれ示すパルスである。
込みアドレスリセットパルスＡＲ１と読出しアドレスリ
セットパルスＡＲ２１，ＡＲ２２との位相を比較し、書
込みアドレスリセットパルスＡＲ１が発生した後、最初
に発生する読出しアドレスリセットパルスを選択するよ
うに選択信号Ｓ１を生成する。なお、パワーオンリセッ
トパルスＰＲ１およびＰＲ２は、装置の立ち上げ期間の
開始および終了をそれぞれ示すパルスである。
【００１４】このように、装置の立ち上げ時において、
書込み位相と読出し位相とを比較し、互いに１８０°の
位相差を有する読出しアドレスリセットパルスＡＲ２
１，ＡＲ２２の内、書込みアドレスリセットパルスＡＲ
１が発生してから最初に発生する読出しアドレスリセッ
トパルスを選択するように選択部６を切替えることによ
り、位相ジャンプが実行されても、書込み位相と同一フ
レーム内の読出しアドレスリセットパルスに位相が切替
わり、メモリ１に書込まれた同一フレームのデータを読
出し禁止期間を避けて読出すことができるので、データ
エラーは生じない。すなわち、装置の立ち上け時におい
て、読出しアドレスリセットパルスが書込みアドレスリ
セットパルスの直前に接近し、かつ、読出しアドレスリ
セットパルスが読出し禁止開始点に位置した場合、従来
のバッファ回路では、読出し禁止期間に入ってフレーム
の最後の方のデータ読出しが中断するが、書込みアドレ
スリセットパルスは読出し禁止期間内にあっても次のフ
レームのデータで前のフレームのデータを書替えていく
ため、前のフレームの最後の方のデータを読出すことが
できずにデータエラーが発生する。しかし本発明では、
このような事態を回避できる。
書込み位相と読出し位相とを比較し、互いに１８０°の
位相差を有する読出しアドレスリセットパルスＡＲ２
１，ＡＲ２２の内、書込みアドレスリセットパルスＡＲ
１が発生してから最初に発生する読出しアドレスリセッ
トパルスを選択するように選択部６を切替えることによ
り、位相ジャンプが実行されても、書込み位相と同一フ
レーム内の読出しアドレスリセットパルスに位相が切替
わり、メモリ１に書込まれた同一フレームのデータを読
出し禁止期間を避けて読出すことができるので、データ
エラーは生じない。すなわち、装置の立ち上け時におい
て、読出しアドレスリセットパルスが書込みアドレスリ
セットパルスの直前に接近し、かつ、読出しアドレスリ
セットパルスが読出し禁止開始点に位置した場合、従来
のバッファ回路では、読出し禁止期間に入ってフレーム
の最後の方のデータ読出しが中断するが、書込みアドレ
スリセットパルスは読出し禁止期間内にあっても次のフ
レームのデータで前のフレームのデータを書替えていく
ため、前のフレームの最後の方のデータを読出すことが
できずにデータエラーが発生する。しかし本発明では、
このような事態を回避できる。
【００１５】図２は比較部７の一例を示す回路図であ
り、図３は動作を示すタイミングチャートである。ここ
で、信号Ｓａは、書込みアドレスリセットパルスＡＲ１
と読出しアドレスリセットパルスＡＲ２１とを受けて動
作するフリップフロップ回路の出力であり、信号Ｓｂ
は、書込みアドレスリセットパルスＡＲ１と読出しアド
レスリセットパルスＡＲ２２とを受けて動作するフリッ
プフロップ回路の出力である。また、終段のフリップフ
ロップ回路は、装置立ち上げ開始時にパワーオンリセッ
トパルスＰＲ１が「Ｈ」レベルになったとき、読出しア
ドレスリセットパルスＡＲ２２を選択する選択信号Ｓ１
を出力する。また、パワーオンリセットパルスＰＲ１が
「Ｈ」レベルになった後、パワーオンリセットパルスＰ
Ｒ２が「Ｈ」レベルとなるまでの所定の立ち上げ時間内
で信号Ｓｃがアクティブになれば、読出しアドレスリセ
ットパルスＡＲ２１を選択する選択信号Ｓ１を出力す
る。
り、図３は動作を示すタイミングチャートである。ここ
で、信号Ｓａは、書込みアドレスリセットパルスＡＲ１
と読出しアドレスリセットパルスＡＲ２１とを受けて動
作するフリップフロップ回路の出力であり、信号Ｓｂ
は、書込みアドレスリセットパルスＡＲ１と読出しアド
レスリセットパルスＡＲ２２とを受けて動作するフリッ
プフロップ回路の出力である。また、終段のフリップフ
ロップ回路は、装置立ち上げ開始時にパワーオンリセッ
トパルスＰＲ１が「Ｈ」レベルになったとき、読出しア
ドレスリセットパルスＡＲ２２を選択する選択信号Ｓ１
を出力する。また、パワーオンリセットパルスＰＲ１が
「Ｈ」レベルになった後、パワーオンリセットパルスＰ
Ｒ２が「Ｈ」レベルとなるまでの所定の立ち上げ時間内
で信号Ｓｃがアクティブになれば、読出しアドレスリセ
ットパルスＡＲ２１を選択する選択信号Ｓ１を出力す
る。
【００１６】
【発明の効果】以上説明したように本発明によれば、互
いに１８０度の位相差を有する２つの読出しアドレスリ
セットパルスを生成し、装置立ち上げ時に、書込みアド
レスリセットパルスが発生してから最初に発生する読出
しアドレスリセットパルスを選択して読出しアドレスを
生成することにより、位相ジャンプが実行されても、同
一フレーム内の読出しアドレスリセットパルスに位相が
切替わるので、データエラーは生じないという効果があ
る。
いに１８０度の位相差を有する２つの読出しアドレスリ
セットパルスを生成し、装置立ち上げ時に、書込みアド
レスリセットパルスが発生してから最初に発生する読出
しアドレスリセットパルスを選択して読出しアドレスを
生成することにより、位相ジャンプが実行されても、同
一フレーム内の読出しアドレスリセットパルスに位相が
切替わるので、データエラーは生じないという効果があ
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示した比較部７の一例を示す回路図であ
る。
る。
【図３】図２に示した比較部７の動作を示すタイミング
チャートである。
チャートである。
１ メモリ ２ 書込みアドレス発生部 ３ 読出しアドレス発生部 ４ 書込みリセットパルス発生部 ５ 読出しリセットパルス発生部 ６ 選択部 ７ 比較部 ＡＤ１ 書込みアドレス ＡＤ２ 読出しアドレス ＡＲ１ 書込みアドレスリセットパルス ＡＲ２，ＡＲ２１，ＡＲ２２ 読出しアドレスリセッ
トパルス ＡＲ０ 読出し禁止パルス ＣＬ１ 書込みクロック ＣＬ２ 読出しクロック Ｄ１ 入力データ Ｄ２ 出力データ ＰＲ１，ＰＲ２ パワーオンリセットパルス Ｓ１ 選択信号
トパルス ＡＲ０ 読出し禁止パルス ＣＬ１ 書込みクロック ＣＬ２ 読出しクロック Ｄ１ 入力データ Ｄ２ 出力データ ＰＲ１，ＰＲ２ パワーオンリセットパルス Ｓ１ 選択信号
Claims (1)
- 【請求項１】 書込みアドレスに応じて入力データを記
憶し読出しアドレスに応じてデータを読み出すメモリ
と、書込みアドレスリセットパルスによりリセットして
書込みクロックをカウントして前記書込みアドレスを生
成する書込みアドレス発生部と、読出しアドレスリセッ
トパルスによりリセットして読出しクロックをカウント
して前記読出しアドレスを生成する読出しアドレス発生
部と、前記書込みクロックに基づき前記書込みアドレス
リセットパルスおよび読出し禁止パルスを生成する書込
みリセットパルス発生部と、前記読出しクロックに基づ
き互いに１８０度の位相差を有する第１および第２の読
出しアドレスリセットパルスをそれぞれ生成する読出し
リセットパルス発生部と、選択信号に応じて前記第１お
よび第２の読出しアドレスリセットパルスの内いずれか
一方を選択して前記読出しアドレスリセットパルスとし
て前記読出しアドレス発生部へ出力する選択部と、前記
書込みアドレスリセットパルスと前記第１，第２の読出
しアドレスリセットパルスとの位相をそれぞれ比較して
前記選択信号を生成する比較部とを有し、この比較部
は、装置立ち上け時に前記書込みアドレスリセットパル
スが発生してから最初に発生する前記読出しアドレスリ
セットパルスを選択する前記選択信号を生成することを
特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069211A JP2665188B2 (ja) | 1995-03-28 | 1995-03-28 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7069211A JP2665188B2 (ja) | 1995-03-28 | 1995-03-28 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08263266A JPH08263266A (ja) | 1996-10-11 |
| JP2665188B2 true JP2665188B2 (ja) | 1997-10-22 |
Family
ID=13396167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7069211A Expired - Fee Related JP2665188B2 (ja) | 1995-03-28 | 1995-03-28 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2665188B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4707207B2 (ja) * | 2000-04-14 | 2011-06-22 | 三菱電機株式会社 | オーバーレイ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2608766B2 (ja) * | 1988-07-20 | 1997-05-14 | 富士通株式会社 | エラステイックストアドメモリ |
-
1995
- 1995-03-28 JP JP7069211A patent/JP2665188B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08263266A (ja) | 1996-10-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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