JPH04142649A - メモリ装置 - Google Patents

メモリ装置

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JPH04142649A
JPH04142649A JP2265000A JP26500090A JPH04142649A JP H04142649 A JPH04142649 A JP H04142649A JP 2265000 A JP2265000 A JP 2265000A JP 26500090 A JP26500090 A JP 26500090A JP H04142649 A JPH04142649 A JP H04142649A
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JP
Japan
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clock
address
signal
circuit
phase
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JP2265000A
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Kazuhiko Ide
和彦 井出
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Toshiba Corp
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Toshiba Corp
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter

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  • Microelectronics & Electronic Packaging (AREA)
  • Information Transfer Systems (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は２つのディジタル信号処理系の間でデータを
授受するためのバッファメモリに関する。
（従来の技術） 周知のようにディジタル信号においては自局と対局との
間のクロック速度差及び伝送線路の温度変動等によるク
ロックの揺らぎを吸収するため、バッファメモリを用い
て２つのディジタル信号処理系の間でデータの授受を行
っている。
第３図は従来のメモリ装置を示している。
入力端子３００に導入されたデータ信号はバッファメモ
リ回路３０６と書き込みアドレスカウンタ回路３０３に
入力され、第１のクロックか書き込みアドレスカウンタ
回路３０３に入力される。
書き込みアドレスカウンタ回路３０３は、第１のクロッ
クのカウンタ動作を行って、入力データ信号を書き込む
ための書き込みクロック及び書き込みアドレス信号を出
力する。
書き込みクロック及び書き込みアドレス信号は、バッフ
ァメモリ回路３０６の書き込みクロック入力端子及び書
き込みアドレス信号入力端子にそれぞれ入力される。入
力データ信号は、これらの信号に基づいてバッファメモ
リ回路３０６の指定番地に記憶される。
一方、読み出しアドレスカウンタ回路３１３は、第２の
クロックのカウント動作を行って、読み出しクロック及
び読み出しアドレス信号を出力する。
読み出しクロック及び読み出しアドレス信号は、バッフ
ァメモリ回路３０６の読み出しクロック入力端子及び読
み出しアドレス信号入力端子にそれぞれ入力される。
バッファメモリ回路３０６の指定番地に記憶された入力
データ信号は、これらの信号に基づいて読み出され出力
端子３１６に導出される。
前記書き込みアドレス信号及び読み出しアドレス信号は
、位相比較回路３０７に入力される。この位相比較回路
３０７は、書き込みアドレスと読み出しアドレスの位相
差（両アドレス値の差）に対応した位相比較信号を得る
ものである。位相比較信号は、バッファメモリ３０６の
書き込みアドレス信号と読み出しアドレス信号との差分
信号により得られる。位相比較信号は信号処理回路３１
１に入力される。
信号処理回路３１１は、位相比較信号に基づき書き込み
クロック周期に対して読み出しクロック周期が早い場合
は、所定時間内に読み出すデータの数を少なくする制御
信号を出力する。逆に読み出しクロック周期が遅い場合
は、所定時間内に読み出すデータの数を多くする制御信
号を出力する。
このように信号処理回路３１１で生成された読み出しア
ドレスカウンタ制御信号は、読み出しアドレスカウンタ
回路の制御端子に入力される。
以下、第４図を参照して第３図に示したメモリ装置の動
作を説明する。
第４図において、（ａ）及び（ｂ）は、それぞれ書き込
みアドレスカウンタ３０３から出力される書き込みクロ
ック及び書き込みアドレス信号を示し、（ｃ）、（ｅ）
、（ｇ）及び（ｄ）。
（ｆ）、　　（ｈ）は、それぞれ読み出アドレスカウン
タ３１３から出力される読み出しクロック及び読み出し
アドレス信号を示している。
このメモリ装置では、バッファメモリ回路３０６の書き
込み番地及び読み出し番地をリング状かつ一方向に指定
していく。この際、読み出し番地が書き込み番地を追い
越さないように、又は書き込み番地か読み出し番地を追
い越さないようにするため次のような動作をする。
第４図（ａ）の書き込みクロックの４０９の位置におけ
る入力データ信号はスタッフィングビットであるとする
。従って、第４図（ａ）、（ｂ）に示すように書き込み
クロック、書き込みアドレス信号を４０９で停止させ、
バッファメモリ回路３０６へのデータの書き込みは行わ
ない。
第１及び第２のクロックの周期が等しい場合は、書き込
みアドレスと読み出しアドレスとの差は一定値に保持さ
れる。従って、位相比較回路３０７の出力値がこの一定
値に等しい場合は、第１のクロックと第２のクロックと
の周期が等しいと信号処理回路３１１で判断され、１フ
レ一ム間の入力及び出力データのデータ数を等しくする
。すなわち、読み出しアドレスカウンタ３１３において
、第４図（ａ）の書き込みクロックの４０９に対応して
、第４図（ｃ）、（ｄ）に示すように読み出しクロック
及び読み出しアドレス信号を４１０で停止させ、バッフ
ァメモリ回路３０６からのデータの読み出しを行わない
。
一方、位相比較回路３０７の出力値が一定値より大きい
場合、第２のクロック周期が第１のクロック周期に対し
遅いと信号処理回路３１１て判断される。この場合、バ
ッファメモリ回路３０６に書き込まれるデータ数がバッ
ファメモリ回路３０６から読み出されるデータ数より多
いため、バッファメモリ回路３０６は、データ過多状態
になる。そこで、読み出しアドレスカウンタ３１３にお
いて、第４図（ｅ）、（ｆ）に示すように、第４図（Ｃ
）の４１０の位置で必要に応じて何フレームかに一度、
データを余分に読み出すように読み出しクロック及び読
み出しアドレス信号を発生する。
また、位相比較回路３０７の出力値が一定値より小さい
場合、第２のクロック周期が第１のクロック周期に対し
早いと信号処理回路３１１で判断される。この場合、バ
ッファメモリ回路３０６に書き込まれるデータ数がバッ
フツメモリ回路３０６から読み出されるデータ数より少
ないため、バッファメモリ回路３０６は、データネ足状
態になる。そこで、読み出しアドレスカウンタ３１３に
おいて、第４図（ｇ）、（ｈ）に示すように、必要に応
じて何フレームかに一度、読み出しクロック及び読み出
しアドレス信号を４１１，４１２で停止させ、バッファ
メモリ回路３０６からのデータの読み出しを行わない。
上記の動作により、第１のクロックと第２のクロックと
の周期が異なる場合でも、読み出し番地が書き込み番地
を追い越したり、また書き込み番地が読み出し番地を追
い越したり、することはない。
しかし、第１のクロックと第２のクロックとが非同期の
場合、又は同期していても相対的な位相変動がある場合
は、書き込みアドレスカウンタ回路３０３及び読み出し
アドレスカウンタ回路３１３の出力信号の位相もずれて
いる。従ってこれらの信号を位相比較演算して得られる
位相比較信号にはスパイクが生しる。この位相比較信号
を直接読み出しアドレスカウンタ回路３１３に出力する
と、位相比較信号のスパイクと第２のクロックのエツジ
とが一致する場合が生じる。この場合は読み出しアドレ
スカウンタ回路３１３の制御が正しく行われなくなり、
同期がとれない状態になってしまうので、読み出しアド
レスが書き込みアドレスを追い越してしまうメモリスリ
ップが生じる場合もある。
そこで従来では、信号処理回路３１１において、位相比
較信号のスパイクを一旦コンデンサ等で平滑化してスパ
イクを除去した後、位相ずれの方向及び位相ずれの度合
い等を検出し読み出しアドレスカウンタ制御信号を得る
ようにしている。
しかしながら、上記のような従来のメモリ装置は、信号
処理回路にアナログ処理回路を用いているので、書き込
みアドレスと読み出しアドレスとの位相差の良否を判断
するための調整工程を必要とする。このため、集積回路
化が困難であり、また経年変化に対する安定性がないと
いった問題点を有していた。
（発明が解決しようとする課題） 以上述べたように従来のメモリ装置は、メモリの書き込
みアドレスと読み出しアドレスとの位相差を位相比較器
で検出した後、アナログ処理により読み出しアドレスカ
ウンタ回路の制御を行っているので、アナログ回路の調
整を必要とし、集積回路化が困難であり、また経年変化
に対する安定性がないといった問題点を有していた。
そこでこの発明は上記の問題点を解決するためのなされ
たもので、メモリ装置全体をディジタル回路で実現する
ことができ、これによって調整が不要で経年変化のない
安定したメモリ装置を提供することを目的とする。
［発明の構成〕 （問題を解決するための手段） 上記目的を達成するためにこの発明に係わるメモリ装置
は、第１のクロックで動作し、入力データをメモリに書
き込むアドレスを指定する第１のアドレス発生手段と、
第２のクロックで動作し、前記メモリに書き込まれたデ
ータを読み出すアドレスを指定するとともに外部から供
給される制御信号に基づき前記メモリから所定時間内に
読み出すデータ数を制御する第２のアドレス発生手段と
、前記第１及び第２のアドレス発生手段の出力アドレス
の位相差を検出する位相比較手段と、前記第２のクロッ
ク又は前記第２のクロックに同期した信号のどちらか一
方を遅延し、タイミング間の時間差が前記第１又は第２
のクロック周期の非整数倍である３以上の複数のタイミ
ングを発生するタイミング発生手段と、前記位相比較手
段からの出力位相差若しくはこの出力位相差に対応した
制御情報を前記３以上のタイミングで取り込み、取り込
まれた信号のうち多数決で決まる１つの信号に対応した
制御信号を前記第２のアドレス発生手段に供給する位相
判定手段とを具備したものである。
（作用） 上記構成ではタイミング発生手段及び位相判定手段を含
めて、メモリ装置全体をディジタル回路化することが可
能であり、装置全体を集積回路化することができ、調整
工程が不要で、経年変化もなく、極めて安定した動作が
得られる。
（実施例） 以下この発明の一実施例を第１図（ａ）を参照して説明
する。但し、第１図（ａ）において第３図と同一部には
同一符号を付し、ここでは異なる部分を中心に説明する
。
第１図（ａ）はその構成を示すもので、先の第３図にお
いて説明した位相比較回路３０７からの位相比較信号は
、ラッチ回路１２０〜１２２にそれぞれ入力される。ラ
ッチ回路１２０〜１２２のクロック端子には、読み出し
アドレスカウンタ３１３に入力される第２のクロックが
遅延器１１４〜１１５をそれぞれ介して入力される。つ
まり、遅延器１１４を介したクロックがラッチ回路１２
０に入力され、遅延器１１４，１１５を直列に介したク
ロックがラッチ回路１２１に入力され、遅延器１１４〜
１１６を直列に介したクロックがラッチ回路１２２に入
力される。ここで遅延器１１４〜１１６の遅延時間りは
すべて等しく、例えば第２のクロックの１周期の１／６
とする。
ラッチ回路１２０〜１２２により異なるタイミングで取
り込まれた位相比較信号は、位相判定回路１２６にそれ
ぞれ出力される。
位相比較信号が取り込まれるタイミングは少なくとも３
以上あり、且つタイミング間の時間差は、第１及び第２
のクロック周期の非整数倍にされる。
位相判定回路１２６は、例えば第１図（ｂ）のように多
数決判定回路１２６ａ及び制御回路１２６ｂから構成さ
れている。多数決判定回路１２６ａは、上記３つの位相
比較信号を比べて多数決によって１つの位相比較信号を
選択し、制御回路１２６ｂに出力する。制御回路１２６
ｂは、選択された位相比較信号が表す位相差に対応した
アドレス制御信号を、読み出しアドレスカウンタ３１３
の制御端子に出力する。読み出しアドレスカウンタ３１
３は、制御回路１２６ｂからの制御信号に基づき、第３
図に示した従来装置と同様にバッファメモリ回路３０６
から所定時間内に読み出すデータ数を制御する。
また、位相判定回路１２６の構成としては、制御回路１
２６ｂを多数決判定回路１２６ａの前段に配置しても良
い。この場合、制御回路１２６ｂは、ラッチ回路１２０
〜１２２から出力される位相比較信号を読み出しアドレ
スカウンタ回路３１３に与えるアドレス制御信号に変換
し多数決判定回路１２６ａにそれぞれ出力する。多数決
判定回路１２６ａは、上記３つのアドレス制御信号を比
べて多数決によってそのうちの１つを選択し読み出しア
ドレスカウンタ３１３の制御端子に出力する。
以下、第２図を参照して第１図（ａ）に示した回路の動
作を更に説明する。
第２図において（ａ）は書き込みアドレスカウンタ回路
３０３に入力される第１のクロック、（ｂ）は書き込み
アドレスカウンタ回路３０３から出力される書き込みア
ドレス信号、（Ｃ）は読み出アドレスカウンタ３１３に
入力される第２のクロック、（ｄ）は読み出アドレスカ
ウンタ３１３から出力される読み出しアドレス信号、（
ｅ）は位相比較回路３０７から出力される位相比較信号
、（ｆ）〜（ｈ）はそれぞれラッチ回路１２０〜１２２
の出力を示している。
位相比較回路３０７で得られる位相比較信号は、第２図
（ｅ）に示すように、クロックの変化点でスパイクが発
生する。これはアドレスカウンタ３０３．３１３の出力
にずれが生じているためである。
この位相比較信号をラッチ回路１２０〜１２２により、
第２図（ｆ）〜（ｈ）のタイミングで取り込んだとする
。同図Ｃｆ）のタイミングで取り込まれた位相比較信号
は、スパイクと重なるため正しい結果ではない。しかし
、同図（ｇ）、（ｈ）のタイミングでラッチされた位相
比較信号は有効である。位相判定回路１２６は、３つの
位相比較信号のうち多数決で決められた位相比較信号に
基づきアドレス制御信号を出力する。
読み出しアドレスカウンタ３１３は、このアドレス制御
信号により、従来と同様に読み出しクロック及び読み出
しアドレス信号の調整を行い、バッファメモリ３０６か
ら読み出すデータの速度を調整する。
従って、上記構成のメモリ装置は、書き込み側と読み出
し側とが非同期動作の場合でも読み出しアドレスカウン
タの制御を正しく行うことができる。
尚、上記実施例では、位相比較信号をアドレス制御信号
に変換する制御回路１２６ｂを位相判定回路１２６内に
設けているが、この他にも位相比較回路３０７の後段に
制御回路１２６ｂを設けても良い。この場合、ラッチ回
路１２０〜１２２に取り込まれる信号は、制御回路１２
６ｂで変換されたアドレス制御信号であり、位相判定回
路１２６内は多数決判定回路１２６ａのみの構成となる
。位相判定回路１２６は、上記３つのアドレス制御信号
を比べて多数決によってそのうちの１つを選択し、読み
出しアドレスカウンタ回路３１３の制御端子に出力する
。
上記実施例ではラッチ回路１２０〜１２２に入力するク
ロックに第２のクロックを遅延したものを用いたがこれ
に限られるものではない。例えば第２のタロツクにより
カウンタを動作させ、その結果をデコードして得られる
タイミング信号等、第２のクロックに同期した信号であ
れば同等の効果が得られる。
また入力端子３００に導入されるデータは、パラレルデ
ータ、シリアルデータに関わらず同様の効果が得られる
ことはいうまでもない。
［発明の効果］ 以上説明したようにこの発明によれば、メモリ装置全体
をディジタル回路で実現することができ、これによって
調整が不要で経年変化のない安定したメモリ装置を提供
することができる。
【図面の簡単な説明】
第１図（ａ）はこの発明に係わるメモリ装置を示すブロ
ック図、第１図（ｂ）は第１図（ａ）に示した位相判定
回路の構成を示す図、第２図は第１図（ａ）に示した回
路の動作のタイミングを説明するだめのタイミング波形
図、第３図は従来のメモリ装置を示すブロック図、第４
図は第３図に示した回路の動作のタイミングを説明する
ためのタイミング波形図である。 ３００・・・入力端子、３０３・・・書き込みアドレス
カラン回路、３０６・・バッファメモリ回路、３０７・
・・位相比較回路、３１１・・・信号処理回路、３１３
・・・読み出しアドレスカウンタ回路、３１６・・・出
力端子、１１４〜１１６・・・遅延回路、１２　（ｌ　
〜　１ ２２・ ラッチ回路、 ２６　・・ 位相判定 回路。

Claims (2)

    【特許請求の範囲】
  1. （１）第１のクロックで動作し、入力データをメモリに
    書き込むアドレスを指定する第１のアドレス発生手段と
    、／ 第２のクロックで動作し、前記メモリに書き込まれたデ
    ータを読み出すアドレスを指定するとともに外部から供
    給される制御信号に基づき前記メモリから所定時間内に
    読み出すデータ数を制御する第２のアドレス発生手段と
    、／ 前記第１及び第２のアドレス発生手段の出力アドレスの
    位相差を検出する位相比較手段と、／前記第２のクロッ
    ク又は前記第２のクロックに同期した信号のどちらか一
    方を遅延し、タイミング間の時間差が前記第１又は第２
    のクロック周期の非整数倍である３以上の複数のタイミ
    ングを発生するタイミング発生手段と、 前記位相比較手段からの出力を前記３以上のタイミング
    で取り込み、取り込まれた信号のうち多数決で決まる１
    つの信号に対応した信号を前記制御信号として前記第２
    のアドレス発生手段に供給する位相判定手段とを具備し
    たことを特徴とするメモリ装置。
  2. （２）第１のクロックで動作し、入力データをメモリに
    書き込むアドレスを指定する第１のアドレス発生手段と
    、 第２のクロックで動作し、前記メモリに書き込まれたデ
    ータを読み出すアドレスを指定するとともに外部から供
    給される制御信号に基づき前記メモリから所定時間内に
    読み出すデータ数を制御する第２のアドレス発生手段と
    、 前記第１及び第２のアドレス発生手段の出力アドレスの
    位相差を検出する位相比較手段と、この位相比較手段か
    らの出力信号が供給され前記第２のアドレス発生手段の
    制御情報を出力する制御情報出力手段と、 前記第２のクロック又は前記第２のクロックに同期した
    信号のどちらか一方を遅延し、タイミング間の時間差が
    前記第１又は第２のクロック周期の非整数倍である３以
    上の複数のタイミングを発生するタイミング発生手段と
    、 前記制御情報出力手段からの出力を前記３以上のタイミ
    ングで取り込み、取り込まれた信号のうち多数決で決ま
    る１つの信号を前記制御信号として前記第２のアドレス
    発生手段に供給する位相判定手段とを具備したことを特
    徴とするメモリ装置。
JP2265000A 1990-10-04 1990-10-04 メモリ装置 Pending JPH04142649A (ja)

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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5412403A (en) * 1990-05-17 1995-05-02 Nec Corporation Video display control circuit
US5712180A (en) * 1992-01-14 1998-01-27 Sundisk Corporation EEPROM with split gate source side injection
US7071060B1 (en) * 1996-02-28 2006-07-04 Sandisk Corporation EEPROM with split gate source side infection with sidewall spacers
US5313421A (en) * 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5355347A (en) * 1993-11-08 1994-10-11 Turbo Ic, Inc. Single transistor per cell EEPROM memory device with bit line sector page programming
US5572482A (en) * 1994-11-28 1996-11-05 Motorola, Inc. Block architected static RAM configurable for different word widths and associated method for forming a physical layout of the static RAM
JP3408652B2 (ja) * 1995-02-03 2003-05-19 沖電気工業株式会社 ビット位相同期回路
US5692165A (en) * 1995-09-12 1997-11-25 Micron Electronics Inc. Memory controller with low skew control signal
JPH11306757A (ja) * 1998-04-27 1999-11-05 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100318595B1 (ko) * 1998-11-19 2002-02-19 전주범 클럭펄스지연보상장치
US6307565B1 (en) * 1998-12-23 2001-10-23 Honeywell International Inc. System for dual buffering of asynchronous input to dual port memory for a raster scanned display
US7948812B2 (en) * 2006-11-20 2011-05-24 Rambus Inc. Memory systems and methods for dynamically phase adjusting a write strobe and data to account for receive-clock drift

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2138230B (en) * 1983-04-12 1986-12-03 Sony Corp Dynamic random access memory arrangements
JPS60111391A (ja) * 1983-11-21 1985-06-17 Nec Corp 半導体出力回路
DE3576630D1 (de) * 1984-09-28 1990-04-19 Toshiba Kawasaki Kk Referenzsignalwiedergabegeraet.
JPS61196497A (ja) * 1985-02-26 1986-08-30 Toshiba Corp メモリ制御回路
EP0206743A3 (en) * 1985-06-20 1990-04-25 Texas Instruments Incorporated Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution
JPS6255722A (ja) * 1985-09-05 1987-03-11 Fujitsu Ltd バツフアメモリ回路
JPH0616618B2 (ja) * 1985-12-20 1994-03-02 日本電気株式会社 クロツク非同期検出回路
JPH0820318B2 (ja) * 1987-07-29 1996-03-04 日産自動車株式会社 グラインダユニットの磁歪式応力測定装置
US4891788A (en) * 1988-05-09 1990-01-02 Kreifels Gerard A FIFO with almost full/almost empty flag
JPH01317298A (ja) * 1988-06-17 1989-12-21 Fujitsu Ltd アドレス制御方式
JPH02137183A (ja) * 1988-11-17 1990-05-25 Matsushita Electric Ind Co Ltd 先入れ先出し記憶装置
JPH02217919A (ja) * 1989-02-17 1990-08-30 Fujitsu Ltd エラスティック・ストア回路
JPH03141092A (ja) * 1989-10-25 1991-06-17 Hitachi Ltd 半導体メモリ

Also Published As

Publication number Publication date
US5247485A (en) 1993-09-21

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