JPS61280138A - ブロツク化デ−タのブロツク同期補正方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、ブロック化されたデータのブロック同期を補
正する方式に関するものである。

（従来の技術） 従来用いられているブロック化データのブロック同期方
式には第３図に示す如き方法がある。

第３図は従来のブロック化データの同期方式の説明図で
あり、１は信号入力端子、２はブロック同期抽出回路、
３はブロック同期信号の位相比較回路、４は電圧制御発
振器、５は分周回路、６はサンプルホールド及びＡ／Ｄ
変換回路、７はデータ信号出力、８はクロック出力、９
はクロック同期信号出力である。

本回路は、ブロック化データの形式に多重化された信号
を信号入力端子１より取り込み、ブロック同期抽出回路
２によりブロック同期信号を分離し、ブロック同期信号
の位相差比較回路３により内部発生ブロック同期信号と
抽出ブロック同期信号の位相比較を行い、位相差に比例
した制御電圧を発生し、この制御電圧により電圧制御発
振器４を駆動して位相差に比例した周波数のクロックを
発生し、このクロックをブロック化データのブロック内
データ数で分周して内部発生ブロック同期信号とする。

即ち、ブロック同期信号の位相比較回路３、電圧制御発
振器４１分周回路５によりブロック同期信号のフェーズ
ロックループを構成している。

ブロック同期信号は前記位相比較回路３に入力されると
共に、ブロック同期信号出力９へ出力される。電圧制御
発振器４の出力はクロックとして使用され、クロック出
力８に出力されると共に。

サンプルホールド及びＡ／Ｄ変換回路６に出力される。

Ａ／Ｄ変換回路６の出力はデータ信号出カフに接続され
る。

本回路は入力信号のブロック同期信号に追随して内部ブ
ロック同期信号を発生し、また、クロックとブロック同
期信号はブロック内データ数に等しい周波数比を持つこ
とから、データ信号出カフ。

クロック出力８．ブロック同期信号９の間には。

ブロック化データとして必要な関係を維持することがで
きる。

しかし、この方法では、入力信号はサンプルホールドさ
れていないアナログ信号である必要があること、また、
入力信号のブロック同期周波数の変動速度がフェーズロ
ックループの応答速度より充分遅い必要があることによ
り、その適用分野は限定される。

第４図は従来方式の不適合な入力信号を発生する回路例
であり、（ａ）は第１の例を、（ｂ）は第２の例を示す
。

第４図（ａ）に示す第１の例では、入力端子１１より入
力された信号はサンプルホールド及びＡ／Ｄ変換冊１２
によりディジタル信号に変換され、出力端子１３より出
力される。

この出力信号はディジタル信号であり、第３図の形式の
回路へは接続できない。

第４図（ｂ）に示す第２の例では、入力端子２１．２２
より入力された信号を切替信号２３の指示により、スイ
ッチ回路２４により切替え、出力端子２５より出力する
。

この出力信号は第１及び第２の入力信号のブロック同期
信号の時間的位置が異なる場合、第３図の回路へ接続す
ると、前記フェーズロックループの応答時間に渡って、
入力信号と内部発生同期信号がずれてしまう。

通常、電圧制御発振器４の出力クロックは１時間的精度
を高めジッタ等の変動を充分抑圧する必要があるため、
フェーズロックループの時定数は大きくし、その応答時
間に遅い、従って、入力信号のスイッチングによって一
定時間入力信号と、内部発生同期信号の位相がずれると
いう問題が発生する。

（発明の目的） 本発明は、ディジタル化されたブロック化データ、また
は２つ以上のブロック化データを切替で作成したブロッ
ク化データに対し、ブロック化データとして必要な条件
を満足し、また、入力信号の変化に即応できるブロック
同期の補正方式を提供するものである。

（発明の構成） 本発明は、１ブロック以上のブロック化データを記憶す
るバッファメモリと、そのアドレス制御によりブロック
化データのフォーマットを維持し、また、入力の変化に
即応できるブロック同期補正を行うものである。

（実施例） 第１図は本発明における信号変換の原理を説明するため
の波形図である。

＾１〜Ａ４はブロック化データのブロック内データ数が
僅かに変動する場合のブロック同期補正の様子を示して
いる。

Ａｔは入力データ列であり、上段に０番よりカウントし
たデータ番号を、下段にブロック番号を示している。

Ａ２は入力ブロック同期信号であり、データ番号０と同
位置に発生する。

Ａ３は出力データ列である。入力データ列と同様にデー
タ番号とブロック番号を示しているが、これは、出力デ
ータに対応する入力データを示している。

Ａ４は出力ブロック同期信号であり、出力データ番号Ｏ
と同位置に発生する。

入力データ数が正規の１ブロック内データ数ｎに等しい
場合には、出力は入力に対して一定の遅延で出力されて
いる。

入力データのブロック内データ数が不足すると。

出力データ列には既に入力されている前ブロックの対応
するデータ番号サンプル（図ではサンプル番号ｎ−ｉ、
ブロック番号１）がダミーデータとして挿入される。

また、入力データのブロック内データ数が過剰となると
、そのサンプル（図ではサンプル番号ｎ。

ブロック番号３）は出力データ列中より除去される。

この結果、入力データ列が正規のフォーマットである場
合には、出力データは一定遅延の状態で入力データがそ
のまま出力され、正規のフォーマットから外れた場合に
は、データの挿入、除去により正規フォーマットへ補正
されて出力される。

８１〜Ｂ４はデータの非同期スイッチ等により、ブロッ
ク内データ数が大幅に減少した場合のブロック同期補正
の様子を示している。

図中、ブロック番号２はブロック内データ数が３であり
、出力データ列より除去される。ブロック番号３以降は
通常に出力される。

この結果、正規でないブロックデータを削除することに
より、正規フォーマットへ変換することができることが
判る。

０１〜Ｃ４はデータ非同期スイッチ等により、ブロック
内データ数が大幅に増加する場合のブロック同期補正の
様子を示している。

図中、ブロック番号２はｎサンプルより多くのデータを
含んでおり、出力データとしてはサンプル番号０　＝　
ｎ−１のデータが出力された後、次ブロックデータが未
だ入力されていないため、同ブロックデータがダミーデ
ータとして再度出力される。

次のブロックデータを出力する時点では、正規のブロッ
クデータが既に入力されているため１通常に出力される
。この結果ダミーのブロックデータを挿入することによ
りブロック同期を補正できることが判る。

以上、典型的な３種の例を示したが、その信号変換の原
理は、まず、入力データに対しブロック同期信号を基準
としてサンプル番号を０．１．２・・・と付与し記憶す
る。記憶されたサンプルを、番号０．１．・・・、ｎ−
１，０，１，２・・・と周期ｎで順次読出し、サンプル
番号Ｏのデータを読出す時にブロック同期信号を出力す
れば良い。

この方法により、入力データのブロック内データ数が正
規の数ｎより外れた場合にも、サンプルまたはブロック
の挿入、除去が行われ、正規のフォーマットに補正して
出力することができると共に、正規フォーマットのデー
タとなった場合には即時にデータ列と同期信号位相の合
った正規フォーマットデータを出力することができる。

第２図は本発明の一実施例の構成を示すブロック図であ
る。

これは、テレビジョン信号に対し、−走査線信号を−ブ
ロックデータと見直して本発明を適用したものであり、
−走査線中のデータ数を所定値ｎに固定して出力するよ
うにしたものである。

図中、１００はデータ入力端子、１０１は入力レジスタ
、１０２はメモリ、１０３は出力レジスタ、１０４はデ
ータ出力端子、１０５はクロック入力端子、１０６は書
込アドレスカウンタ、１０７は水平同期パルス入力端子
、１０８は水平同期パルス入力レジスタ、１０９は読出
アドレスカウンタ、１１０はカウンタリセット用デコー
ダ、１１１はアドレスセレクタ、１１２はメモリ書込可
信号作成回路、　１１３，１１４，１１７，１１８は出
力クロック遅延調整用レジスタ、１１５は水平同期パル
ス出力端子、１１６は垂直同期パルス入力端子、１１９
は垂直同期パルス出力端子である。

データ入力端子１００より入力されたデータ信号は、ク
ロック入力端子１０５よりの反転信号１０５により入力
レジスタ１０１でクロッキングされる。

入力レジスタ１０１のデータはメモリ１０２に書込まれ
る。メモリ１０２の書込、読出は、アドレス信号および
書込可信号によって制御される。

メモリ１０２より読出されたデータは、出力レジスタ１
０３において、クロック入力端子１０５からのクロック
によってクロッキングされ、出力レジスタ１０３の出力
はデータ出力端子１０４より出力される。

書込アドレスカウンタ１０５の値は、クロック入力端子
１０５よりのクロックにより更新される。

水平同期パルス入力端子１０７より水平同期パルスが入
力されると、水平同期パルス入力レジスタ１０８にはク
ロックの反転信号１０５によって取り込まれ１次のクロ
ック期間の書込アドレスカウンタ１０６の出力値はＯに
リセットされる。

この結果、書込みアドレスカウンタ１０６の出力値は、
水平同期パルスが入力される毎にＯにセットされ、クロ
ックが入る毎にカウントアツプされることになる。

続出アドレスカウンタ１０９は、クロック入力端子１０
５からのクロックによりカウントアツプされるカウンタ
出力値がｎ−１となる点を、カウンタリセット用デコー
ダ１１０によって判定し１次のクロック期間の読出アド
レスカウンタ１０９の出力値を０にセットする。この結
果、続出アドレスカウンタ１０９の出力は、０，１．す
・、ｎ−１，０，１と周期ｎで繰り返すことになる。

書込みアドレスカウンタ１０６、読出アドレスカウンタ
１０９の出力はアドレスセレクタ１１１によって選択さ
れ、クロック入力端子１０５からのクロックが′１”の
場合書込みアドレスカウンタ１０６の値が。

“０″の場合読出アドレスカウンタ１０９の値がメモリ
アドレスとしてメモリ１０２へ出力される。

書込可信号は、クロック入力端子１０５からのクロック
をメモリ書込可信号作成回路１１２で波形整形し、書込
アドレスが選択される期間の後半で出力する。

読出しアドレス０のデータが、データ出力端子１０４よ
り出力されるタイミングは、カウンタリセット用デコー
ダ１１０の出力を、出力クロック遅延ｗｉ整用レジスタ
１１３，１１４によって２クロツク遅延することによっ
てえられる。これを出方水平同期パルスとして水平同期
パルス出力端子１１５より出力する。

垂直同期パルス入力端子１１６より入力された垂直同期
パルスは、出力クロック遅延調整用レジスタ１１７，１
１８により遅延され、水平同期パルスとタイミングを合
わせて出力される。

即ち、出力クロック遅延調整用レジスタ１１７はカウン
タリセット用デコーダ１１０より出力があるとデータを
クロック入力端子１０５からのクロックで取り込み、更
に出力クロック遅延調整用レジスタ１１８は１クロツク
の遅延を発生させる。

以上述べたように、第２図に示す実施例ではテレビジョ
ン信号の一走査線分信号を−ブロックとした場合のブロ
ック同期補正回路の動作を示している。

即ち、入力データと水平同期パルスを基準として、０，
１，２．・・・と番号付けして記憶し、基準データ数ｎ
の周期で番号付けられたデータを、順次０．１，２．”
’、ｎ−１，０ｔｌｔ２”’と読出すと共に。

データＯを読出すのに合わせて出力水平同期パルスを発
生する。

これにより、第１図で示した信号変換が実現できること
がわかる。

本実施例におけるメモリ容量は、１ブロック内デ一タ量
以上のものが必要である。

なお、ブロック同期信号として、水平同期パルスではな
く、その分周クロック、垂直同期パルス、フィールドパ
ルスを用いることも同様に実現できる。

（発明の効果） 以上説明したように、本発明は、ブロック化データのブ
ロック化フォーマットを補正し、また。

その応答特性が速いことから１画像処理装置の入力回路
や、符号化装置の入力回路に適用すれば。

ブロック化フォーマットを前提とした装置構成が可能と
なる。

また、複数チャネルのデータを非同期スイッチングする
場合にも、その同期フォーマットを維持できることから
、切替装置の同期補正回路としても利用できる。

【図面の簡単な説明】 第１図は本発明における信号変換の原理を説明するため
の波形図、第２図は本発明の一実施例の構成を示すブロ
ック図、第３図は従来のブロック化データの同期方式の
説明図、第４図は従来方式の不適合な入力信号を発生す
る回路例である。 １００・・・データ入力端子、１０１・・・入力レジス
タ、１０２・・・メモリ、１０３・・・出力レジスタ、
１０４・・・データ出力端子、１０５・・・クロック入
力端子、１０６・・・書込みアドレスカウンタ、１０７
・・・水平同期パルス入力端子。 １０８・・・水平同期パルス入力レジスタ。 １０９・・・読出しアドレスカウンタ、１１０・・・カ
ウンタリセット用デコーダ。 １１１・・・アドレスセレクタ。 １１２・・・メモリ書込可信号作成回路。 １１３．１１４，１１７，１１８・・・出力クロック遅
延調整用レジスタ、１１５・・・水平同期パルス出力端
子、１１６・・・垂直同期パルス入力端子、１１９・・
・垂直同期パルス出力端子。 第１図 第２図 １１ソ゛’ｌ’Ｊ！β］ｊ［ＦＩ　ｔＸＩｖｌ飄）飛１
第３図 第４　図

Claims (1)

1. 【特許請求の範囲】 データ信号、クロック、ブロック同期信号を入力信号と
   し、１ブロック内の基準データ数をｎ（ｎは整数）とし
   て、ブロック同期信号の発生した時点のデータ信号を番
   号０、以後クロックが入力される毎のデータ信号を１、
   ２、・・・、として記憶し、 クロックに従って番号０、１、・・・、ｎ−１、０、１
   、・・・のデータ信号を順次周期ｎで巡回的に読出し、
   番号０のデータを出力する時、ブロック同期信号を出力
   することにより、 出力データの１ブロック内のデータ数を、基準データ数
   ｎに等しくするように構成したことを特徴とするブロッ
   ク化データのブロック同期補正方式。