JP2012147494A - 送信回路 - Google Patents

Abstract

【課題】出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ること。
【解決手段】本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路１ａであって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するシリアルデータ計数部３ａ、を備え、その回数を数えることにより、シリアルデータのビット位置を容易に特定可能な構成とした。
【選択図】図１

Description

本発明は、シリアル通信等の検証作業において、データのビット位置を特定することが可能な送信回路に関する。

従来は、デジタル回路の動作確認やデバッグ等の作業でロジックアナライザ等の測定器や波形を出力した印刷物等を用いる際に、通信の開始位置からのビットを数えることでシリアルデータのビット位置を特定していた。

また、下記特許文献１には、クロックを制御する回路の一例として、通信の前後のクロックを停止する一般的な技術が開示されている。

特開平７−２２６６８６号公報

しかしながら、上記従来の方法では、ビットを数える時間や手間がかかること、数え間違いが生じやすいこと等の問題があった。

また、上記特許文献１に記載の技術は、通信の前後のクロックを停止する一般的な技術であって、シリアル通信において特定のビット位置を認識するための技術ではない。

本発明は、上記に鑑みてなされたものであって、出力するシリアルデータのビット位置を容易に特定することが可能な送信回路を得ることを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる送信回路は、シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、シリアルデータのビット位置を特定するためのパルス信号を、所定の間隔で生成し出力するパルス信号出力手段、を備えることを特徴とする。

この発明によれば、データ位置を特定するためのブロックパルスを出力する構成としたので、その回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる、という効果を奏する。

図１は、送信回路の実施の形態１の構成例を示す図である。 図２は、実施の形態１の送信回路の動作を示すタイミングチャートである。 図３は、実施の形態１の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。 図４は、送信回路の実施の形態２の構成例を示す図である。 図５は、実施の形態２の送信回路の動作を示すタイミングチャートである。 図６は、実施の形態２の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。 図７は、送信回路の実施の形態３の構成例を示す図である。 図８は、実施の形態３の送信回路の動作を示すタイミングチャートである。 図９は、実施の形態３の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。 図１０は、送信回路の実施の形態４の構成例を示す図である。 図１１は、実施の形態４の送信回路の動作を示すタイミングチャートである。 図１２は、実施の形態４の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。 図１３は、送信回路の実施の形態５の構成例を示す図である。 図１４は、実施の形態５の送信回路の動作を示すタイミングチャートである。 図１５は、実施の形態５の送信回路を用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。

以下に、本発明にかかる送信回路の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。

実施の形態１．
本実施の形態では、シリアルデータｍビット毎にブロックパルス信号を出力する場合について説明する。以下、一例としてｍ＝３２とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍの値等は一例であり、他の変換方法や値を用いてもかまわない。

図１は、本発明にかかる送信回路の実施の形態１の構成例を示す図である。図１の送信回路１ａは、パラレルシリアル変換部２と、シリアルデータ計数部３ａと、シリアルクロック生成部６ａとを備えている。

パラレルシリアル変換部２は、データ取り込み信号に基づいてパラレルデータをシフトレジスタ（図示せず）へ取り込む。そして、定期的に「１」となるタイミング信号に基づいてシフトレジスタ内のデータをシフトし、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータとして出力する。

シリアルデータ計数部３ａは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２としているので、カウンタ値は「０」から「３１」までの値を繰り返す。また、シリアルデータ計数部３ａは、上記カウンタ値に基づいて、シリアルデータのビット位置を特定するためのブロックパルスを生成し、出力する。

シリアルクロック生成部６ａは、上記タイミング信号に基づいてシリアルデータに同期したシリアルクロックを生成し、出力する。

つづいて、上記の様に構成された送信回路１ａの動作を、図２を用いて説明する。図２は、送信回路１ａの動作を示すタイミングチャートである。

まず、シリアルデータ計数部３ａは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビットをシリアルデータとして出力する。このとき、シリアルクロック生成部６ａでは、上記タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。

また、シリアルデータ計数部３ａは、上記初期化を行った後、上記タイミング信号の「１」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「ｍ−１（＝３１）」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「０」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成する。さらに、シリアルデータ計数部３ａは、この制御信号を１カウント分だけ遅延させたブロックパルスを生成し、出力する。

上記の動作により、ブロックパルスが「１」となるときのシリアルデータは、ｍ（＝３２）の整数倍となる。したがって、本実施の形態では、ブロックパルスの「１」の数を数えれば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図２のタイミングチャートでは、ブロックパルスが３回目に「１」となった時のシリアルデータのビット位置を、「ｍ（＝３２）ビット×ブロックパルス回数（＝３）＝ビット番号９６（＝９７ビット目）」と特定することができる。

図３は、本実施の形態の送信回路１ａを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、３回目のブロックパルスの「１」、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。

以上説明したように、本実施の形態によれば、データ位置を特定するためのブロックパルスを出力する構成としたので、その回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる。

実施の形態２．
実施の形態１では、データ位置を特定するためのブロックパルスを出力することで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックパルスを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。

本実施の形態では、シリアルデータｍビット毎にシリアルクロックを停止する場合について説明する。以下、一例としてｍ＝３２とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍの値，シリアルクロックの停止期間等は一例であり、他の変換方法や値を用いてもかまわない。

図４は、本発明にかかる送信回路の実施の形態２の構成例を示す図である。図４の送信回路１ｂは、シリアルデータ計数部３ａの代わりにシリアルデータ計数部３ｂを、シリアルクロック生成部６ａの代わりにシリアルクロック生成部６ｂを備えている。なお、前述の実施の形態１と同様の構成については同一の符号を付してその説明を省略する。

シリアルデータ計数部３ｂは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２とし、シリアルクロックの停止期間を１ビットとしているので、カウンタ値は「０」から「３２」までの値を繰り返す。また、シリアルデータ計数部３ｂは、上記カウンタ値に基づいて、シリアルクロック生成部６ｂが生成するシリアルクロックを停止させるための制御信号を生成し、シリアルクロック生成部６ｂに出力する。

シリアルクロック生成部６ｂは、上記タイミング信号に基づいて、シリアルデータに同期したシリアルクロックを生成し、出力する。この際、上記制御信号に基づいてクロックの停止制御を行う。

つづいて、上記の様に構成された送信回路１ｂの動作を、図５を用いて説明する。図５は、送信回路１ｂの動作を示すタイミングチャートである。

まず、シリアルデータ計数部３ｂは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータとして出力する。

また、シリアルデータ計数部３ｂは、上記初期化を行った後、上記タイミング信号の「１」を検出する度にタイミングカウンタをインクリメントする。そして、タイミングカウンタが「３１」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「３２」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成する。さらに、シリアルデータ計数部３ｂは、この制御信号をシリアルクロック生成部６ｂに出力する。

また、シリアルクロック生成部６ｂは、上記制御信号が「０」のとき、タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。そして、制御信号が「１」のときは、シリアルクロックの出力を停止する。

なお、図５の例では、シリアルクロックが停止しているときのシリアルデータはシフトレジスタ［０］であるが、このとき、受信側の回路では、シリアルクロックが停止されているため、この期間のデータを受信することはない。

上記の動作により、シリアルクロックが停止され、その後、制御信号「０」でシリアルクロックが再開されたときのシリアルデータは、ｍ（＝３２）の整数倍となる。したがって、本実施の形態では、シリアルクロックの停止回数を数えれば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図５のタイミングチャートでは、３回にわたってシリアルクロックが停止した後に、シリアルクロックが再開したときのシリアルデータのビット位置を、「ｍ（＝３２）ビット×シリアルクロック停止回数（＝３）＝ビット番号９６」と特定することができる。

図６は、本実施の形態の送信回路１ｂを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、３回目にシリアルクロックが停止する箇所、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。

以上説明したように、本実施の形態によれば、データ位置を特定するためにシリアルクロックを停止する構成としたので、その停止回数を数えることでシリアルデータのビット位置を容易に特定することが可能になる。

なお、本実施の形態では、一例として、タイミングカウンタが「３１」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「３２」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成したが、これに限らず、カウンタ値を変えてシリアルクロックの停止期間を調整することにより、任意の停止期間が設定可能となる。

実施の形態３．
実施の形態２では、シリアルクロックを一定期間停止させることで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータにブロック番号を埋め込むとともに、これを認識させるための信号を出力することで、シリアルデータのビット位置を特定する。

本実施の形態では、シリアルデータｍビット毎にｎビットのブロック番号を埋め込み、さらに、ブロックイネーブルを出力する場合について説明する。以下、一例としてｍ＝３２，ｎ＝４とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍやｎの値，ブロック番号の初回の値等は一例であり、他の変換方法や値を用いてもかまわない。

図７は、本発明にかかる送信回路の実施の形態３の構成例を示す図である。図７の送信回路１ｃは、実施の形態１のシリアルデータ計数部３ａの代わりにシリアルデータ計数部３ｃを備え、さらに、実施の形態１の構成に加えて、シリアルデータ切替え部４ｃと、ブロック番号生成部５ｃとを備えている。なお、前述の実施の形態１および２と同様の構成については同一の符号を付してその説明を省略する。

シリアルデータ計数部３ｃは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２，ｎ＝４としているので、カウンタ値は「０」から「３５」までの値を繰り返す。また、シリアルデータ計数部３ｃは、上記カウンタ値に基づいて制御信号を生成し、この制御信号をブロック番号生成部５ｃに出力する。そして、この制御信号をタイミング信号で１カウント分だけ遅延させたブロックイネーブルを生成し、出力する。

ブロック番号生成部５ｃは、シリアルデータのビット位置を特定するための４ビットのブロック番号を生成する。具体的には、送信開始信号に基づきブロック番号をリセットし、タイミング信号およびシリアルデータ計数部３ｃから受信する制御信号に基づき、生成したブロック番号を出力する。

シリアルデータ切替え部４ｃは、シリアルデータ計数部３ｃから受信するブロックイネーブルに基づき、パラレルシリアル変換部２から送信されるシフトレジスタの最下位ビット：シフトレジスタ［０］、またはブロック番号生成部５ｃから送信されるブロック番号の最下位ビット：ブロック番号［０］を、シリアルデータとして出力する。

つづいて、上記の様に構成された送信回路１ｃの動作を、図８を用いて説明する。図８は、送信回路１ｃの動作を示すタイミングチャートである。

まず、シリアルデータ計数部３ｃは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。また、ブロック番号生成部５ｃは、送信開始信号が「１」となるタイミングで、ブロック番号［３：０］に「０（＝００００）」をセットする。

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータ切替え部４ｃに出力する。このとき、シリアルクロック生成部６ａは、タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。

また、シリアルデータ計数部３ｃは、上記初期化を行った後、上記タイミング信号の「１」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「３１」でタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「３５」でタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成し、ブロック番号生成部５ｃに出力する。また、シリアルデータ計数部３ｃは、この制御信号をタイミング信号で１カウント分だけ遅延させたブロックイネーブルを生成し出力する。

そして、上記制御信号が「１」のとき、ブロック番号生成部５ｃは、タイミングカウンタが「３２」のときのタイミング信号が「１」となるタイミングでブロック番号[３：０]の最下位ビット（図示のＢ２［０］に相当）をブロック番号［０］の１ビット目として出力する。また、タイミングカウンタが「３２」〜「３４」の間のタイミング信号が「１」となるタイミングでブロック番号［３：０］をシフトし、さらに、タイミングカウンタが「３３」〜「３５」の間のタイミング信号が「１」となるタイミングで順次最下位ビット（図示のＢ２［１］，Ｂ２［２］，Ｂ２［３］に相当）をシリアルデータ切替え部４ｃに出力する。また、制御信号が「１」でかつタイミングカウンタが「３５」のときには、タイミング信号が「１」となるタイミングでブロック番号［３：０］をインクリメントする。

上記各部の動作により、シリアルデータ切替え部４ｃでは、ブロックイネーブル「０」を検出している間は、パラレルシリアル変換部２から送信されるシフトレジスタ［０］を出力し、一方で、ブロックイネーブル「１」を検出している間は、ブロック番号生成部５ｃから送信されるブロック番号［０］を出力する。

上記の動作により、シリアルデータには４ビットのブロック番号が埋め込まれることになる。したがって、本実施の形態では、ブロックイネーブルが「１」である間のブロック番号を読み取れば、シリアルデータのブロック位置が特定できる。たとえば、図８のタイミングチャートでは、ブロックイネーブルが「１」のときのシリアルデータは、「００１０」＝「２」であるため、このブロック番号の次のビットを、「ｍ（＝３２）ビット×［ブロック番号（＝２）＋１］＝ビット番号９６」、と特定することができる。

図９は、本実施の形態の送信回路１ｃを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、ブロックイネーブルが「１」のときにシリアルデータが「００１０」＝「２」となる箇所の次のビット、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。

以上説明したように、本実施の形態によれば、送信するシリアルデータｍビット毎にビット位置を特定するためのｎビットのブロック番号を挿入する構成としたので、ブロックイネーブルが「１」のときのブロック番号を読み取ることにより、シリアルデータのビット位置を容易に特定することが可能となる。

実施の形態４．
実施の形態３では、ブロック番号をシリアルデータに埋め込むことで、シリアルデータのビット位置を特定することとした。本実施の形態では、シリアルデータｍビット毎に位置を特定するブロックデータ（ブロック番号）を別の信号線から出力し、これを読み取らせることで、シリアルデータのビット位置を特定する。

本実施の形態では、シリアルデータｍビット毎にｎビットのブロック番号を出力する場合について説明する。以下、一例としてｍ＝３２，ｎ＝４とする。本実施の形態におけるパラレルシリアル変換方法，ｍやｎの値，ブロック番号の初回の値等は一例であり、他の変換方法や値を用いてもかまわない。

図１０は、本発明にかかる送信回路の実施の形態４の構成例を示す図である。図１０の送信回路１ｄは、実施の形態３のシリアルデータ計数部３ｃおよびブロック番号生成部５ｃの代わりにシリアルデータ計数部３ｄおよびブロック番号生成部５ｄを備え、一方で、シリアルデータ切替え部４ｃに該当する手段を備えていない。なお、前述の実施の形態１〜３と同様の構成については同一の符号を付してその説明を省略する。

シリアルデータ計数部３ｄは、タイミングカウンタ（図示せず）を備え、送信開始信号に基づきカウンタ値をリセットし、上記タイミング信号をカウントする。ここでは、ｍ＝３２としているので、カウンタ値は「０」から「３１」までの値を繰り返す。また、シリアルデータ計数部３ｄは、上記カウンタ値に基づいてブロック番号出力のための制御信号を生成し、この制御信号をブロック番号生成部５ｄに出力する。

ブロック番号生成部５ｄは、シリアルデータのビット位置を特定するための４ビットのブロック番号を生成する。詳細には、送信開始信号に基づきブロック番号をリセットし、タイミング信号およびシリアルデータ計数部３ｄから受信する制御信号に基づき、生成したブロック番号をブロックデータの２〜５ビット目として出力する。また、ブロック番号生成部５ｄは、ブロックデータ出力開始を示す開始ビットをブロックデータの１ビット目として出力する。

つづいて、上記の様に構成された送信回路１ｄの動作を、図１１を用いて説明する。図１１は、送信回路１ｄの動作を示すタイミングチャートである。

まず、シリアルデータ計数部３ｄは、送信開始信号が「１」となるタイミングでタイミングカウンタを初期化する。また、ブロック番号生成部５ｄは、送信開始信号が「１」となるタイミングでブロック番号[３：０]に「０（＝００００）」をセットする。

その後、パラレルシリアル変換部２は、データ取り込み信号が「１」となるタイミングで、パラレルデータを自身のシフトレジスタに取り込む。そして、タイミング信号が「１」となる毎にデータをシフトさせ、シフトレジスタの最下位ビット（図示のシフトレジスタ［０］に相当）をシリアルデータとして出力する。このとき、シリアルクロック生成部６ａは、上記タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力する。

また、シリアルデータ計数部３ｄは、上記初期化を行った後、上記タイミング信号の「１」を検出する度に、タイミングカウンタをインクリメントする。そして、タイミングカウンタが「３１」の状態でかつタイミング信号が「１」となるタイミングで「１」となり、タイミングカウンタが「４」の状態でかつタイミング信号が「１」となるタイミングで「０」となる、制御信号を生成し、ブロック番号生成部５ｄに出力する。

ブロック番号生成部５ｄは、上記制御信号「１」を検出すると、タイミングカウンタが「０」のときのタイミング信号が「１」となるタイミングで、まず、ブロックデータ出力開始を示す開始ビット「１」をブロックデータの１ビット目として出力する。その後、ブロック番号生成部５ｄは、タイミングカウンタが「１」のときのタイミング信号が「１」となるタイミングで、ブロック番号[３：０]の最下位ビットをブロックデータの２ビット目として出力する（図示のＢ２［０］に相当）。また、タイミングカウンタが「１」〜「３」の間のタイミング信号が「１」となるタイミングでブロック番号[３：０]をシフトし、さらに、タイミングカウンタが「２」〜「４」の間のタイミング信号が「１」となるタイミングで順次最下位ビットをブロックデータの３〜５ビット目として出力する（図示のＢ２［１］→Ｂ２［２］→Ｂ２［３］に相当）。また、制御信号が「１」でかつタイミングカウンタが「４」のときには、タイミング信号が「１」となるタイミングでブロック番号［３：０］をインクリメントする。

上記の動作により、継続して「０」であったブロックデータの値が「１」となった後の４ビットを読み取ることで、シリアルデータのビット位置を特定することができる。たとえば、図１１のタイミングチャートでは、ブロックデータとしてブロック番号開始ビットが出力された後の４ビットは、「００１０」＝「２」であるため、ブロック番号開始ビットが「１」のときのシリアルデータのビットを、「ｍ（＝３２）ビット×［ブロック番号（＝２）＋１］＝ビット番号９６」、と特定することができる。

図１２は、本実施の形態の送信回路１ｄを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、ブロックデータが「０」から「１」になったブロック番号開始ビットを探し、さらに、ブロック番号開始ビットの後のブロック番号が「２」＝「００１０」である箇所を探す。すなわち、ビット番号９６（ブロック番号が「２」のときのブロック番号開始ビット「１」）を探し、その位置から５つ数えたところがビット番号１００であることが示されている。

以上説明したように、本実施の形態によれば、送信するシリアルデータｍビット毎に位置を特定するブロックデータを別の信号線から出力する構成としたので、このブロックデータからブロック番号を読み取ることによりシリアルデータのビット位置を容易に特定することが可能になる。

実施の形態５．
実施の形態３では、シリアルデータにブロック番号を埋め込み、ブロックイネーブルに合わせてこの番号を読み取ることで、シリアルデータのビット位置を特定することとした。本実施の形態では、ブロックイネーブルを出力する代わりにシリアルクロックを停止させることで、シリアルデータのビット位置を特定する。

本実施の形態では、シリアルデータｍビット毎にシリアルクロックを停止し、かつｎビットのブロック番号を出力する場合について説明する。以下、ｍ＝３２，ｎ＝４とする。なお、本実施の形態におけるパラレルシリアル変換方法，ｍやｎの値，ブロック番号の初回の値，シリアルクロックの停止期間等は一例であり、他の変換方法や値を用いてもかまわない。

図１３は、本発明にかかる送信回路の実施の形態５の構成例を示す図である。図１３の送信回路１ｅは、実施の形態３の送信回路１ｃと比べると、シリアルクロック生成部６ａの代わりに、ブロックイネーブルによりクロック停止制御を行うシリアルクロック生成部６ｅを備え、ブロックイネーブルを外部に出力していない。なお、前述の実施の形態１〜４と同様の構成については同一の符号を付してその説明を省略する。

シリアルクロック生成部６ｅは、タイミング信号に基づいてシリアルクロックを生成し、さらに、ブロックイネーブルに基づいて、生成したシリアルクロックの出力および停止を制御する。

つづいて、上記の様に構成された送信回路１ｅの動作を、図１４を用いて説明する。図１４は、送信回路１ｅの動作を示すタイミングチャートである。ここでは、前述した実施の形態３と異なる動作について説明する。

本実施の形態のシリアルデータ計数部３ｃは、実施の形態３と同様の処理でブロックイネーブルを生成し、このブロックイネーブルを、シリアルデータ切替え部４ｃに加えて、さらにシリアルクロック生成部６ｅに対して出力する。

これにより、シリアルクロック生成部６ｅでは、上記ブロックイネーブルが「０」のときは、タイミング信号が「１」となるタイミングに合わせてシリアルクロックを出力し、一方で、ブロックイネーブルが「１」のときは、シリアルクロックの出力を停止する。

なお、図１４の例では、シリアルクロックが停止しているときのシリアルデータはブロック番号［０］であるが、このとき、受信側の回路では、シリアルクロックが停止されているため、この期間のデータを受信することはない。

上記の動作により、シリアルクロックはシリアルデータ３２ビット毎に停止し、停止期間中のシリアルデータには４ビットのブロック番号が埋め込まれている。したがって、本実施の形態では、シリアルクロックの停止期間のブロック番号を読み取れば、そのときのシリアルデータのビット位置を特定することができる。たとえば、図１４のタイミングチャートでは、３回目にシリアルクロックが停止したときのシリアルデータ（ブロック番号）が「００１０（＝２）」であるため、シリアルクロックが再開されたときの最初のビット位置を、「ｍ（＝３２）ビット×［ブロック番号（＝２）＋１］＝ビット番号９６」、と特定することができる。

図１５は、本実施の形態の送信回路１ｅを用いてシリアルデータのビット番号１００を探し出す場合の一例を示す図である。ここでは、シリアルクロックが停止しているときのシリアルデータが「２」＝「００１０」である箇所の次のビットを探し、すなわち、ビット番号９６を探し、その位置から５つ数えたところがビット番号１００であることが示されている。

以上説明したように、本実施の形態によれば、送信するシリアルデータｍビット毎に位置を特定するｎビットのブロック番号を挿入し、その挿入期間についてはシリアルクロックを停止する構成としたので、シリアルクロックが停止している間のシリアルデータからブロック番号を読み取ることによりシリアルデータのビット位置を容易に特定することが可能になる。

以上のように、本発明にかかる送信回路は、シリアル通信等の検証作業に有用であり、特に、シリアルデータのビット位置を特定する場合に適している。

１ａ，１ｂ，１ｃ，１ｄ，１ｅ 送信回路
２ パラレルシリアル変換部
３ａ，３ｂ，３ｃ，３ｄ シリアルデータ計数部
４ｃ シリアルデータ切替え部
５ｃ，５ｄ ブロック番号生成部
６ａ，６ｂ，６ｅ シリアルクロック生成部

Claims (3)

1. シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
   送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成するブロック番号生成手段と、
   前記所定ビットのシリアルデータの出力と前記ブロック番号の出力とを切り替えるためのイネーブル信号を生成し出力するイネーブル信号出力手段と、
   前記イネーブル信号に基づいて、前記所定ビットのシリアルデータと前記ブロック番号とを切り替えて出力する切替え手段と、
   を備えることを特徴とする送信回路。
2. シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
   送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成し、前記所定ビットのシリアルデータを送信する度に、ブロック番号の出力開始を示す開始ビットと送信したシリアルデータに対応するブロック番号とをブロックデータとして出力するブロックデータ出力手段、
   を備えることを特徴とする送信回路。
3. シリアルクロックと当該シリアルクロックに同期したシリアルデータとを出力する送信回路であって、
   送信単位である所定ビットのシリアルデータの送信順を認識させるためのブロック番号を生成するブロック番号生成手段と、
   前記所定ビットのシリアルデータの出力と前記ブロック番号の出力とを切り替えるためのイネーブル信号を生成するイネーブル信号生成手段と、
   前記イネーブル信号に基づいて、前記所定ビットのシリアルデータと前記ブロック番号とを切り替えて出力する切替え手段と、
   を備え、
   前記イネーブル信号に基づいて、前記ブロック番号出力時のシリアルクロックを停止することを特徴とする送信回路。

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