JP3555941B2 - データ伝送システム試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、データ伝送システムに対する時刻情報を用いた試験を正確に行うための技術に関する。
【０００２】
【従来の技術】
ネットワークやそれを構成するルータやハブ等のようなデータ伝送システムの試験には、時刻情報を用いるものがある。
【０００３】
例えば、ルータやハブ等の機器の内部処理時間をポート毎に調べる場合には、時刻情報が含まれた試験用データを生成して試験対象機器の一つのポートに順次入力し、その試験対象機器が他のポートから出力する試験用データを受信し、その受信時刻と受信した試験用データに含まれている時刻情報との差を各ポート毎に求める。
【０００４】
図８は、上記のように時刻情報を用いた試験を行うことができる従来のデータ伝送システム試験装置（以下、試験装置と記す）１０の構成を示している。
【０００５】
この試験装置１０は、試験対象のデータ伝送システム１の各ポート２１〜２ｍに接続するための複数ｎのポート１１１〜１１ｎと、これらのポート１１１〜１１ｎを介してデータの送受信を行うインタフェース１２と、図示しない操作部等から指定された試験項目に応じて試験用のデータを生成し、インタフェース１２およびポート１１１〜１１ｎを介してデータ伝送システム１に出力し、また、データ伝送システム１から出力されるデータの解析を指定された試験項目に応じて行うデータ処理部１３とを有している。
【０００６】
また、この試験装置１０には、クロック信号発生回路１４およびクロック信号発生回路１４から出力されるクロック信号Ｃに基づいて時刻情報ＴＭを出力する時計回路１５とが設けられており、データ処理部１３は、データ伝送システム１に対して時刻情報を用いた試験を行なう際には、この時計回路１５から出力される時刻情報ＴＭを用いる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のように構成された従来の試験装置１０では、試験装置１０が有するポート数ｎより多いポートを有するデータ伝送システム１に対する時刻情報を用いた試験を正確に行うことができないという問題があった。
【０００８】
即ち、試験装置１０のポート数ｎより多いポートを有するデータ伝送システム１に対して、上記のような伝送遅延時間の試験を行う場合には、図９に示しているように、複数（Ｐ）の試験装置１０（１）〜１０（Ｐ）の各ポートを、データ伝送システム１の全てのポート２１〜２ｍに接続して、そのうちの一つの試験装置１０（１）からデータ伝送システム１の一つのポート２１に時刻情報ＴＭを含む他の各ポート２２〜２ｍ宛ての試験用データＤを順次出力し、データ伝送システム１の他のポート２２〜２ｍから順次出力される試験用データＤを各試験装置１０（１）〜１０（Ｐ）で受信して、それぞれの受信時刻と受信した試験用データＤに含まれる時刻情報ＴＭとの差を求める必要がある。
【０００９】
ところが、各試験装置１０（１）〜１０（Ｐ）の時計回路１５が出力する時刻情報ＴＭは正確に一致していないため、試験用データＤを出力している試験装置１０（１）で検出される伝送遅延時間の精度に対して、他の試験装置１０（２）〜１０（Ｐ）で検出される伝送遅延時間の精度は低くなってしまう。
【００１０】
このような測定精度の低下は、上記した内部処理時間の試験だけでなく、複数台の試験装置１０でデータ伝送システム１に対する時刻情報を用いた他の試験を行う際にも生じる。
【００１１】
本発明は、この問題を解決して、データ伝送システムに対する時刻情報を用いた試験を複数台の試験装置で行う場合でも、正確な試験が行えるデータ伝送試験装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００１３】
また、本発明の請求項２のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）とを備えたことを特徴としている。
【００１４】
また、本発明の請求項３のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）と、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したデータ伝送システム試験装置（以下、試験装置と記す）２０の構成を示している。
【００１６】
この試験装置２０は、試験対象のデータ伝送システムの各ポートに接続するための複数ｎのポート２１１〜２１ｎと、これらのポート２１１〜２１ｎを介してデータの送受信を行うインタフェース２２と、指定された試験項目に応じて試験用のデータを生成してデータ伝送システムに出力し、また、データ伝送システムから出力されるデータの解析を指定された試験項目に応じて行うデータ処理部２３と、データ処理部２３に対して試験項目や試験条件等のパラメータを設定するための操作部２４と、データ処理部２３が行った試験の結果等を表示する表示器２５とを有している。
【００１７】
また、この試験装置２０には、クロック信号発生回路２６およびクロック信号発生回路２６から出力される所定周波数（例えば１０ＭＨｚ）のクロック信号Ｃに基づいて時刻情報ＴＭを出力する時計回路２７とが設けられており、データ処理部２３は、試験対象のデータ伝送システムに対して時刻情報を用いた試験が指定された場合には、この時計回路２７から出力される時刻情報ＴＭを用いる。なお、時計回路２７が出力する時刻情報ＴＭには、時、分、秒の情報だけでなく年、月、日の情報が含まれていてもよい。
【００１８】
試験装置２０には、この試験装置２０を複数台使って時刻情報を用いた試験を行う際に各試験装置２０の時刻情報ＴＭを正確に合わせるための多重化クロック信号Ｃｍを外部へ出力するための出力端子３０と、外部から多重化クロック信号を入力するための入力端子３１とが設けられている。
【００１９】
多重化回路３２は、クロック信号発生回路２６から出力されるクロック信号Ｃに、時計回路２７から出力されるＫビットの時刻情報ＴＭとスタートビットＳＴとを、例えば所定周期Ｔｓで多重化して多重化クロック信号Ｃｍを生成して、出力端子３０に出力する。
【００２０】
この多重化回路３２は、例えば図２に示すように構成されている。
図２において、多重化指示信号発生回路３２ａは、図３の（ａ）に示すクロック信号Ｃを受け、図３の（ｂ）のようにクロック信号Ｃの立ち上がりに同期して立ち上がってからクロック信号ＣがＫ＋１回立ち下がるまでハイレベルとなる多重化指示信号Ａを所定周期Ｔｓで出力する。
【００２１】
この多重化指示信号Ａは、アンド回路３２ｂおよびパラレルシリアル変換回路３２ｃに入力される。アンド回路３２ｂは、多重化指示信号Ａがハイレベルの間に入力されるクロック信号Ｃをシフト用クロックＣｓとしてパラレルシリアル変換回路３２ｃに出力する。
【００２２】
パラレルシリアル変換回路３２ｃは、パラレル入力シリアル出力のＫ＋１段のシフトレジスタからなり、時計回路２７からパラレル出力されるＫビットの時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，ｂＫ−１）と「１」のスタートビットＳＴとを多重化指示信号Ａの立ち上がりタイミングにラッチし、そのラッチしたデータをシフト用クロックＣｓの立ち上がりに同期して図３の（ｃ）に示すように、スタートビットＳＴを先頭に１ビットずつラッチ回路３２ｄに出力する。
【００２３】
ラッチ回路３２ｄは、パラレルシリアル変換回路３２ｃから１ビットずつ出力されるデータを図３の（ｄ）のようにクロック信号Ｃの立ち下がりタイミングでラッチし、そのラッチしたデータをアンド回路３２ｅに出力する。
【００２４】
アンド回路３２ｅは、ラッチ回路３２ｂの出力を多重化指示信号Ａがハイレベルの間だけ通過させてオア回路３２ｆに入力する。
【００２５】
オア回路３２ｆは、アンド回路３２ｅの出力とクロック信号Ｃとの論理和を出力する。
【００２６】
したがって、このオア回路３２ｆからは、図３の（ｅ）に示すように、スタートビットＳＴとＫビットの時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，ｂＫ−１）からなるＫ＋１ビットの各ビットデータが、クロック信号Ｃのローレベル期間に順番に挿入された多重化クロック信号Ｃｍが出力されることになる。なお、図３の（ｅ）に示した多重化クロック信号Ｃｍは、時刻情報ＴＭが（０１００…０１）のときの例を示したものである。また、ここでは、スタートビットＳＴおよび時刻情報ＴＭのビットデータが「１」のときにはハイレベル、ビットデータが「０」のときにはローレベルを挿入しているが、逆にビットデータが「０」のときにはハイレベル、ビットデータが「１」のときにはローレベルを挿入してもよい。
【００２７】
一方、外部から入力端子３１に入力される多重化クロック信号Ｃｍ′は、時刻情報抽出回路３３およびクロック同期回路３５に出力される。
【００２８】
時刻情報抽出回路３３は、入力される多重化クロック信号Ｃｍ′に時刻情報ＴＭが含まれているとき、その多重化クロック信号Ｃｍ′から時刻情報ＴＭを抽出して時刻合わせ回路３４に出力する。
【００２９】
この時刻抽出回路３３は、例えば図４に示すように構成されている。
図４において、遅延回路３３ａは、図５の（ａ）に示すクロック信号Ｃを受けて、図５の（ｂ）のようにクロック信号Ｃをその周期Ｔｃのほぼ１／４だけ遅延したクロック信号Ｃ′をラッチ回路３３ｂおよびシリアルパラレル変換回路３３ｃに出力する。
【００３０】
ラッチ回路３３ｂは、図５の（ｃ）のように入力される多重化クロック信号Ｃｍ′を図５の（ｄ）のようにクロック信号Ｃ′の立ち下がりでラッチして、そのラッチしたデータをシリアルパラレル変換回路３３ｃおよびフリップフロップ３３ｄのセット端子Ｓに出力する。
【００３１】
シリアルパラレル変換回路３３ｃは、シリアル入力パラレル出力型のＫ＋１段のシフトレジスタからなり、シフト／ホールド端子Ｓ／Ｈにハイレベルの信号が入力されている間は、ラッチ回路３３ｂの出力を図５の（ｅ）のようにクロック信号Ｃ′の立ち下がりに同期して順番に取り込み、最終段目（Ｋ＋１段目）の出力をフリップフロップ３３ｄのリセット端子Ｒおよび時刻合わせ回路３４に出力する。また、シフト／ホールド端子Ｓ／Ｈにローレベルの信号が入力されている間は、クロック信号Ｃ′が入力されても内部の状態を変えないホールド状態となる。
【００３２】
また、フリップフロップ３３ｄは、図５の（ｇ）のように、ラッチ回路３３ｂの出力がハイレベル（「１」）に上がってからシリアルパラレル変換回路３３ｃの最終段の出力がハイレベル（「１」）立ち上がるまでの間、シリアルパラレル変換回路３３ｃのシフト／ホールド端子Ｓ／Ｈにハイレベルの信号を出力し、シリアルパラレル変換回路３３ｃの最終段の出力がハイレベル（「１」）立ち上がるとシフト／ホールド端子Ｓ／Ｈにローレベルの信号を出力する。
【００３３】
したがって、多重化クロック信号Ｃｍ′に挿入されているスタートビットＳＴが入力されて、そのスタートビットＳＴがラッチ回路３３ｂでラッチされて、図５の（ｄ）のようにその出力が「１」（ハイレベル）になると、シリアルパラレル変換回路３３ｃのシフト／ホールド端子Ｓ／Ｈがハイレベルとなり、そのスタートビットＳＴとそれに続く時刻情報ＴＭは、クロック信号Ｃ′が立ち下がる毎にシリアルパラレル変換回路３３ｃに順番に取り込まれる。
【００３４】
そして、時刻情報ＴＭの最後のビットデータ（図では「１」）が図５の（ｅ）のようにシリアルパラレル変換回路３３ｃに取り込まれると、図５の（ｆ）のようにその最終段にスタートビットＳＴがシフトされ、そのスタートビットＳＴの「１」がフリップフロップ３３ｄのリセット端子Ｒおよび時刻合わせ回路３４に入力される。
【００３５】
このとき、シリアルパラレル変換回路３３ｃの１段目からＫ段目までには、多重化クロック信号Ｃｍ′に挿入されていた時刻情報ＴＭの全てのビットデータが記憶されており、シリアルパラレル変換回路３３ｃの最終段から出力されたスタートビットＳＴの「１」の信号を受けた時刻合わせ回路３４は、シリアルパラレル変換回路３３ｃの１段目からＫ段目までのデータを正しい時刻情報ＴＭ′として、時計回路２７にセットする。
【００３６】
一方、クロック同期回路３５は、クロック信号発生回路２６が出力するクロック信号Ｃの位相を、多重化クロック信号Ｃｍ′のクロック信号成分の位相に同期させる。
【００３７】
したがって、入力端子３１から入力される多重化クロック信号Ｃｍ′に含まれる時刻情報ＴＭ′で時刻合わせされた時計回路２７は、その後に入力される多重化クロック信号Ｃｍ′のクロック信号成分に同期して歩進することになる。
【００３８】
以上のように構成された試験装置２０を複数（Ｐ）台使って時刻情報を用いた試験を行う場合には、図６に示すように、試験装置２０（１）の出力端子３０を次の試験装置２０（２）の入力端子３１にケーブル接続し、試験装置２０（２）の出力端子３０をさらに次の試験装置２０（３）の入力端子３１にケーブル接続するという作業を、Ｐ台目の試験装置２０（Ｐ）まで行い、各試験装置２０（１）〜２０（Ｐ）の各ポートを、試験対象のデータ伝送システム１の全てのポート２１〜２ｍにそれぞれ接続する。
【００３９】
このように接続すると、試験装置２０（１）から時刻情報ＴＭが多重化された多重化クロック信号Ｃｍ１を受けた試験装置２０（２）の時計回路２７は、試験装置２０（１）の時計回路２７と同一時刻にセットされ且つその後の歩進位相も完全に一致するので、試験装置２０（１）と試験装置２０（２）の時刻情報は常に一致した状態となる。
【００４０】
また、試験装置２０（２）から時刻情報ＴＭが多重化された多重化クロック信号Ｃｍ２を受けた試験装置２０（３）の時計回路２７は、試験装置２０（２）の時計回路２７と同一時刻にセットされ且つその後の歩進位相も完全に一致するので、試験装置２０（２）と試験装置２０（３）の時刻情報は常に一致した状態となる。
【００４１】
この関係は、試験装置２０（Ｐ）まで続いているので、図６のように接続した状態から最長でもＴｓ×（Ｐ−１）が経過するまでに、Ｐ台の試験装置２０（１）〜２０（Ｐ）の各時計回路２７が出力する時刻情報とその歩進位相は一致した状態となる。
【００４２】
したがって、この状態で、例えばデータ伝送システム１の伝送遅延時間の試験を行う場合、試験装置２０（１）については、伝送遅延時間の試験に必要な各ポート毎の試験用データの送信と、その試験装置２０（１）が受け持つポートについての試験用データの受信および遅延時間検出を指定し、他の試験装置２０（２）〜２０（Ｐ）については、それぞれの試験装置が受け持つポートについての試験用データの受信および遅延時間検出を指定してから測定を開始すれば、データ伝送システム１の各ポート毎の伝送遅延時間を相対誤差が極めて少ない状態で検出することができる。
【００４３】
また、時計回路２７の基準となるクロック信号Ｃに時刻情報ＴＭを多重化して他の試験装置に伝達するようにしているので、１芯構造のケーブルで簡単に接続することができる。
【００４４】
なお、図６では、複数台の試験装置２０（１）〜２０（Ｐ）の出力端子３０と入力端子３１の間を直列に接続していたが、図７に示すように、１台の試験装置２０（１）の出力端子３０から出力される多重化クロック信号Ｃｍ１を他の試験装置２０（２）〜２０（Ｐ）の各入力端子３１に共通に入力した場合でも、全ての試験装置２０（１）〜２０（Ｐ）の時刻情報とその歩進位相を一致させることができる。
【００４５】
また、図７のような接続方法を想定した場合、試験装置２０（１）では、図１に示した構成要件のうち、信号入力端子３１、時刻情報抽出回路３３、時刻合わせ回路３４およびクロック同期回路３５を省略することができ、また、試験装置２０（２）〜２０（Ｐ）では、図１に示した構成要件のうち、出力端子３０および多重化回路３２を省略することができる。
【００４６】
また、前記した試験装置２０の多重化回路３２は、クロック信号Ｃに対する時刻情報ＴＭの多重化を所定周期Ｔｓで行うようにしているが、これは本発明を限定するものではない。
【００４７】
例えば、前記したように他の試験装置から多重化クロック信号Ｃｍ′を受ける側の試験装置２０（２）〜２０（Ｐ）としては、外部から入力端子３１を介して入力される多重化クロック信号Ｃｍ′から時刻情報ＴＭ′が抽出されて、時計回路２７の時刻合わせが終了したときに、多重化回路３２がクロック信号Ｃに対する時刻情報ＴＭの多重化を行うようにしてもよい。
【００４８】
【発明の効果】
以上説明したように、本発明の請求項１のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００４９】
このため、データ伝送システムに対して時刻情報を用いた試験を他の試験装置を併用して行う場合に、他の試験装置に自装置のクロック信号成分と時刻情報とを伝達することができ、正確な試験を行うことができる。
【００５０】
また、本発明の請求項２のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）とを備えたことを特徴としている。
【００５１】
このため、データ伝送システムに対して時刻情報を用いた試験を他の試験装置を併用して行う場合に、他の試験装置からの多重化クロック信号を受けて、その多重化クロック信号に多重化されている時刻情報に自装置の時刻情報を合わせ、且つ、多重化クロック信号のクロック信号成分に自装置のクロック信号を同期させることができ、自装置の時刻情報を他の試験装置の時刻情報に常に一致させた状態で試験が行える。
【００５２】
また、本発明の請求項３のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）と、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００５３】
このため、他の一つの試験装置の時刻情報に自装置の時刻情報を常に一致した状態にでき、また、他の別の試験装置に対して多重化クロック信号を伝達して、その他の別の試験装置の時刻情報を自装置の時刻情報に常に一致させることができるので、データ伝送システムに対して時刻情報を用いた試験を複数の試験装置を併用して行う場合でも正確な試験が行える。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示す図
【図２】実施形態の要部の構成例を示す図
【図３】実施形態の要部の動作を説明するためのタイミング図
【図４】実施形態の要部の構成を示す図
【図５】実施形態の要部の動作を説明するためのタイミング図
【図６】実施形態の試験装置を複数台用いて試験を行う際の接続状態を示す図
【図７】実施形態の試験装置を複数台用いて試験を行う際の他の接続状態を示す図
【図８】従来装置の構成を示す図
【図９】従来装置を複数台用いて試験を行う際の接続状態を示す図
【符号の説明】
１ データ伝送システム
２ ポート
２０ データ伝送システム試験装置
２１ ポート
２２ インタフェース
２３ データ処理部
２４ 操作部
２５ 表示器
２６ クロック信号発生回路
２７ 時計回路
３０ 出力端子
３１ 入力端子
３２ 多重化回路
３３ 時刻情報抽出回路
３４ 時計合わせ回路
３５ クロック同期回路
【発明の属する技術分野】
本発明は、データ伝送システムに対する時刻情報を用いた試験を正確に行うための技術に関する。
【０００２】
【従来の技術】
ネットワークやそれを構成するルータやハブ等のようなデータ伝送システムの試験には、時刻情報を用いるものがある。
【０００３】
例えば、ルータやハブ等の機器の内部処理時間をポート毎に調べる場合には、時刻情報が含まれた試験用データを生成して試験対象機器の一つのポートに順次入力し、その試験対象機器が他のポートから出力する試験用データを受信し、その受信時刻と受信した試験用データに含まれている時刻情報との差を各ポート毎に求める。
【０００４】
図８は、上記のように時刻情報を用いた試験を行うことができる従来のデータ伝送システム試験装置（以下、試験装置と記す）１０の構成を示している。
【０００５】
この試験装置１０は、試験対象のデータ伝送システム１の各ポート２１〜２ｍに接続するための複数ｎのポート１１１〜１１ｎと、これらのポート１１１〜１１ｎを介してデータの送受信を行うインタフェース１２と、図示しない操作部等から指定された試験項目に応じて試験用のデータを生成し、インタフェース１２およびポート１１１〜１１ｎを介してデータ伝送システム１に出力し、また、データ伝送システム１から出力されるデータの解析を指定された試験項目に応じて行うデータ処理部１３とを有している。
【０００６】
また、この試験装置１０には、クロック信号発生回路１４およびクロック信号発生回路１４から出力されるクロック信号Ｃに基づいて時刻情報ＴＭを出力する時計回路１５とが設けられており、データ処理部１３は、データ伝送システム１に対して時刻情報を用いた試験を行なう際には、この時計回路１５から出力される時刻情報ＴＭを用いる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のように構成された従来の試験装置１０では、試験装置１０が有するポート数ｎより多いポートを有するデータ伝送システム１に対する時刻情報を用いた試験を正確に行うことができないという問題があった。
【０００８】
即ち、試験装置１０のポート数ｎより多いポートを有するデータ伝送システム１に対して、上記のような伝送遅延時間の試験を行う場合には、図９に示しているように、複数（Ｐ）の試験装置１０（１）〜１０（Ｐ）の各ポートを、データ伝送システム１の全てのポート２１〜２ｍに接続して、そのうちの一つの試験装置１０（１）からデータ伝送システム１の一つのポート２１に時刻情報ＴＭを含む他の各ポート２２〜２ｍ宛ての試験用データＤを順次出力し、データ伝送システム１の他のポート２２〜２ｍから順次出力される試験用データＤを各試験装置１０（１）〜１０（Ｐ）で受信して、それぞれの受信時刻と受信した試験用データＤに含まれる時刻情報ＴＭとの差を求める必要がある。
【０００９】
ところが、各試験装置１０（１）〜１０（Ｐ）の時計回路１５が出力する時刻情報ＴＭは正確に一致していないため、試験用データＤを出力している試験装置１０（１）で検出される伝送遅延時間の精度に対して、他の試験装置１０（２）〜１０（Ｐ）で検出される伝送遅延時間の精度は低くなってしまう。
【００１０】
このような測定精度の低下は、上記した内部処理時間の試験だけでなく、複数台の試験装置１０でデータ伝送システム１に対する時刻情報を用いた他の試験を行う際にも生じる。
【００１１】
本発明は、この問題を解決して、データ伝送システムに対する時刻情報を用いた試験を複数台の試験装置で行う場合でも、正確な試験が行えるデータ伝送試験装置を提供することを目的としている。
【００１２】
【課題を解決するための手段】
前記目的を達成するために、本発明の請求項１のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００１３】
また、本発明の請求項２のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）とを備えたことを特徴としている。
【００１４】
また、本発明の請求項３のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）と、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００１５】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したデータ伝送システム試験装置（以下、試験装置と記す）２０の構成を示している。
【００１６】
この試験装置２０は、試験対象のデータ伝送システムの各ポートに接続するための複数ｎのポート２１１〜２１ｎと、これらのポート２１１〜２１ｎを介してデータの送受信を行うインタフェース２２と、指定された試験項目に応じて試験用のデータを生成してデータ伝送システムに出力し、また、データ伝送システムから出力されるデータの解析を指定された試験項目に応じて行うデータ処理部２３と、データ処理部２３に対して試験項目や試験条件等のパラメータを設定するための操作部２４と、データ処理部２３が行った試験の結果等を表示する表示器２５とを有している。
【００１７】
また、この試験装置２０には、クロック信号発生回路２６およびクロック信号発生回路２６から出力される所定周波数（例えば１０ＭＨｚ）のクロック信号Ｃに基づいて時刻情報ＴＭを出力する時計回路２７とが設けられており、データ処理部２３は、試験対象のデータ伝送システムに対して時刻情報を用いた試験が指定された場合には、この時計回路２７から出力される時刻情報ＴＭを用いる。なお、時計回路２７が出力する時刻情報ＴＭには、時、分、秒の情報だけでなく年、月、日の情報が含まれていてもよい。
【００１８】
試験装置２０には、この試験装置２０を複数台使って時刻情報を用いた試験を行う際に各試験装置２０の時刻情報ＴＭを正確に合わせるための多重化クロック信号Ｃｍを外部へ出力するための出力端子３０と、外部から多重化クロック信号を入力するための入力端子３１とが設けられている。
【００１９】
多重化回路３２は、クロック信号発生回路２６から出力されるクロック信号Ｃに、時計回路２７から出力されるＫビットの時刻情報ＴＭとスタートビットＳＴとを、例えば所定周期Ｔｓで多重化して多重化クロック信号Ｃｍを生成して、出力端子３０に出力する。
【００２０】
この多重化回路３２は、例えば図２に示すように構成されている。
図２において、多重化指示信号発生回路３２ａは、図３の（ａ）に示すクロック信号Ｃを受け、図３の（ｂ）のようにクロック信号Ｃの立ち上がりに同期して立ち上がってからクロック信号ＣがＫ＋１回立ち下がるまでハイレベルとなる多重化指示信号Ａを所定周期Ｔｓで出力する。
【００２１】
この多重化指示信号Ａは、アンド回路３２ｂおよびパラレルシリアル変換回路３２ｃに入力される。アンド回路３２ｂは、多重化指示信号Ａがハイレベルの間に入力されるクロック信号Ｃをシフト用クロックＣｓとしてパラレルシリアル変換回路３２ｃに出力する。
【００２２】
パラレルシリアル変換回路３２ｃは、パラレル入力シリアル出力のＫ＋１段のシフトレジスタからなり、時計回路２７からパラレル出力されるＫビットの時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，ｂＫ−１）と「１」のスタートビットＳＴとを多重化指示信号Ａの立ち上がりタイミングにラッチし、そのラッチしたデータをシフト用クロックＣｓの立ち上がりに同期して図３の（ｃ）に示すように、スタートビットＳＴを先頭に１ビットずつラッチ回路３２ｄに出力する。
【００２３】
ラッチ回路３２ｄは、パラレルシリアル変換回路３２ｃから１ビットずつ出力されるデータを図３の（ｄ）のようにクロック信号Ｃの立ち下がりタイミングでラッチし、そのラッチしたデータをアンド回路３２ｅに出力する。
【００２４】
アンド回路３２ｅは、ラッチ回路３２ｂの出力を多重化指示信号Ａがハイレベルの間だけ通過させてオア回路３２ｆに入力する。
【００２５】
オア回路３２ｆは、アンド回路３２ｅの出力とクロック信号Ｃとの論理和を出力する。
【００２６】
したがって、このオア回路３２ｆからは、図３の（ｅ）に示すように、スタートビットＳＴとＫビットの時刻情報ＴＭ（ｂ０，ｂ１，ｂ２，…，ｂＫ−１）からなるＫ＋１ビットの各ビットデータが、クロック信号Ｃのローレベル期間に順番に挿入された多重化クロック信号Ｃｍが出力されることになる。なお、図３の（ｅ）に示した多重化クロック信号Ｃｍは、時刻情報ＴＭが（０１００…０１）のときの例を示したものである。また、ここでは、スタートビットＳＴおよび時刻情報ＴＭのビットデータが「１」のときにはハイレベル、ビットデータが「０」のときにはローレベルを挿入しているが、逆にビットデータが「０」のときにはハイレベル、ビットデータが「１」のときにはローレベルを挿入してもよい。
【００２７】
一方、外部から入力端子３１に入力される多重化クロック信号Ｃｍ′は、時刻情報抽出回路３３およびクロック同期回路３５に出力される。
【００２８】
時刻情報抽出回路３３は、入力される多重化クロック信号Ｃｍ′に時刻情報ＴＭが含まれているとき、その多重化クロック信号Ｃｍ′から時刻情報ＴＭを抽出して時刻合わせ回路３４に出力する。
【００２９】
この時刻抽出回路３３は、例えば図４に示すように構成されている。
図４において、遅延回路３３ａは、図５の（ａ）に示すクロック信号Ｃを受けて、図５の（ｂ）のようにクロック信号Ｃをその周期Ｔｃのほぼ１／４だけ遅延したクロック信号Ｃ′をラッチ回路３３ｂおよびシリアルパラレル変換回路３３ｃに出力する。
【００３０】
ラッチ回路３３ｂは、図５の（ｃ）のように入力される多重化クロック信号Ｃｍ′を図５の（ｄ）のようにクロック信号Ｃ′の立ち下がりでラッチして、そのラッチしたデータをシリアルパラレル変換回路３３ｃおよびフリップフロップ３３ｄのセット端子Ｓに出力する。
【００３１】
シリアルパラレル変換回路３３ｃは、シリアル入力パラレル出力型のＫ＋１段のシフトレジスタからなり、シフト／ホールド端子Ｓ／Ｈにハイレベルの信号が入力されている間は、ラッチ回路３３ｂの出力を図５の（ｅ）のようにクロック信号Ｃ′の立ち下がりに同期して順番に取り込み、最終段目（Ｋ＋１段目）の出力をフリップフロップ３３ｄのリセット端子Ｒおよび時刻合わせ回路３４に出力する。また、シフト／ホールド端子Ｓ／Ｈにローレベルの信号が入力されている間は、クロック信号Ｃ′が入力されても内部の状態を変えないホールド状態となる。
【００３２】
また、フリップフロップ３３ｄは、図５の（ｇ）のように、ラッチ回路３３ｂの出力がハイレベル（「１」）に上がってからシリアルパラレル変換回路３３ｃの最終段の出力がハイレベル（「１」）立ち上がるまでの間、シリアルパラレル変換回路３３ｃのシフト／ホールド端子Ｓ／Ｈにハイレベルの信号を出力し、シリアルパラレル変換回路３３ｃの最終段の出力がハイレベル（「１」）立ち上がるとシフト／ホールド端子Ｓ／Ｈにローレベルの信号を出力する。
【００３３】
したがって、多重化クロック信号Ｃｍ′に挿入されているスタートビットＳＴが入力されて、そのスタートビットＳＴがラッチ回路３３ｂでラッチされて、図５の（ｄ）のようにその出力が「１」（ハイレベル）になると、シリアルパラレル変換回路３３ｃのシフト／ホールド端子Ｓ／Ｈがハイレベルとなり、そのスタートビットＳＴとそれに続く時刻情報ＴＭは、クロック信号Ｃ′が立ち下がる毎にシリアルパラレル変換回路３３ｃに順番に取り込まれる。
【００３４】
そして、時刻情報ＴＭの最後のビットデータ（図では「１」）が図５の（ｅ）のようにシリアルパラレル変換回路３３ｃに取り込まれると、図５の（ｆ）のようにその最終段にスタートビットＳＴがシフトされ、そのスタートビットＳＴの「１」がフリップフロップ３３ｄのリセット端子Ｒおよび時刻合わせ回路３４に入力される。
【００３５】
このとき、シリアルパラレル変換回路３３ｃの１段目からＫ段目までには、多重化クロック信号Ｃｍ′に挿入されていた時刻情報ＴＭの全てのビットデータが記憶されており、シリアルパラレル変換回路３３ｃの最終段から出力されたスタートビットＳＴの「１」の信号を受けた時刻合わせ回路３４は、シリアルパラレル変換回路３３ｃの１段目からＫ段目までのデータを正しい時刻情報ＴＭ′として、時計回路２７にセットする。
【００３６】
一方、クロック同期回路３５は、クロック信号発生回路２６が出力するクロック信号Ｃの位相を、多重化クロック信号Ｃｍ′のクロック信号成分の位相に同期させる。
【００３７】
したがって、入力端子３１から入力される多重化クロック信号Ｃｍ′に含まれる時刻情報ＴＭ′で時刻合わせされた時計回路２７は、その後に入力される多重化クロック信号Ｃｍ′のクロック信号成分に同期して歩進することになる。
【００３８】
以上のように構成された試験装置２０を複数（Ｐ）台使って時刻情報を用いた試験を行う場合には、図６に示すように、試験装置２０（１）の出力端子３０を次の試験装置２０（２）の入力端子３１にケーブル接続し、試験装置２０（２）の出力端子３０をさらに次の試験装置２０（３）の入力端子３１にケーブル接続するという作業を、Ｐ台目の試験装置２０（Ｐ）まで行い、各試験装置２０（１）〜２０（Ｐ）の各ポートを、試験対象のデータ伝送システム１の全てのポート２１〜２ｍにそれぞれ接続する。
【００３９】
このように接続すると、試験装置２０（１）から時刻情報ＴＭが多重化された多重化クロック信号Ｃｍ１を受けた試験装置２０（２）の時計回路２７は、試験装置２０（１）の時計回路２７と同一時刻にセットされ且つその後の歩進位相も完全に一致するので、試験装置２０（１）と試験装置２０（２）の時刻情報は常に一致した状態となる。
【００４０】
また、試験装置２０（２）から時刻情報ＴＭが多重化された多重化クロック信号Ｃｍ２を受けた試験装置２０（３）の時計回路２７は、試験装置２０（２）の時計回路２７と同一時刻にセットされ且つその後の歩進位相も完全に一致するので、試験装置２０（２）と試験装置２０（３）の時刻情報は常に一致した状態となる。
【００４１】
この関係は、試験装置２０（Ｐ）まで続いているので、図６のように接続した状態から最長でもＴｓ×（Ｐ−１）が経過するまでに、Ｐ台の試験装置２０（１）〜２０（Ｐ）の各時計回路２７が出力する時刻情報とその歩進位相は一致した状態となる。
【００４２】
したがって、この状態で、例えばデータ伝送システム１の伝送遅延時間の試験を行う場合、試験装置２０（１）については、伝送遅延時間の試験に必要な各ポート毎の試験用データの送信と、その試験装置２０（１）が受け持つポートについての試験用データの受信および遅延時間検出を指定し、他の試験装置２０（２）〜２０（Ｐ）については、それぞれの試験装置が受け持つポートについての試験用データの受信および遅延時間検出を指定してから測定を開始すれば、データ伝送システム１の各ポート毎の伝送遅延時間を相対誤差が極めて少ない状態で検出することができる。
【００４３】
また、時計回路２７の基準となるクロック信号Ｃに時刻情報ＴＭを多重化して他の試験装置に伝達するようにしているので、１芯構造のケーブルで簡単に接続することができる。
【００４４】
なお、図６では、複数台の試験装置２０（１）〜２０（Ｐ）の出力端子３０と入力端子３１の間を直列に接続していたが、図７に示すように、１台の試験装置２０（１）の出力端子３０から出力される多重化クロック信号Ｃｍ１を他の試験装置２０（２）〜２０（Ｐ）の各入力端子３１に共通に入力した場合でも、全ての試験装置２０（１）〜２０（Ｐ）の時刻情報とその歩進位相を一致させることができる。
【００４５】
また、図７のような接続方法を想定した場合、試験装置２０（１）では、図１に示した構成要件のうち、信号入力端子３１、時刻情報抽出回路３３、時刻合わせ回路３４およびクロック同期回路３５を省略することができ、また、試験装置２０（２）〜２０（Ｐ）では、図１に示した構成要件のうち、出力端子３０および多重化回路３２を省略することができる。
【００４６】
また、前記した試験装置２０の多重化回路３２は、クロック信号Ｃに対する時刻情報ＴＭの多重化を所定周期Ｔｓで行うようにしているが、これは本発明を限定するものではない。
【００４７】
例えば、前記したように他の試験装置から多重化クロック信号Ｃｍ′を受ける側の試験装置２０（２）〜２０（Ｐ）としては、外部から入力端子３１を介して入力される多重化クロック信号Ｃｍ′から時刻情報ＴＭ′が抽出されて、時計回路２７の時刻合わせが終了したときに、多重化回路３２がクロック信号Ｃに対する時刻情報ＴＭの多重化を行うようにしてもよい。
【００４８】
【発明の効果】
以上説明したように、本発明の請求項１のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００４９】
このため、データ伝送システムに対して時刻情報を用いた試験を他の試験装置を併用して行う場合に、他の試験装置に自装置のクロック信号成分と時刻情報とを伝達することができ、正確な試験を行うことができる。
【００５０】
また、本発明の請求項２のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）とを備えたことを特徴としている。
【００５１】
このため、データ伝送システムに対して時刻情報を用いた試験を他の試験装置を併用して行う場合に、他の試験装置からの多重化クロック信号を受けて、その多重化クロック信号に多重化されている時刻情報に自装置の時刻情報を合わせ、且つ、多重化クロック信号のクロック信号成分に自装置のクロック信号を同期させることができ、自装置の時刻情報を他の試験装置の時刻情報に常に一致させた状態で試験が行える。
【００５２】
また、本発明の請求項３のデータ伝送システム試験装置は、
クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）と、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴としている。
【００５３】
このため、他の一つの試験装置の時刻情報に自装置の時刻情報を常に一致した状態にでき、また、他の別の試験装置に対して多重化クロック信号を伝達して、その他の別の試験装置の時刻情報を自装置の時刻情報に常に一致させることができるので、データ伝送システムに対して時刻情報を用いた試験を複数の試験装置を併用して行う場合でも正確な試験が行える。
【図面の簡単な説明】
【図１】本発明の実施形態の構成を示す図
【図２】実施形態の要部の構成例を示す図
【図３】実施形態の要部の動作を説明するためのタイミング図
【図４】実施形態の要部の構成を示す図
【図５】実施形態の要部の動作を説明するためのタイミング図
【図６】実施形態の試験装置を複数台用いて試験を行う際の接続状態を示す図
【図７】実施形態の試験装置を複数台用いて試験を行う際の他の接続状態を示す図
【図８】従来装置の構成を示す図
【図９】従来装置を複数台用いて試験を行う際の接続状態を示す図
【符号の説明】
１ データ伝送システム
２ ポート
２０ データ伝送システム試験装置
２１ ポート
２２ インタフェース
２３ データ処理部
２４ 操作部
２５ 表示器
２６ クロック信号発生回路
２７ 時計回路
３０ 出力端子
３１ 入力端子
３２ 多重化回路
３３ 時刻情報抽出回路
３４ 時計合わせ回路
３５ クロック同期回路
Claims (3)
- クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴とするデータ伝送システム試験装置。 - クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）とを備えたことを特徴とするデータ伝送システム試験装置。 - クロック信号発生回路（２６）と、該クロック信号発生回路から出力されるクロック信号を受けて時刻情報を出力する時計回路（２７）と、試験対象のデータ伝送システムに接続するためのポート（２１１〜２１ｎ）とを有し、前記時計回路が出力する時刻情報を用いて前記ポートに接続されたデータ伝送システムの試験を行うデータ伝送システム試験装置において、
クロック信号の各パルスの間に時刻情報のシリアルデータがビット単位で挿入されて多重化された多重化クロック信号を外部から入力させるための入力端子（３１）と、
前記入力端子に入力される多重化クロック信号に含まれるクロック信号成分の各パルスの間の値を読み取って時刻情報を抽出する時刻情報抽出手段（３３）と、
前記時刻情報抽出手段によって抽出された時刻情報で前記時計回路の時刻を合わせる時刻合わせ手段（３４）と、
前記多重化クロック信号のクロック信号成分に前記クロック信号発生回路が発生するクロック信号を同期させるクロック同期手段（３５）と、
前記クロック信号発生回路から出力されるクロック信号の各パルスの間に前記時計回路が出力する時刻情報のシリアルデータをビット単位で挿入して多重化する多重化回路（３２）と、
前記多重化回路から出力される多重化クロック信号を外部へ出力するための出力端子（３０）とを備えたことを特徴とするデータ伝送システム試験装置。
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