JPH08316942A - 非同期データ伝送回路 - Google Patents
非同期データ伝送回路Info
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- JPH08316942A JPH08316942A JP7122187A JP12218795A JPH08316942A JP H08316942 A JPH08316942 A JP H08316942A JP 7122187 A JP7122187 A JP 7122187A JP 12218795 A JP12218795 A JP 12218795A JP H08316942 A JPH08316942 A JP H08316942A
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Abstract
(57)【要約】
【目的】回路構成が簡単で、かつ伝送データ信号列に誤
りが生じることのない非同期データ伝送回路を提供す
る。 【構成】データ変化情報生成回路２では遅延回路２１、
ＥＸ−ＯＲ２２及びＮＯＲ２３を用いて、受信クロック
２１０の周期より長いパルス３００を生成する。ラッチ
回路３は受信クロック２１０で前記パルス３００をサン
プリングしデータ変化検出パルス３１０を生成する。受
信回路４は前記パルス３１０の立上りで送信データラッ
チ回路１の出力データ信号列をラッチする事により、送
信データ信号列の変化点を取り込むことなく受信クロッ
クに同期した受信データ信号列１２１〜１２４を出力す
る。最終データラッチ回路６は同期受信データ信号列１
２１〜１２４を最終読出しパルス４１０でラッチし、デ
ータ信号列１３１〜１３４を出力する。
りが生じることのない非同期データ伝送回路を提供す
る。 【構成】データ変化情報生成回路２では遅延回路２１、
ＥＸ−ＯＲ２２及びＮＯＲ２３を用いて、受信クロック
２１０の周期より長いパルス３００を生成する。ラッチ
回路３は受信クロック２１０で前記パルス３００をサン
プリングしデータ変化検出パルス３１０を生成する。受
信回路４は前記パルス３１０の立上りで送信データラッ
チ回路１の出力データ信号列をラッチする事により、送
信データ信号列の変化点を取り込むことなく受信クロッ
クに同期した受信データ信号列１２１〜１２４を出力す
る。最終データラッチ回路６は同期受信データ信号列１
２１〜１２４を最終読出しパルス４１０でラッチし、デ
ータ信号列１３１〜１３４を出力する。
Description
【０００１】
【産業上の利用分野】本発明は非同期データ伝送回路に
関し、特に送信側クロックに同期してＮ本のデータ信号
列を伝送し、前記送信側クロックとは周波数が非同期で
ある受信クロック及び前記受信クロックに同期した最終
呼出し用の受信制御信号を用いてデータ信号列を受信す
る非同期データ伝送回路に関する。
関し、特に送信側クロックに同期してＮ本のデータ信号
列を伝送し、前記送信側クロックとは周波数が非同期で
ある受信クロック及び前記受信クロックに同期した最終
呼出し用の受信制御信号を用いてデータ信号列を受信す
る非同期データ伝送回路に関する。
【０００２】
【従来の技術】従来、この種の非同期データ伝送回路
は、伝送路の送信クロックに同期して出力される複数の
データ信号列で構成されるアラーム情報や制御情報等
を、伝送路のクロックとは非同期のクロックを用いて監
視・検出を行う場合などに用いられる。この種の回路の
場合、受信クロックに同期した呼出し用の受信制御信号
が入力された時点のデータ信号列を検出すればよく、伝
送されるデータ信号列の伝送量は送信側と受信側で必ず
しも正確に一致する必要はない。しかし、送信クロック
に同期した送信データ信号列を送信クロックとは非同期
の受信クロックでラッチすると送信データの変化点を取
り込む可能性があり、複数データ信号列の相互の関係で
意味を持つ情報が誤って検出される可能性があるので、
誤った検出データを排除する機能をもつ保護回路などが
必要となる。
は、伝送路の送信クロックに同期して出力される複数の
データ信号列で構成されるアラーム情報や制御情報等
を、伝送路のクロックとは非同期のクロックを用いて監
視・検出を行う場合などに用いられる。この種の回路の
場合、受信クロックに同期した呼出し用の受信制御信号
が入力された時点のデータ信号列を検出すればよく、伝
送されるデータ信号列の伝送量は送信側と受信側で必ず
しも正確に一致する必要はない。しかし、送信クロック
に同期した送信データ信号列を送信クロックとは非同期
の受信クロックでラッチすると送信データの変化点を取
り込む可能性があり、複数データ信号列の相互の関係で
意味を持つ情報が誤って検出される可能性があるので、
誤った検出データを排除する機能をもつ保護回路などが
必要となる。
【０００３】また、互いに位相の異なる受信クロックを
複数用意しておき、送信クロックと受信クロックの位相
を検出して、受信クロックを切り替える（特開平４−１
３３２５号公報参照）ことで送信データの変化点をラッ
チしないようにした構成もあるが、これは送信クロック
と受信クロックの繰返し周波数が同期しており、ビット
位相のみを一致させればよい場合に適用される回路であ
る。
複数用意しておき、送信クロックと受信クロックの位相
を検出して、受信クロックを切り替える（特開平４−１
３３２５号公報参照）ことで送信データの変化点をラッ
チしないようにした構成もあるが、これは送信クロック
と受信クロックの繰返し周波数が同期しており、ビット
位相のみを一致させればよい場合に適用される回路であ
る。
【０００４】次に、図面を参照して従来技術を説明す
る。図４は従来の非同期データ伝送回路の一例を示す図
であり、図５は図４の動作を説明するタイミングチャー
トである。なお、図４においては説明を簡単にするため
に、伝送するデータ信号列を４本として説明を行い、伝
送されるデータ信号列の値は図５に示す値を用いるもの
とする。
る。図４は従来の非同期データ伝送回路の一例を示す図
であり、図５は図４の動作を説明するタイミングチャー
トである。なお、図４においては説明を簡単にするため
に、伝送するデータ信号列を４本として説明を行い、伝
送されるデータ信号列の値は図５に示す値を用いるもの
とする。
【０００５】図４において伝送データ信号列１０１〜１
０４は、Ｄ型フリップフロップ（以下、Ｄ−Ｆ／Ｆとい
う。）で構成される送信データラッチ回路１−１〜１−
４において送信クロック２００の立ち上がりエッジでラ
ッチされ、送信データ信号列１１１〜１１４として図５
−ｃ）に示すように送出される。
０４は、Ｄ型フリップフロップ（以下、Ｄ−Ｆ／Ｆとい
う。）で構成される送信データラッチ回路１−１〜１−
４において送信クロック２００の立ち上がりエッジでラ
ッチされ、送信データ信号列１１１〜１１４として図５
−ｃ）に示すように送出される。
【０００６】次に受信側ではＤ−Ｆ／Ｆにより構成され
る受信データラッチ回路７−１〜７−４では、図５−
ｂ）に示す送信クロックとは非同期の図５−ｄ）に示す
受信クロック２００の立ち上がりエッジを用いて前記送
信データラッチ回路１−１〜１−４の出力送信データ信
号列１１１〜１１４をラッチし、受信非同期データ信号
列１７１〜１７４としてを出力する。この時、前記送信
データ信号列１１１〜１１４と前記受信クロック２１０
は非同期の関係であるため、前記受信データラッチ回路
７−１〜７−４でラッチするデータ信号列は、図５−
（１），（２）に示すタイミングでは前記送信データ信
号列１１１〜１１４の変化点をラッチする事になる。
る受信データラッチ回路７−１〜７−４では、図５−
ｂ）に示す送信クロックとは非同期の図５−ｄ）に示す
受信クロック２００の立ち上がりエッジを用いて前記送
信データラッチ回路１−１〜１−４の出力送信データ信
号列１１１〜１１４をラッチし、受信非同期データ信号
列１７１〜１７４としてを出力する。この時、前記送信
データ信号列１１１〜１１４と前記受信クロック２１０
は非同期の関係であるため、前記受信データラッチ回路
７−１〜７−４でラッチするデータ信号列は、図５−
（１），（２）に示すタイミングでは前記送信データ信
号列１１１〜１１４の変化点をラッチする事になる。
【０００７】この際、各送信データ信号列を受信クロッ
クでラッチする受信データラッチ回路の特性及び前記送
信データラッチ回路から前記受信データラッチ回路まで
の配線長の違いなどにより、データ値が変化しているデ
ータ信号列の変化前、変化後のどちらの値を取り込むか
が不定となる。従って、図５−ｅ）に示すように図５−
（１）のタイミングでは、前記送信データ信号列１１
１，１１３，１１４の値が変化しているので、前記受信
データラッチ回路の出力の受信非同期データ信号列１７
１〜１７４は“００００”，“０００１”，“００１
０”，“００１１”，“１０００”，“１００１”，
“１０１０”，“１０１１”の８通りの可能性が存在す
ることになる。
クでラッチする受信データラッチ回路の特性及び前記送
信データラッチ回路から前記受信データラッチ回路まで
の配線長の違いなどにより、データ値が変化しているデ
ータ信号列の変化前、変化後のどちらの値を取り込むか
が不定となる。従って、図５−ｅ）に示すように図５−
（１）のタイミングでは、前記送信データ信号列１１
１，１１３，１１４の値が変化しているので、前記受信
データラッチ回路の出力の受信非同期データ信号列１７
１〜１７４は“００００”，“０００１”，“００１
０”，“００１１”，“１０００”，“１００１”，
“１０１０”，“１０１１”の８通りの可能性が存在す
ることになる。
【０００８】同様に、図５−（２）のタイミングにおい
ては、前記送信データ信号列１１１，１１４の値が変化
しているので、前記受信データラッチ回路の出力受信非
同期データ信号列１７１〜１７４は“０１００”，“０
１０１”，“１１００”，“１１０１”の４通りの可能
性が存在することになる。
ては、前記送信データ信号列１１１，１１４の値が変化
しているので、前記受信データラッチ回路の出力受信非
同期データ信号列１７１〜１７４は“０１００”，“０
１０１”，“１１００”，“１１０１”の４通りの可能
性が存在することになる。
【０００９】以上のように受信データラッチ回路７−１
〜７−４の出力の受信非同期データ信号列１７１〜１７
４は、誤った情報を含んだまま、受信データ保護回路８
へ入力される。
〜７−４の出力の受信非同期データ信号列１７１〜１７
４は、誤った情報を含んだまま、受信データ保護回路８
へ入力される。
【００１０】受信信号制御回路５は前記受信クロック２
１０と前記受信クロック２００に同期した受信制御信号
４００から受信ラッチデータ信号列を読み出す最終読み
出しパルス４１０を受信データ保護回路８へ出力する。
受信データ保護回路８では、前記受信クロック２１０及
び前記最終読み出しパルス４１０を用いて、誤った情報
を含む前記受信非同期データ信号列１７１〜１７４につ
いて、データの経時的一致性等を監視して受信する連続
一致受信などの保護処理を行うことで誤ったデータ信号
列を除外し、最終受信データ信号列１３１〜１３４を出
力する。
１０と前記受信クロック２００に同期した受信制御信号
４００から受信ラッチデータ信号列を読み出す最終読み
出しパルス４１０を受信データ保護回路８へ出力する。
受信データ保護回路８では、前記受信クロック２１０及
び前記最終読み出しパルス４１０を用いて、誤った情報
を含む前記受信非同期データ信号列１７１〜１７４につ
いて、データの経時的一致性等を監視して受信する連続
一致受信などの保護処理を行うことで誤ったデータ信号
列を除外し、最終受信データ信号列１３１〜１３４を出
力する。
【００１１】
【発明が解決しようとする課題】上述した従来の非同期
データ伝送回路では、受信データラッチ回路の出力の受
信非同期データ信号列には誤りが生じている可能性があ
るため、受信データ保護回路を設けて、受信信号制御回
路の出力の最終読み出しパルス及び受信クロックを用い
て最終受信データの連続一致などを判定し、保護を行っ
た後に出力する必要があるので、回路構成が複雑になる
だけでなく、保護回路の処理時間によっては最終受信デ
ータ信号列の検出が遅れる可能性があるという問題点が
あった。
データ伝送回路では、受信データラッチ回路の出力の受
信非同期データ信号列には誤りが生じている可能性があ
るため、受信データ保護回路を設けて、受信信号制御回
路の出力の最終読み出しパルス及び受信クロックを用い
て最終受信データの連続一致などを判定し、保護を行っ
た後に出力する必要があるので、回路構成が複雑になる
だけでなく、保護回路の処理時間によっては最終受信デ
ータ信号列の検出が遅れる可能性があるという問題点が
あった。
【００１２】さらに、位相の異なる複数の受信クロック
を用意しておき、送信クロックと受信クロックの位相を
検出して、受信クロックを切り替えることで送信データ
の変化点をラッチしないような構成を構築するには、送
信クロックと受信クロックが非同期であるので、たえず
送信クロックの位相と受信クロックの位相が変化するこ
ととなるので、誤りなくデータ信号列を受信するには受
信クロックの位相が多数必要となり、回路構成が複雑に
なるだけでなく回路規模が増大するという問題があっ
た。
を用意しておき、送信クロックと受信クロックの位相を
検出して、受信クロックを切り替えることで送信データ
の変化点をラッチしないような構成を構築するには、送
信クロックと受信クロックが非同期であるので、たえず
送信クロックの位相と受信クロックの位相が変化するこ
ととなるので、誤りなくデータ信号列を受信するには受
信クロックの位相が多数必要となり、回路構成が複雑に
なるだけでなく回路規模が増大するという問題があっ
た。
【００１３】本発明の目的は、伝送データを送信クロッ
クと非同期の受信クロックで誤りを生じることなく正確
に受信することが可能な非同期データ伝送回路を提供す
ることにある。
クと非同期の受信クロックで誤りを生じることなく正確
に受信することが可能な非同期データ伝送回路を提供す
ることにある。
【００１４】本発明の他の目的は、任意の位相、周期の
非同期の読出し信号により伝送データを誤りを生じるこ
となく受信し出力できる非同期データ伝送回路を提供す
ることにある。
非同期の読出し信号により伝送データを誤りを生じるこ
となく受信し出力できる非同期データ伝送回路を提供す
ることにある。
【００１５】本発明の他の目的は、簡単な構成で伝送デ
ータを正確に受信し出力できる非同期データ伝送回路を
提供することにある。
ータを正確に受信し出力できる非同期データ伝送回路を
提供することにある。
【００１６】
【課題を解決するための手段】上述の課題を解決するた
め、本発明は、伝送データの送信クロック周期Ｔより小
さい周期ｔの受信クロックによりＮ（Ｎ：２以上の整
数）個の伝送データを受信する非同期データ伝送回路に
おいて、各データ信号の変化点を検出しデータの変化点
から所定幅ｒ（ｔ〈ｒ〈Ｔ）の検出パルス信号を出力す
るＮ個のデータ変化点検出回路（データ変化情報生成回
路２）と、前記検出パルス信号の各出力の論理和を得る
論理和回路（ＮＯＲ２３）と、前記論理和回路の出力を
受信クロックに同期させる同期回路（データ変化情報検
出回路３）と、前記同期回路の出力により前記Ｎ個の受
信データ信号のそれぞれをサンプリングして出力するＮ
個の非同期データ受信回路（ラッチ回路４）とを有す
る。
め、本発明は、伝送データの送信クロック周期Ｔより小
さい周期ｔの受信クロックによりＮ（Ｎ：２以上の整
数）個の伝送データを受信する非同期データ伝送回路に
おいて、各データ信号の変化点を検出しデータの変化点
から所定幅ｒ（ｔ〈ｒ〈Ｔ）の検出パルス信号を出力す
るＮ個のデータ変化点検出回路（データ変化情報生成回
路２）と、前記検出パルス信号の各出力の論理和を得る
論理和回路（ＮＯＲ２３）と、前記論理和回路の出力を
受信クロックに同期させる同期回路（データ変化情報検
出回路３）と、前記同期回路の出力により前記Ｎ個の受
信データ信号のそれぞれをサンプリングして出力するＮ
個の非同期データ受信回路（ラッチ回路４）とを有す
る。
【００１７】また、本発明は、受信制御信号を入力し前
記受信クロックに同期し前記同期回路の同期タイミング
と異なるトリガタイミングを持つ読出しパルス（最終読
出しパルス４１０）を出力する受信信号制御回路と、前
記読出しパルスにより前記Ｎ個の非同期データ受信回路
の出力をサンプリングし、受信データを出力するＮ個の
出力回路（最終データラッチ回路６）を有する。
記受信クロックに同期し前記同期回路の同期タイミング
と異なるトリガタイミングを持つ読出しパルス（最終読
出しパルス４１０）を出力する受信信号制御回路と、前
記読出しパルスにより前記Ｎ個の非同期データ受信回路
の出力をサンプリングし、受信データを出力するＮ個の
出力回路（最終データラッチ回路６）を有する。
【００１８】更に、本発明は少なくても以下のいずれか
の事項を有する。
の事項を有する。
【００１９】（１）送信クロックにより伝送データをサ
ンプリングし前記伝送データを出力するＮ個の入力回路
（ラッチ回路１−１〜１−４）を有する。
ンプリングし前記伝送データを出力するＮ個の入力回路
（ラッチ回路１−１〜１−４）を有する。
【００２０】（２）前記データ変化点検出回路（データ
変化情報生成回路２）は、前記伝送データを遅延する遅
延回路と、前記伝送データと前記遅延回路の出力とをそ
れぞれ入力とする排他的論理和回路（ＥＸ−ＯＲ２２−
１〜２２−４）で構成されている。
変化情報生成回路２）は、前記伝送データを遅延する遅
延回路と、前記伝送データと前記遅延回路の出力とをそ
れぞれ入力とする排他的論理和回路（ＥＸ−ＯＲ２２−
１〜２２−４）で構成されている。
【００２１】（３）前記同期回路は、前記論理和回路の
出力を前記受信クロックによりラッチする第１のラッチ
回路（ラッチ回路３）により構成され、前記非同期デー
タ受信回路は、前記伝送データを前記第１のラッチ回路
の出力によりラッチする第２のラッチ回路（ラッチ回路
４−１〜４−４）により構成されている。
出力を前記受信クロックによりラッチする第１のラッチ
回路（ラッチ回路３）により構成され、前記非同期デー
タ受信回路は、前記伝送データを前記第１のラッチ回路
の出力によりラッチする第２のラッチ回路（ラッチ回路
４−１〜４−４）により構成されている。
【００２２】（４）前記出力回路は、前記読出しパルス
により前記Ｎ個の非同期データ受信回路の出力をラッチ
するＮ個のラッチ回路（ラッチ回路６−１〜６−４）で
構成されている。
により前記Ｎ個の非同期データ受信回路の出力をラッチ
するＮ個のラッチ回路（ラッチ回路６−１〜６−４）で
構成されている。
【００２３】更に、本発明のより具体的手段としては、
送信クロックで伝送データ信号列をラッチし送信データ
信号列を出力する送信データラッチ回路と、前記送信デ
ータラッチ回路の出力送信データ信号列の変化点を検出
し、後述する受信クロックの周期より長い時間データ変
化情報を出力するデータ変化情報生成回路と、受信クロ
ックで前記データ変化情報生成回路の出力データ変化情
報をサンプリングし、検出結果をデータ変化検出パルス
として出力するデータ変化情報検出回路と、前記データ
変化情報検出回路の出力データ変化検出パルスを用いて
前記送信データラッチ回路の出力送信データ信号列をラ
ッチし受信クロックに同期した受信同期データ信号列を
出力する非同期データ受信回路と、前記受信クロックと
前記受信クロックに同期した受信制御信号に従い受信デ
ータ信号列をラッチする最終読み出しパルスを生成し出
力する受信信号制御回路と、前記非同期データ受信回路
の出力受信同期データ信号列を前記受信信号制御回路の
出力最終読み出しパルスでラッチし、最終受信データ信
号列として出力する最終データラッチ回路を有してい
る。
送信クロックで伝送データ信号列をラッチし送信データ
信号列を出力する送信データラッチ回路と、前記送信デ
ータラッチ回路の出力送信データ信号列の変化点を検出
し、後述する受信クロックの周期より長い時間データ変
化情報を出力するデータ変化情報生成回路と、受信クロ
ックで前記データ変化情報生成回路の出力データ変化情
報をサンプリングし、検出結果をデータ変化検出パルス
として出力するデータ変化情報検出回路と、前記データ
変化情報検出回路の出力データ変化検出パルスを用いて
前記送信データラッチ回路の出力送信データ信号列をラ
ッチし受信クロックに同期した受信同期データ信号列を
出力する非同期データ受信回路と、前記受信クロックと
前記受信クロックに同期した受信制御信号に従い受信デ
ータ信号列をラッチする最終読み出しパルスを生成し出
力する受信信号制御回路と、前記非同期データ受信回路
の出力受信同期データ信号列を前記受信信号制御回路の
出力最終読み出しパルスでラッチし、最終受信データ信
号列として出力する最終データラッチ回路を有してい
る。
【００２４】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一構成例を表すブロック図である。
この構成例の概要は、並列伝送データを入力するため
の、送信データラッチ回路１と、ラッチしたデータを受
信クロックに同期させるための、データ変化情報生成回
路２と、データ変化情報検出回路３及び非同期データ受
信回路４と、任意の受信周期で受信データを出力するた
めの、受信信号制御回路５及び最終データラッチ回路６
から構成されている。
る。図１は本発明の一構成例を表すブロック図である。
この構成例の概要は、並列伝送データを入力するため
の、送信データラッチ回路１と、ラッチしたデータを受
信クロックに同期させるための、データ変化情報生成回
路２と、データ変化情報検出回路３及び非同期データ受
信回路４と、任意の受信周期で受信データを出力するた
めの、受信信号制御回路５及び最終データラッチ回路６
から構成されている。
【００２５】図２は上記ブロック図を具体化した一実施
例を表すブロック図であり、図３は図２の非同期データ
伝送回路の動作を説明するタイミングチャートである。
例を表すブロック図であり、図３は図２の非同期データ
伝送回路の動作を説明するタイミングチャートである。
【００２６】図２，図３において、説明を簡単にするた
めに、伝送する並列データ信号列を４本として説明を行
い、伝送されるデータ信号列の値は図３に示す値を用い
るものとする。
めに、伝送する並列データ信号列を４本として説明を行
い、伝送されるデータ信号列の値は図３に示す値を用い
るものとする。
【００２７】図２において、図３−ａ）に示す伝送デー
タ信号列１０１〜１０４は、Ｄ型フリップフロップ（Ｄ
−Ｆ／Ｆ）で構成される送信データラッチ回路１−１〜
１−４において図３−ｂ）に示す送信クロック２００の
立ち上がりエッジでラッチされ、送信データ信号列１１
１〜１１４として図３−ｃ）に示すように送出される。
タ信号列１０１〜１０４は、Ｄ型フリップフロップ（Ｄ
−Ｆ／Ｆ）で構成される送信データラッチ回路１−１〜
１−４において図３−ｂ）に示す送信クロック２００の
立ち上がりエッジでラッチされ、送信データ信号列１１
１〜１１４として図３−ｃ）に示すように送出される。
【００２８】データ変化情報生成回路２は遅延回路２１
−１〜２１−４、ＥＸ−ＯＲ回路２２−１〜２２−４及
び、ＮＯＲ回路２３から構成される回路で、前記送信デ
ータラッチ回路１−１〜１−４の出力送信データ信号列
１１１〜１１４を後述する受信クロックの周期より長い
時間、遅延回路２１−１〜２１−４で図３−ｄ）のよう
に各々遅延させた後、ＥＸ−ＯＲ回路２２−１〜２２−
４を用いて前記送信データ信号列１１１〜１１４と論理
をとり、さらにＮＯＲ回路２３で論理をとることによ
り、前記送信データラッチ回路の出力送信データ変化点
から前記遅延回路の遅延時間分のローレベル“Ｌ”とな
るパルス変化情報３００を図３−ｅ）のように出力す
る。
−１〜２１−４、ＥＸ−ＯＲ回路２２−１〜２２−４及
び、ＮＯＲ回路２３から構成される回路で、前記送信デ
ータラッチ回路１−１〜１−４の出力送信データ信号列
１１１〜１１４を後述する受信クロックの周期より長い
時間、遅延回路２１−１〜２１−４で図３−ｄ）のよう
に各々遅延させた後、ＥＸ−ＯＲ回路２２−１〜２２−
４を用いて前記送信データ信号列１１１〜１１４と論理
をとり、さらにＮＯＲ回路２３で論理をとることによ
り、前記送信データラッチ回路の出力送信データ変化点
から前記遅延回路の遅延時間分のローレベル“Ｌ”とな
るパルス変化情報３００を図３−ｅ）のように出力す
る。
【００２９】次に、受信側ではＤ−Ｆ／Ｆにより構成さ
れるデータ変化情報検出回路３において受信クロック２
１０の立ち上がりエッジで前記データ変化情報生成回路
２の出力データ変化情報３００をサンプリングし、デー
タ変化検出パルス３１０として出力する。この時、前記
出力データ変化情報３００の“Ｌ”状態のパルス幅は受
信クロック周期より長いので、前記受信クロック２１０
でサンプリングを行っても消失する事はなく、図３−
ｇ）に示すようにデータ変化検出パルス３１０が出力さ
れる。
れるデータ変化情報検出回路３において受信クロック２
１０の立ち上がりエッジで前記データ変化情報生成回路
２の出力データ変化情報３００をサンプリングし、デー
タ変化検出パルス３１０として出力する。この時、前記
出力データ変化情報３００の“Ｌ”状態のパルス幅は受
信クロック周期より長いので、前記受信クロック２１０
でサンプリングを行っても消失する事はなく、図３−
ｇ）に示すようにデータ変化検出パルス３１０が出力さ
れる。
【００３０】非同期データ受信回路４−１〜４−４は前
記データ変化情報検出回路３の出力データ変化検出パル
ス３１０の立ち上がりエッジで前記送信データ信号列１
１１〜１１４をラッチし受信同期データ信号列１２１〜
１２４を出力する。この時、前記データ変化検出パルス
３１０の立ち上がりエッジは、前記送信データ信号列１
１１〜１１４の変化点とは十分な時間はなれているの
で、図３−ｈ）に示すように前記送信データ信号列１１
１〜１１４の変化点をラッチする事はない。
記データ変化情報検出回路３の出力データ変化検出パル
ス３１０の立ち上がりエッジで前記送信データ信号列１
１１〜１１４をラッチし受信同期データ信号列１２１〜
１２４を出力する。この時、前記データ変化検出パルス
３１０の立ち上がりエッジは、前記送信データ信号列１
１１〜１１４の変化点とは十分な時間はなれているの
で、図３−ｈ）に示すように前記送信データ信号列１１
１〜１１４の変化点をラッチする事はない。
【００３１】受信信号制御回路５は前記受信クロック２
１０及び前記受信クロックに同期した所望の読出し周期
の受信制御信号４００を入力し、図５−ｊ）に示す前記
受信クロック２１０の立下りのタイミングに同期した最
終読み出しパルスを出力する。Ｄ−Ｆ／Ｆで構成される
最終データラッチ回路６−１〜６−４は前記非同期デー
タ受信回路４−１〜４−４の出力受信同期データ信号列
１２１〜１２４を前記受信信号制御回路５の出力最終読
み出しパルス４１０でラッチし、図５−ｋ）に示す最終
受信データ信号列１３１〜１３４を出力する。
１０及び前記受信クロックに同期した所望の読出し周期
の受信制御信号４００を入力し、図５−ｊ）に示す前記
受信クロック２１０の立下りのタイミングに同期した最
終読み出しパルスを出力する。Ｄ−Ｆ／Ｆで構成される
最終データラッチ回路６−１〜６−４は前記非同期デー
タ受信回路４−１〜４−４の出力受信同期データ信号列
１２１〜１２４を前記受信信号制御回路５の出力最終読
み出しパルス４１０でラッチし、図５−ｋ）に示す最終
受信データ信号列１３１〜１３４を出力する。
【００３２】以上本発明の一実施例について詳細に説明
したが、以上の回路動作の概要を取り纏めて説明する。
したが、以上の回路動作の概要を取り纏めて説明する。
【００３３】送信データラッチ回路１では、例えば伝送
路等を経て到達する伝送データ信号列１０ｎを送信クロ
ックによりラッチし、送信データ信号列１１ｎとして検
出、出力する。
路等を経て到達する伝送データ信号列１０ｎを送信クロ
ックによりラッチし、送信データ信号列１１ｎとして検
出、出力する。
【００３４】データ変化情報生成回路２では、送信デー
タ信号列１１ｎを各データの変化点から一定幅のパルス
信号を生成しデータの変化点検出信号３００として出力
する。このパルス信号３００は受信クロックとは同期し
ていないので、データ変化情報検出回路３では、パルス
信号３００を受信クロック２１０に同期させ、データ変
化点検出パルス３１０を生成する。
タ信号列１１ｎを各データの変化点から一定幅のパルス
信号を生成しデータの変化点検出信号３００として出力
する。このパルス信号３００は受信クロックとは同期し
ていないので、データ変化情報検出回路３では、パルス
信号３００を受信クロック２１０に同期させ、データ変
化点検出パルス３１０を生成する。
【００３５】非同期データ受信回路４は、送信データ信
号列１１ｎをデータ変化点検出パルスにより受信クロッ
クの立上りのタイミングでサンプリングし、受信クロッ
クに同期したデータ信号列１２ｎを送出する。
号列１１ｎをデータ変化点検出パルスにより受信クロッ
クの立上りのタイミングでサンプリングし、受信クロッ
クに同期したデータ信号列１２ｎを送出する。
【００３６】更に、最終データラッチ回路６は、既に受
信クロックに同期したデータ信号列１２ｎを送信クロッ
ク周期に対し同一又は異なる任意の周期の受信タイミン
グでサンプリングし受信データ信号列１３ｎを送出す
る。
信クロックに同期したデータ信号列１２ｎを送信クロッ
ク周期に対し同一又は異なる任意の周期の受信タイミン
グでサンプリングし受信データ信号列１３ｎを送出す
る。
【００３７】受信制御信号回路５は、前記受信タイミン
グを与えるため、例えば実施例のような、送信クロック
と同程度の周期の受信制御信号４００に基づき、受信ク
ロックに同期し、かつデータ信号列１２ｎの変化点と一
致する恐れのないタイミング、例えば、受信クロックの
立下がり点をトリガ点とする最終読出しパルス４１０を
出力する。
グを与えるため、例えば実施例のような、送信クロック
と同程度の周期の受信制御信号４００に基づき、受信ク
ロックに同期し、かつデータ信号列１２ｎの変化点と一
致する恐れのないタイミング、例えば、受信クロックの
立下がり点をトリガ点とする最終読出しパルス４１０を
出力する。
【００３８】本発明のデータ変化情報生成回路２は伝送
データの変換点を検出する構成であるから、複数の伝送
データのいずれかのデータがクロック周期毎に変化すれ
ば、これが非同期データ受信回路４において受信クロッ
クに同期してラッチし受信されるが、いずれのデータも
変化しない場合はデータの新たなラッチが行われること
がない。この場合はラッチ回路は以前のデータの状態を
保持していることとなる。
データの変換点を検出する構成であるから、複数の伝送
データのいずれかのデータがクロック周期毎に変化すれ
ば、これが非同期データ受信回路４において受信クロッ
クに同期してラッチし受信されるが、いずれのデータも
変化しない場合はデータの新たなラッチが行われること
がない。この場合はラッチ回路は以前のデータの状態を
保持していることとなる。
【００３９】本発明の一実施例においては、入力側に伝
送データラッチ回路１を設け、伝送データ信号を正しい
タイミングにより正確に検出、再生する構成を採用して
おり、また、出力側には出力装置等から要請される所望
の読出しパルス周期でデータを出力することができるよ
うに、最終データラッチ回路６及び受信信号制御回路５
を設けているが、非同期データ伝送回路として伝送デー
タを受信クロックに同期をとるのは、データ変化情報生
成回路２、データ変化情報検出回路３及び非同期データ
受信回路４の構成により実現され、上記の入力及び出力
側の回路は各種の変形が可能であることは明らかであ
る。
送データラッチ回路１を設け、伝送データ信号を正しい
タイミングにより正確に検出、再生する構成を採用して
おり、また、出力側には出力装置等から要請される所望
の読出しパルス周期でデータを出力することができるよ
うに、最終データラッチ回路６及び受信信号制御回路５
を設けているが、非同期データ伝送回路として伝送デー
タを受信クロックに同期をとるのは、データ変化情報生
成回路２、データ変化情報検出回路３及び非同期データ
受信回路４の構成により実現され、上記の入力及び出力
側の回路は各種の変形が可能であることは明らかであ
る。
【００４０】
【発明の効果】以上説明したことから明らかなように、
本発明の非同期データ伝送回路によれば、受信クロック
に同期し、且つ、伝送データ信号列の変化点をサンプリ
ング（ラッチ）することが無いデータ変化点の検出パル
スを生成し利用しているので、非同期データ受信出力の
受信データ信号列に変化点のサンプリングに基づく誤り
が生じる可能性が全く無くなる。
本発明の非同期データ伝送回路によれば、受信クロック
に同期し、且つ、伝送データ信号列の変化点をサンプリ
ング（ラッチ）することが無いデータ変化点の検出パル
スを生成し利用しているので、非同期データ受信出力の
受信データ信号列に変化点のサンプリングに基づく誤り
が生じる可能性が全く無くなる。
【００４１】即ち、本発明は伝送データ信号のデータの
変化時点とラッチ時点とが合致することのないようにサ
ンプリングタイミングを制御するものであるため、不定
の伝送データ部分を出力することがなく、回路構成が複
雑、且つデータの出力遅延をもたらす受信データの連続
一致の判定機能を持つ保護回路等を使用する必要がない
点で極めて有利である。
変化時点とラッチ時点とが合致することのないようにサ
ンプリングタイミングを制御するものであるため、不定
の伝送データ部分を出力することがなく、回路構成が複
雑、且つデータの出力遅延をもたらす受信データの連続
一致の判定機能を持つ保護回路等を使用する必要がない
点で極めて有利である。
【００４２】更に、本発明の非同期データ伝送回路によ
れば、最終出力として出力側の要請に応じた非同期の任
意の位相、周期の読出し信号によりデータを誤り無く出
力できる点でも顕著な効果がある。
れば、最終出力として出力側の要請に応じた非同期の任
意の位相、周期の読出し信号によりデータを誤り無く出
力できる点でも顕著な効果がある。
【図１】本発明の基本構成を表すブロック図である。
【図２】本発明の一実施例を表すブロック図である。
【図３】図２の非同期データ伝送回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
【図４】従来の非同期データ伝送回路の一実施例を表す
ブロック図である。
ブロック図である。
【図５】図４の非同期データ伝送回路の動作を説明する
ためのタイミングチャートである。
ためのタイミングチャートである。
１ 送信データラッチ回路 ２ データ変化情報生成回路 ３ データ変化情報検出回路 ４ 非同期データ受信回路 ５ 受信信号制御回路 ６ 最終データラッチ回路 ７ 受信データラッチ回路 ８ 受信データ保護回路 ２１ 遅延回路 ２２ ＥＸ−ＯＲ回路 ２３ ＮＯＲ回路 １０１〜１０４ 伝送データ信号列 １１１〜１１４ 送信データ信号列 １２１〜１２４ 受信同期データ信号列 １３１〜１３４ 最終受信データ信号列 １７１〜１７４ 受信非同期データ信号列 ２００ 送信クロック ２１０ 受信クロック ３００ データ変化情報 ３１０ データ変化検出パルス ４００ 受信制御信号 ４１０ 最終読み出しパルス
Claims (6)
- 【請求項１】 伝送データの送信クロック周期Ｔより小
さい周期ｔの受信クロックによりＮ（Ｎ：２以上の整
数）個の伝送データを受信する非同期データ伝送回路に
おいて、各データ信号の変化点から所定幅ｒ（ｔ〈ｒ
〈Ｔ）の検出パルス信号を出力するＮ個のデータ変化点
検出回路と、前記各検出パルス信号の論理和を得る論理
和回路と、前記論理和回路の出力を受信クロックに同期
させる同期回路と、前記同期回路の出力により前記Ｎ個
の伝送データのそれぞれをサンプリングして出力するＮ
個の非同期データ受信回路とを有することを特徴とする
非同期データ伝送回路。 - 【請求項２】 受信制御信号を入力し前記受信クロック
に同期し且つ前記同期回路の同期タイミングと異なるト
リガタイミングを持つ読出しパルスを出力する受信信号
制御回路と、前記読出しパルスにより前記Ｎ個の非同期
データ受信回路の出力をサンプリングし、受信データを
出力するＮ個の出力回路を有することを特徴とする請求
項１記載の非同期データ伝送回路。 - 【請求項３】 送信クロックによりデータをサンプリン
グし前記伝送データを出力するＮ個の入力回路を有する
ことを特徴とする請求項１又は２記載の非同期データ伝
送回路。 - 【請求項４】 前記データ変化点検出回路は、前記伝送
データを遅延する遅延回路と、前記伝送データと前記遅
延回路の出力とをそれぞれ入力とする排他的論理和回路
で構成されていることを特徴とする請求項１，２又は３
記載の非同期データ伝送回路。 - 【請求項５】 前記同期回路は、前記論理和回路の出力
を前記受信クロックによりラッチする第１のラッチ回路
により構成され、前記非同期データ受信回路は、前記伝
送データを前記第１のラッチ回路の出力によりラッチす
る第２のラッチ回路により構成されることを特徴とする
請求項１，２，３又は４記載の非同期データ伝送回路。 - 【請求項６】 前記出力回路は、前記呼出しパルスによ
り前記Ｎ個の非同期データ受信回路の出力をラッチする
Ｎ個の出力ラッチ回路で構成されていることを特徴とす
る請求項２，３，４又は５記載の非同期データ伝送回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122187A JP2723078B2 (ja) | 1995-05-22 | 1995-05-22 | 非同期データ伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122187A JP2723078B2 (ja) | 1995-05-22 | 1995-05-22 | 非同期データ伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316942A true JPH08316942A (ja) | 1996-11-29 |
| JP2723078B2 JP2723078B2 (ja) | 1998-03-09 |
Family
ID=14829732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7122187A Expired - Fee Related JP2723078B2 (ja) | 1995-05-22 | 1995-05-22 | 非同期データ伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723078B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017773A (ja) * | 2012-07-11 | 2014-01-30 | Toshiba Corp | スイッチ制御回路、および、スイッチ装置 |
| JP2016054397A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社ソシオネクスト | 受信回路及び半導体集積回路 |
-
1995
- 1995-05-22 JP JP7122187A patent/JP2723078B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014017773A (ja) * | 2012-07-11 | 2014-01-30 | Toshiba Corp | スイッチ制御回路、および、スイッチ装置 |
| JP2016054397A (ja) * | 2014-09-03 | 2016-04-14 | 株式会社ソシオネクスト | 受信回路及び半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2723078B2 (ja) | 1998-03-09 |
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