CN116800261A - 高速时钟信号的相位检测电路、装置、方法和电子设备 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000001514 detection method Methods 0.000 title claims abstract description 34
- 238000005070 sampling Methods 0.000 claims abstract description 301
- 230000001360 synchronised effect Effects 0.000 claims abstract description 92
- 238000012545 processing Methods 0.000 claims abstract description 60
- 230000000630 rising effect Effects 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 19
- 238000004590 computer program Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 13
- 101100113692 Caenorhabditis elegans clk-2 gene Proteins 0.000 description 11
- 101100003180 Colletotrichum lindemuthianum ATG1 gene Proteins 0.000 description 11
- 238000004891 communication Methods 0.000 description 9
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 101100328957 Caenorhabditis elegans clk-1 gene Proteins 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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Abstract
本申请提出一种高速时钟信号的相位检测电路、装置、方法和电子设备，属于电子电路技术领域。该相位检测电路包括相位插值模块、采样电路模块、同步电路模块和拼接处理模块。其中，相位插值模块与采样电路模块连接，采样电路模块与同步电路模块连接，同步电路模块与拼接处理模块连接。本申请通过相位检测电路，能够快速确定出两个高频时钟信号的相位关系，实时性强。
Description
技术领域
本申请涉及电子电路技术领域，尤其涉及一种高速时钟信号的相位检测电路、装置、方法和电子设备。
背景技术
高速时钟相位检测(时钟频率大于0.5GHz)电路，主要用于锁相环(phaselockloop，PLL)以及延时锁相环(delay lock loop，DLL)中的相位检测模块，统称相位检测电路(phasefrequencydetector，后面简称PFD，也称鉴相器)，其作用是根据输入两个时钟的相位差，输出特定脉冲宽度(类比加速度)为相位差的信号给到系统去调节相位差(类比速度)，这个特定脉宽将起到一个负反馈的作用。
然而，鉴相器需要电路反馈的多次迭代才能判断出两个高频时钟的相位关系，即通过鉴相器检测相位关系的实时性差。
发明内容
本申请实施例的主要目的在于提出一种高速时钟信号的相位检测电路、装置、方法和电子设备。旨在通过相位检测电路，能够快速确定出两个高频时钟信号的相位关系，实时性强。
为实现上述目的，本申请实施例的第一方面提出一种高速时钟信号的相位检测电路，包括：相位插值模块、采样电路模块、同步电路模块和拼接处理模块；所述相位插值模块与所述采样电路模块连接，所述采样电路模块与所述同步电路模块连接，所述同步电路模块与所述拼接处理模块连接；
所述相位插值模块用于对第一高速时钟信号进行相位插值处理，得到第一信号、至少一个第二信号和至少一个第三信号，所述第一信号为与所述第一高速时钟信号频率相同、相位相同的信号，所述第二信号为相位比所述第一高速时钟信号的相位提前的信号，所述第三信号为相位比所述第一高速时钟信号的相位滞后的信号；
所述采样电路模块用于以第二高速时钟信号为采样时钟分别对所述第一信号、至少一个所述第二信号和至少一个所述第三信号进行采样，得到所述第一信号对应的第一采样信号、至少一个所述第二信号对应的至少一个第二采样信号、至少一个所述第三信号对应的至少一个第三采样信号；
所述同步电路模块用于分别对所述第一采样信号、至少一个所述第二采样信号和至少一个所述第三采样信号进行同步处理，得到所述第一采样信号对应的第一采样同步信号、至少一个所述第二采样信号对应的至少一个第二采样同步信号和至少一个所述第三采样信号对应的至少一个第三采样同步信号；
所述拼接处理模块用于对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接得到对应的代码值，以根据所述代码值确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系。
在本申请的一个实施例中，所述采样电路模块包括至少三个数模转换器控制寄存器；
所述数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对输入所述数模转换器控制寄存器的信号进行采样。
在本申请的一个实施例中，所述采样电路模块包括第一数模转换器控制寄存器、第二数模转换器控制寄存器和第三数模转换器控制寄存器；
所述第一数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对所述第一信号进行采样，得到所述第一采样信号；
所述第二数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对所述第二信号进行采样，得到所述第二采样信号；
所述第三数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对所述第三信号进行采样，得到所述第三采样信号。
在本申请的一个实施例中，所述同步电路模块包括至少三个同步器，每个所述同步器包括至少两级D触发器；
所述同步器用于对输入所述同步器的采样信号进行同步处理，以消除采样过程中的亚稳态。
在本申请的一个实施例中，所述同步电路模块包括第一同步器、第二同步器和第三同步器；
所述第一同步器通过至少两级所述D触发器对所述第一采样信号进行同步处理，得到所述第一采样同步信号；
所述第二同步器通过至少两级所述D触发器对所述第二采样信号进行同步处理，得到所述第二采样同步信号；
所述第三同步器通过至少两级所述D触发器对所述第三采样信号进行同步处理，得到所述第三采样同步信号。
在本申请的一个实施例中，所述拼接处理模块包括：
拼接单元，用于对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接；
采集单元，用于分别采集所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号在所述第二高速时钟信号的上升沿或者下降沿对应的第一电平信号、至少一个第二电平信号和至少一个第三电平信号；
输出单元，用于输出所述第一电平信号、至少一个所述第二电平信号和至少一个所述第三电平信号所对应的代码值。
本申请实施例的第二方面提出一种高速时钟信号的相位检测装置，包括本申请任一实施例所述的相位检测电路。
本申请实施例的第三方面提出一种高速时钟信号的相位检测方法，包括：
对第一高速时钟信号进行相位插值处理，得到第一信号、至少一个第二信号和至少一个第三信号，所述第一信号为与所述第一高速时钟信号频率相同、相位相同的信号，所述第二信号为相位比所述第一高速时钟信号的相位提前的信号，所述第三信号为相位比所述第一高速时钟信号的相位滞后的信号；
以第二高速时钟信号为采样时钟分别对所述第一信号、至少一个所述第二信号和至少一个所述第三信号进行采样，得到所述第一信号对应的第一采样信号、至少一个所述第二信号对应的至少一个第二采样信号、至少一个所述第三信号对应的至少一个第三采样信号；
分别对所述第一采样信号、至少一个所述第二采样信号和至少一个所述第三采样信号进行同步处理，得到所述第一采样信号对应的第一采样同步信号、至少一个所述第二采样信号对应的至少一个第二采样同步信号和至少一个所述第三采样信号对应的至少一个第三采样同步信号；
对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接得到对应的代码值，以根据所述代码值确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系。
在本申请的一个实施例中，所述对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接得到对应的代码值，以根据所述代码值确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系，包括：
对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接，并分别采集所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号在所述第二高速时钟信号的上升沿或者下降沿对应的第一电平信号、至少一个第二电平信号和至少一个第三电平信号；
输出所述第一电平信号、至少一个所述第二电平信号和至少一个所述第三电平信号所对应的代码值；
根据不同代码值与相位差的对应关系及所述代码值，确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系。
本申请实施例的第三方面提出了一种电子设备，所述电子设备包括存储器和至少一个处理器，所述存储器存储有计算机程序，所述至少一个处理器执行所述计算机程序时实现本申请实施例第三方面所述的方法。
本申请提出一种高速时钟信号的相位检测电路、装置、方法和电子设备，该相位检测电路包括相位插值模块、采样电路模块、同步电路模块和拼接处理模块。其中，相位插值模块与采样电路模块连接，采样电路模块与同步电路模块连接，同步电路模块与拼接处理模块连接。本申请通过相位检测电路，能够快速确定出两个高频时钟信号的相位关系，实时性强。
附图说明
图1是本申请实施例提供的高速时钟信号的相位检测电路的示意性框图；
图2是本申请实施例提供的相位插值模块的处理示意图；
图3是本申请实施例提供的采样电路模块的处理示意图；
图4是本申请实施例提供的同步电路模块的处理示意图；
图5是本申请实施例提供的拼接处理模块的拼接处理示意图；
图6是本申请实施例提供的高速时钟信号的相位检测方法的流程图；
图7是本申请实施例提供的对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接得到对应的代码值，以根据代码值确定出第一高速时钟信号和第二高速时钟信号之间的相位关系的步骤流程图；
图8是本申请实施例提供的电子设备的结构示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
需要说明的是，虽然在装置示意图中进行了功能模块划分，在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于装置中的模块划分，或流程图中的顺序执行所示出或描述的步骤。说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
高速时钟相位检测(时钟频率大于0.5GHz)电路，主要用于锁相环(phaselockloop，PLL)以及延时锁相环(delay lock loop，DLL)中的相位检测模块，统称相位检测电路(phasefrequencydetector，PFD，也称鉴相器)，其作用是根据输入两个时钟的相位差，输出特定脉冲宽度(类比加速度)为相位差的信号给到系统去调节相位差(类比速度)，这个特定脉宽将起到一个负反馈的作用。
由于鉴相器需要电路反馈的多次迭代才能判断出两个高频时钟的相位关系，即通过鉴相器检测相位关系的实时性差。
基于此，本申请实施例提出一种高速时钟信号的相位检测电路，能够快速确定出两个高频时钟信号的相位关系，实时性强。
参照图1，图1是本申请实施例提供的高速时钟信号的相位检测电路的示意性框图。由图1所示，高速时钟信号的相位检测电路100包括相位插值模块110、采样电路模块120、同步电路模块130和拼接处理模块140。其中，相位插值模块110与采样电路模块120连接，采样电路模块120与同步电路模块130连接，同步电路模块130与拼接处理模块140连接。
其中，相位插值模块110用于对第一高速时钟信号进行相位插值处理，得到第一信号、至少一个第二信号和至少一个第三信号，第一信号为与第一高速时钟信号频率相同、相位相同的信号，第二信号为相位比第一高速时钟信号的相位提前的信号，第三信号为相位比第一高速时钟信号的相位滞后的信号。
具体地，相位插值模块110可利用相位插值器对相位进行插值。相位插值器需要多个不同相位的输入时钟，通常是四相输入或是八相输入，然后它会选取两个相邻的输入相位，对它们进行加权插值。通过调整两个相位的权重，相位插值器就可以输出任意相位的时钟。以四相输入的相位插值器为例，它有0度、90度、180度、270度四个输入。如果我们需要生产一个150度的输出时钟，相位插值器就会选中90度和180度两个相位，然后按照1:2的权重将两个输入相位叠加起来，就得到了150度的输出时钟。相位插值器具体的实现方式一般是通过CML(电流模式逻辑)电路，将输入信号转换为近似三角波然后再进行叠加来保证叠加尽可能线性，然后在输出级再转换回满摆幅方波。至于输入所需的多相时钟则通过DLL(延迟锁相环)来产生。
示例性地，本申请实施例中，参照图2，图2是本申请实施例提供的相位插值模块的处理示意图。由图2所示，通过相位插值模块110对第一高速时钟信号clk1进行相位插值处理，产生3个同频的时钟信号分别为第一信号clk1_mid、第二信号clk1_lead、第三信号clk1_lag。其中，第一信号clk1_mid为与第一高速时钟信号clk1频率相同、相位相同的信号。第二信号clk1_lead的相位比第一信号clk1_mid的相位快2个UI，第三信号clk1_lag的相位比第一信号clk1_mid的相位慢2个UI。其中，1UI指SERDES电路传输一个bit(比特)所需要的时钟。
需要说明的是，相位插值模块110对第一高速时钟信号clk1进行相位插值处理，必须生成一个与第一高速时钟信号clk1频率相同、相位相同的第一信号。还需要生成至少一个相位比第一高速时钟信号clk1的相位提前的第二信号，比如可以生成相位比第一高速时钟信号clk1的相位快2个UI的第二信号和相位比第一高速时钟信号clk1的相位快4个UI的第二信号等。还需要生成至少一个相位比第一高速时钟信号clk1的相位滞后的第三信号，比如可以生成相位比第一高速时钟信号clk1的相位慢2个UI的第三信号和相位比第一高速时钟信号clk1的相位慢4个UI的第三信号等。
其中，采样电路模块120用于以第二高速时钟信号为采样时钟分别对第一信号、至少一个第二信号和至少一个第三信号进行采样，得到第一信号对应的第一采样信号、至少一个第二信号对应的至少一个第二采样信号、至少一个第三信号对应的至少一个第三采样信号。
本申请实施例中，采样电路模块120采用高速寄存器结构来实现。各路之间的时钟路径在物理实现时做到一致的物理传播延时，且高速寄存器具有较快的建立时间和保持时间。参照图3，图3是本申请实施例提供的采样电路模块的处理示意图。由图3所示，经过相位插值模块110处理得到的第一信号clk1_mid、第二信号clk1_lead、第三信号clk1_lag分别输入到采样电路模块120中，采样电路模块120各路的高速寄存器以第二高速时钟信号clk2为采样时钟分别对第一信号clk1_mid、第二信号clk1_lead、第三信号clk1_lag进行采样，分别得到第一信号clk1_mid对应的第一采样信号mid_s1、第二信号clk1_lead对应的第二采样信号lead_s1、第三信号clk1_lag对应的第三采样信号lag_s1。
在本申请的一个实施例中，采样电路模块110包括至少三个数模转换器控制寄存器，其中，数模转换器控制寄存器用于在第二高速时钟信号的上升沿或者下降沿对输入数模转换器控制寄存器的信号进行采样。
需要说明的是，当相位插值模块110经过相位插值处理输出3个相位不同的信号时，由于需要分别同时对这3个信号进行采样，因此，采样电路模块110需要设置至少三个数模转换器控制寄存器，以利用这3个数模转换器控制寄存器同时分别对这3个信号进行采样。当相位插值模块110经过相位插值处理输出3个以上相位不同的信号时，比如输出5个相位不同的信号，此时为分别同时对这5个信号进行采样，采样电路模块110需要设置5个数模转换器控制寄存器同时分别对这5个信号进行采样。也就是说，采样电路模块110设置的数模转换器控制寄存器的数量与相位插值模块110经过相位插值处理输出的信号的个数相同。
在本申请的一个实施例中，采样电路模块110包括第一数模转换器控制寄存器、第二数模转换器控制寄存器和第三数模转换器控制寄存器；
第一数模转换器控制寄存器用于在第二高速时钟信号的上升沿或者下降沿对第一信号进行采样，得到第一采样信号；
第二数模转换器控制寄存器用于在第二高速时钟信号的上升沿或者下降沿对第二信号进行采样，得到第二采样信号；
第三数模转换器控制寄存器用于在第二高速时钟信号的上升沿或者下降沿对第三信号进行采样，得到第三采样信号。
本申请实施例以相位插值模块110对第一高速时钟信号clk1进行相位插值处理，产生3个同频的时钟信号分别为第一信号clk1_mid、第二信号clk1_lead、第三信号clk1_lag为例，此时，采样电路模块110设置有第一数模转换器控制寄存器、第二数模转换器控制寄存器和第三数模转换器控制寄存器。其中，第一数模转换器控制寄存器用于在第二高速时钟信号clk2的上升沿或者下降沿对第一信号clk1_mid进行采样，得到第一采样信号mid_s1。第二数模转换器控制寄存器用于在第二高速时钟信号clk2的上升沿或者下降沿对第二信号clk1_lead进行采样，得到第二采样信号lead_s1。第三数模转换器控制寄存器用于在第二高速时钟信号clk2的上升沿或者下降沿对第三信号clk1_lag进行采样，得到第三采样信号lag_s1。
需要说明的是，第一数模转换器控制寄存器、第二数模转换器控制寄存器和第三数模转换器控制寄存器在进行采样时，需均在第二高速时钟信号clk2的上升沿进行采样，或者均在第二高速时钟信号clk2的下降沿进行采样。
其中，同步电路模块130用于分别对第一采样信号、至少一个第二采样信号和至少一个第三采样信号进行同步处理，得到第一采样信号对应的第一采样同步信号、至少一个第二采样信号对应的至少一个第二采样同步信号和至少一个第三采样信号对应的至少一个第三采样同步信号。
本申请实施例中，考虑到采样电路模块120在采样过程中可能存在亚稳态问题，比如在第二高速时钟信号clk2的上升沿刚好采样到第一信号的信号跳变的附近时，就会有亚稳态问题，使得采样结果不够可靠。因此，本申请实施例还设置同步电路模块130，用于分别对第一采样信号、至少一个第二采样信号和至少一个第三采样信号进行同步处理，以消除采样过程中的亚稳态问题。
参照图4，图4是本申请实施例提供的同步电路模块的处理示意图。由图4所示，经过采样电路模块采样得到的第一采样信号mid_s1、第二采样信号lead_s1、第三采样信号lag_s1同时输入至同步电路模块130中，由同步电路模块130中各路上的同步器分别同时对第一采样信号mid_s1、第二采样信号lead_s1、第三采样信号lag_s1进行同步处理，从而可消除采样过程中的亚稳态。同步电路模块130中每路的同步器都由多个D触发器构成。其中，D触发器具有较快的建立时间和保持时间。3路电路之间的时钟路径在物理实现时做到一致的物理传播延时。通过同步电路模块130的同步处理，可保证同源同频电路的数据采样准确性，解决数据错误采样的问题。
在本申请的一个实施例中，同步电路模块130包括至少三个同步器，每个同步器包括至少两级D触发器；
同步器用于对输入同步器的采样信号进行同步处理，以消除采样过程中的亚稳态。
需要说明的是，当采样电路模块120经过采样处理输出3个采样信号时，由于需要分别同时对这3个采样信号进行同步处理，因此，同步电路模块130需要设置至少三个同步器，以利用这三个同步器同时分别对这3个采样信号进行同步处理。当采样电路模块120经过采样处理输出3个以上采样信号时，比如输出5个采样信号，此时为分别同时对这5个采样信号进行同步处理，同步电路模块130需要设置5个同步器。也就是说，同步电路模块130设置的同步器的数量与采样电路模块120经过采样处理输出的采样信号的个数相同。
在本申请的一个实施例中，同步电路模块包括第一同步器、第二同步器和第三同步器；
第一同步器通过至少两级D触发器对第一采样信号进行同步处理，得到第一采样同步信号；
第二同步器通过至少两级D触发器对第二采样信号进行同步处理，得到第二采样同步信号；
第三同步器通过至少两级D触发器对第三采样信号进行同步处理，得到第三采样同步信号。
本申请实施例中，以采样电路模块120分别对第一信号clk1_mid、第二信号clk1_lead、第三信号clk1_lag进行采样，分别得到第一采样信号mid_s1、第二采样信号lead_s1、第三采样信号lag_s1为例，此时，同步电路模块130设置有第一同步器、第二同步器和第三同步器。其中，第一同步器用于通过至少两级D触发器对第一采样信号mid_s1进行同步处理，得到第一采样同步信号mid_s2。第二同步器用于同步器对第二采样信号lead_s1进行同步处理，得到第二采样同步信号lead_s2。第三同步器用于通过至少两级D触发器对第三采样信号lag_s1进行同步处理，得到第三采样同步信号lag_s2。
本申请实施例通过同步电路模块130中各路同步器对对应的采样信号进行同步处理，能够消除采样过程中存在的亚稳态，以保证采样的准确率。
其中，拼接处理模块140用于对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接得到对应的代码值，以根据代码值确定出第一高速时钟信号和第二高速时钟信号之间的相位关系。
本申请实施例中，在通过同步电路模块130同步处理得到第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号之后，需通过拼接处理模块140对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接得到对应的代码值，从而可根据代码值确定出第一高速时钟信号和第二高速时钟信号之间的相位关系。
在本申请的一个实施例中，拼接处理模块140包括：
拼接单元，用于对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接；
采集单元，用于分别采集第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号在第二高速时钟信号的上升沿或者下降沿对应的第一电平信号、至少一个第二电平信号和至少一个第三电平信号；
输出单元，用于输出第一电平信号、至少一个第二电平信号和至少一个第三电平信号所对应的代码值。
示例性地，参照图5，图5是本申请实施例提供的拼接处理模块的拼接处理示意图。如图5所示，通过同步电路模块130同步处理得到第一采样同步信号mid_s2、第二采样同步信号lead_s2和第三采样同步信号lag_s2。此时，先通过拼接单元对第一采样同步信号mid_s2、第二采样同步信号lead_s2和第三采样同步信号lag_s2进行拼接。然后通过采集单元分别采集第一采样同步信号mid_s2、第二采样同步信号lead_s2和第三采样同步信号lag_s2在第二高速时钟信号clk2的上升沿或者下降沿对应的第一电平信号、第二电平信号和第三电平信号。此时采集得到的各个电平信号要么为高电平种类，要么为低电平种类。因此，可直接通过输出单元输出第一电平信号、第二电平信号和第三电平信号所对应的代码值。其中输出的代码值可为001、000、100、111、011中的任意一个。从而根据输出的代码值可确定出第一高速时钟信号clk1和第二高速时钟信号clk2之间的相位关系。
需要说明的是，在采集第一采样同步信号mid_s2、第二采样同步信号lead_s2和第三采样同步信号lag_s2分别对应的电平信号时，需均在第二高速时钟信号clk2的上升沿进行采集，或者均在第二高速时钟信号clk2下降沿进行采集。
需要说明的是，当通过同步电路模块130同步处理输出3个采样同步信号时，再通过拼接处理模块140对这3个采样同步信号进行处理，输出的是如001、000、100、111、011等包含3个二进制代码的代码值。当通过同步电路模块130同步处理输出3个以上的采样同步信号时，比如通过同步电路模块130同步处理输出5个采样同步信号时，再通过拼接处理模块140对这5个采样同步信号进行处理，输出的是如00001、00000、10000、11111、00011等包含5个二进制代码的代码值。
本申请实施例通过图1所示的相位检测电路，能够快速确定出两个高频时钟的相位关系，实时性强。且本申请实施例中相位检测电路对应的芯片面积较小，成本更低，且功耗也更低。
参照图6，图6是本申请实施例提供的高速时钟信号的相位检测方法的流程图，包括但不限于步骤S610至步骤S640。
步骤S610，对第一高速时钟信号进行相位插值处理，得到第一信号、至少一个第二信号和至少一个第三信号，第一信号为与第一高速时钟信号频率相同、相位相同的信号，第二信号为相位比第一高速时钟信号的相位提前的信号，第三信号为相位比第一高速时钟信号的相位滞后的信号；
步骤S620，以第二高速时钟信号为采样时钟分别对第一信号、至少一个第二信号和至少一个第三信号进行采样，得到第一信号对应的第一采样信号、至少一个第二信号对应的至少一个第二采样信号、至少一个第三信号对应的至少一个第三采样信号；
步骤S630，分别对第一采样信号、至少一个第二采样信号和至少一个第三采样信号进行同步处理，得到第一采样信号对应的第一采样同步信号、至少一个第二采样信号对应的至少一个第二采样同步信号和至少一个第三采样信号对应的至少一个第三采样同步信号；
步骤S640，对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接得到对应的代码值，以根据代码值确定出第一高速时钟信号和第二高速时钟信号之间的相位关系。
本申请实施例中，通过对第一高速时钟信号进行相位插值处理得到多个信号，以第二高速时钟信号为采样时钟对多个信号进行采样处理，得到多个采样信号，再对多个采样信号进行同步处理，得到多个采样同步信号后，对多个采样同步信号进行拼接处理，可得到对应的代码值，从而根据代码值可快速确定出第一高速时钟信号和第二高速时钟信号之间的相位关系，实时性强。
在本申请的一个实施例中，参照图7，图7是本申请实施例提供的对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接得到对应的代码值，以根据代码值确定出第一高速时钟信号和第二高速时钟信号之间的相位关系的步骤流程图，包括但不限于步骤S710至步骤S730。
步骤S710，对第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号进行拼接，并分别采集第一采样同步信号、至少一个第二采样同步信号和至少一个第三采样同步信号在第二高速时钟信号的上升沿或者下降沿对应的第一电平信号、至少一个第二电平信号和至少一个第三电平信号；
步骤S720，输出第一电平信号、至少一个第二电平信号和至少一个第三电平信号所对应的代码值；
步骤S730，根据不同代码值与相位差的对应关系及代码值，确定出第一高速时钟信号和第二高速时钟信号之间的相位关系。
本申请实施例中，在得到多个采样同步信号之后，先对多个采样同步信号进行拼接，然后在第二高速时钟信号的上升沿或者下降沿对应采集得到各个采样同步信号对应的电平信号以得到对应的代码值。从而可根据代码值和不同代码值与相位差的对应关系，快速确定出第一高速时钟信号和第二高速时钟信号之间的相位关系。
本申请实施例还提供一种高速时钟信号的相位检测装置，包括本申请任一实施例提供的相位检测电路。
由于本申请实施例提供的高速时钟信号的相位检测装置包括本申请任一实施例提供的相位检测电路，因此，本申请实施例提供的高速时钟信号的相位检测装置具有上述相位检测电路的优点。能够快速确定出两个高频时钟信号的相位关系，实时性强。
请参阅图8，图8是本申请实施例提供的电子设备的结构示意图，电子设备包括：
处理器801，可以采用通用的CPU(Central Processing Unit，中央处理器)、微处理器、ASIC(Application Specific Integrated Circuit，应用专用集成电路)、或者一个或多个集成电路等方式实现，用于执行相关程序，以实现本申请实施例所提供的技术方案；
存储器802，可以采用ROM(Read Only Memory，只读存储器)、静态存储设备、动态存储设备或者RAM(Random Access Memory，随机存取存储器)等形式实现。存储器802可以存储操作系统和其他应用程序，在通过软件或者固件来实现本说明书实施例所提供的技术方案时，相关的程序代码保存在存储器802中，并由处理器801来调用执行本申请实施例的高速时钟信号的相位检测方法；
输入/输出接口803，用于实现信息输入及输出；
通信接口804，用于实现本设备与其他设备的通信交互，可以通过有线方式(例如USB、网线等)实现通信，也可以通过无线方式(例如移动网络、WIFI、蓝牙等)实现通信；
总线805，在设备的各个组件(例如处理器801、存储器802、输入/输出接口803和通信接口804)之间传输信息；
其中处理器801、存储器802、输入/输出接口803和通信接口804通过总线805实现彼此之间在设备内部的通信连接。
本申请实施例描述的实施例是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域技术人员可知，随着技术的演变和新应用场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本领域技术人员可以理解的是，图中示出的技术方案并不构成对本申请实施例的限定，可以包括比图示更多或更少的步骤，或者组合某些步骤，或者不同的步骤。
以上所描述的装置实施例仅仅是示意性的，其中作为分离部件说明的单元可以是或者也可以不是物理上分开的，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
本领域普通技术人员可以理解，上文中所公开方法中的全部或某些步骤、系统、设备中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。
本申请的说明书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，上述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括多指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例的方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(Read-Only Memory，简称ROM)、随机存取存储器(Random Access Memory，简称RAM)、磁碟或者光盘等各种可以存储程序的介质。
以上参照附图说明了本申请实施例的优选实施例，并非因此局限本申请实施例的权利范围。本领域技术人员不脱离本申请实施例的范围和实质内所作的任何修改、等同替换和改进，均应在本申请实施例的权利范围之内。
Claims (10)
1.一种高速时钟信号的相位检测电路，其特征在于，包括：相位插值模块、采样电路模块、同步电路模块和拼接处理模块；所述相位插值模块与所述采样电路模块连接，所述采样电路模块与所述同步电路模块连接，所述同步电路模块与所述拼接处理模块连接；
所述相位插值模块用于对第一高速时钟信号进行相位插值处理，得到第一信号、至少一个第二信号和至少一个第三信号，所述第一信号为与所述第一高速时钟信号频率相同、相位相同的信号，所述第二信号为相位比所述第一高速时钟信号的相位提前的信号，所述第三信号为相位比所述第一高速时钟信号的相位滞后的信号；
所述采样电路模块用于以第二高速时钟信号为采样时钟分别对所述第一信号、至少一个所述第二信号和至少一个所述第三信号进行采样，得到所述第一信号对应的第一采样信号、至少一个所述第二信号对应的至少一个第二采样信号、至少一个所述第三信号对应的至少一个第三采样信号；
所述同步电路模块用于分别对所述第一采样信号、至少一个所述第二采样信号和至少一个所述第三采样信号进行同步处理，得到所述第一采样信号对应的第一采样同步信号、至少一个所述第二采样信号对应的至少一个第二采样同步信号和至少一个所述第三采样信号对应的至少一个第三采样同步信号；
所述拼接处理模块用于对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接得到对应的代码值，以根据所述代码值确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系。
2.根据权利要求1所述的电路，其特征在于，所述采样电路模块包括至少三个数模转换器控制寄存器；
所述数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对输入所述数模转换器控制寄存器的信号进行采样。
3.根据权利要求2所述的电路，其特征在于，所述采样电路模块包括第一数模转换器控制寄存器、第二数模转换器控制寄存器和第三数模转换器控制寄存器；
所述第一数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对所述第一信号进行采样，得到所述第一采样信号；
所述第二数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对所述第二信号进行采样，得到所述第二采样信号；
所述第三数模转换器控制寄存器用于在所述第二高速时钟信号的上升沿或者下降沿对所述第三信号进行采样，得到所述第三采样信号。
4.根据权利要求1所述的电路，其特征在于，所述同步电路模块包括至少三个同步器，每个所述同步器包括至少两级D触发器；
所述同步器用于对输入所述同步器的采样信号进行同步处理，以消除采样过程中的亚稳态。
5.根据权利要求4所述的电路，其特征在于，所述同步电路模块包括第一同步器、第二同步器和第三同步器；
所述第一同步器通过至少两级所述D触发器对所述第一采样信号进行同步处理，得到所述第一采样同步信号；
所述第二同步器通过至少两级所述D触发器对所述第二采样信号进行同步处理，得到所述第二采样同步信号；
所述第三同步器通过至少两级所述D触发器对所述第三采样信号进行同步处理，得到所述第三采样同步信号。
6.根据权利要求1所述的电路，其特征在于，所述拼接处理模块包括：
拼接单元，用于对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接；
采集单元，用于分别采集所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号在所述第二高速时钟信号的上升沿或者下降沿对应的第一电平信号、至少一个第二电平信号和至少一个第三电平信号；
输出单元，用于输出所述第一电平信号、至少一个所述第二电平信号和至少一个所述第三电平信号所对应的代码值。
7.一种高速时钟信号的相位检测装置，其特征在于，包括权利要求1-6任一项所述的相位检测电路。
8.一种高速时钟信号的相位检测方法，其特征在于，包括：
对第一高速时钟信号进行相位插值处理，得到第一信号、至少一个第二信号和至少一个第三信号，所述第一信号为与所述第一高速时钟信号频率相同、相位相同的信号，所述第二信号为相位比所述第一高速时钟信号的相位提前的信号，所述第三信号为相位比所述第一高速时钟信号的相位滞后的信号；
以第二高速时钟信号为采样时钟分别对所述第一信号、至少一个所述第二信号和至少一个所述第三信号进行采样，得到所述第一信号对应的第一采样信号、至少一个所述第二信号对应的至少一个第二采样信号、至少一个所述第三信号对应的至少一个第三采样信号；
分别对所述第一采样信号、至少一个所述第二采样信号和至少一个所述第三采样信号进行同步处理，得到所述第一采样信号对应的第一采样同步信号、至少一个所述第二采样信号对应的至少一个第二采样同步信号和至少一个所述第三采样信号对应的至少一个第三采样同步信号；
对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接得到对应的代码值，以根据所述代码值确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系。
9.根据权利要求8所述的方法，其特征在于，所述对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接得到对应的代码值，以根据所述代码值确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系，包括：
对所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号进行拼接，并分别采集所述第一采样同步信号、至少一个所述第二采样同步信号和至少一个所述第三采样同步信号在所述第二高速时钟信号的上升沿或者下降沿对应的第一电平信号、至少一个第二电平信号和至少一个第三电平信号；
输出所述第一电平信号、至少一个所述第二电平信号和至少一个所述第三电平信号所对应的代码值；
根据不同代码值与相位差的对应关系及所述代码值，确定出所述第一高速时钟信号和所述第二高速时钟信号之间的相位关系。
10.一种电子设备，其特征在于，所述电子设备包括存储器和至少一个处理器，所述存储器存储有计算机程序，所述至少一个处理器执行所述计算机程序时实现权利要求8至9任一项所述的方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310745258.3A CN116800261A (zh) | 2023-06-21 | 2023-06-21 | 高速时钟信号的相位检测电路、装置、方法和电子设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310745258.3A CN116800261A (zh) | 2023-06-21 | 2023-06-21 | 高速时钟信号的相位检测电路、装置、方法和电子设备 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116800261A true CN116800261A (zh) | 2023-09-22 |
Family
ID=88043287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310745258.3A Pending CN116800261A (zh) | 2023-06-21 | 2023-06-21 | 高速时钟信号的相位检测电路、装置、方法和电子设备 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116800261A (zh) |
-
2023
- 2023-06-21 CN CN202310745258.3A patent/CN116800261A/zh active Pending
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