JP6737642B2 - シリアルデータの受信回路、受信方法、トランシーバ回路、電子機器 - Google Patents

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Description

本発明は、シリアルデータの受信回路に関する。
少ない本数のデータ伝送線路を介して半導体集積回路間でデータを送受信するために、シリアルデータ伝送が利用される。シリアルデータ信号の受信は、シリアルデータの各ビットデータを、それと同期したクロック信号のタイミングでラッチすることにより行われる。
USB(Universal Serial Bus)を初めとするいくつかのインタフェースにおいて、非同期伝送(Asynchronous)伝送が採用されている。非同期伝送では、シリアルデータのみが送信され、それに付随するシリアルクロックは伝送されない。したがってシリアルデータを受信するトランシーバは、シリアルデータと非同期で多相クロックを生成し、シリアルデータに最適な位相を有するクロックをリカバリクロックとして選択し、シリアルデータを取り込む。
図1は、シリアルデータの受信回路の回路図である。受信回路2rは、受信フリップフロップ4、多相クロック発生器6、クロックセレクタ8、位相検出回路10を備える。
多相クロック発生器6は、受信データS1と非同期で、N相クロックを生成する。N相クロックは、位相差が360°/N(Nは2以上の整数)であるN個のクロックCK1〜CKNを含む。
位相検出回路10は、N個のクロックCK1〜CKNの中から、受信データS1をラッチするために最適な位相(タイミング)を有しているクロックを判定し、クロックセレクタ8に選択させる。クロックセレクタ8は、N個のクロックCK1〜CKNの中から、位相検出回路10が指示したひとつを選択し、リカバリクロックCKRCVとして出力する。
受信フリップフロップ4は、リカバリクロックCKRCVのエッジのタイミングで、受信データS1を取り込む。
特開2013−102372号公報
図2(a)、(b)は、図1の受信回路2rの動作波形図である。図2(a)を参照し、受信回路2rの基本動作を説明する。多相クロックCK1,CK2,…は、受信データS1と非同期で生成される。この例では、第2相のクロックCK2が、リカバリクロックCKRCVとして選択される。そしてリカバリクロックCKRCVのポジエッジのタイミングで、受信データS1が取り込まれ、出力データS2が生成される。
ここで受信データS1のポジエッジあるいはネガティブエッジは、時間軸上でシフトする場合がある。これをジッタと称する。図2(b)は、ジッタの影響を説明する図である。はじめの2サイクルにおいて、受信データS1は正常であり、第2相のクロックCK2によって、正しい出力データS2が生成される。ところが、三番目のサイクルにおいて、受信データS1の位相が急激に変化し、そのネガティブエッジが時間軸上で前にシフトする。そうすると、リカバリクロックCKRCVによって受信データS1のレベルを正しく判定することができなくなる。
本発明は係る状況に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ジッタ耐性を高めた受信回路の提供にある。
本発明のある態様は、シリアル形式の受信データの受信回路に関する。受信回路は、位相差が360°/N(Nは2以上の整数)であるN個のクロックを含むN相クロックを受信データと非同期で生成する多相クロック発生器と、N個のクロックに対応するN個のバッファであり、それぞれが、対応するクロックに応じて受信データを所定サイクル数にわたり取り込むN個のバッファと、N個のバッファの出力データを受けるデータセレクタと、受信データの変化点とN個のクロックそれぞれのエッジの関係にもとづいて、データセレクタを制御する位相検出回路と、を備える。
この態様によると、N個のバッファにより、すべての位相のデータを取り込んでおき、適切な位相を選択することにより、受信データの位相が急峻に変化した場合においても、正しいデータを取り込むことができる。
受信回路は、N個のクロックを受け、位相検出回路が指示したひとつのクロックを出力するクロックセレクタと、クロックセレクタからのクロックに応じて、データセレクタの出力データをラッチするフリップフロップと、をさらに備えてもよい。
バッファの出力を、クロックセレクタからのリカバリクロックに応じてリタイミングすることにより、さらに回路動作を安定化できる。
受信回路は、USB(Universal Serial Bus)ハイスピード規格に対応してもよい。
受信回路は、一つの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
本発明の別の態様はトランシーバ回路に関する。トランシーバ回路は、上述のいずれかの受信回路を備えてもよい。
本発明の別の態様は、電子機器に関する。電子機器は、USBケーブルが着脱可能に接続されるレセプタクルと、レセプタクルと接続される上述のトランシーバ回路と、トランシーバ回路を介してデータの送受信を行うプロセッサと、を備えてもよい。
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明のある態様によれば、ジッタ耐性を高めることができる。
シリアルデータの受信回路の回路図である。 図2(a)、(b)は、図1の受信回路の動作波形図である。 実施の形態に係る受信回路の回路図である。 図3の受信回路の動作波形図である。 位相検出回路の構成例を示す回路図である。 図3の受信回路を備えるUSBトランシーバICのブロック図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさず、あるいは機能を阻害しない他の部材を介して間接的に接続される場合も含む。
図3は、実施の形態に係る受信回路20の回路図である。受信回路20は、シリアル形式の受信データS1を受信する。受信回路20は、多相クロック発生器22、バッファ群24、データセレクタ28、位相検出回路30、クロックセレクタ32を備える。多相クロック発生器22は、受信データS1と非同期でN相クロックを生成する。N相クロックは、位相差が360°/N(Nは2以上の整数)であるN個のクロックCK1〜CKNを含む。
バッファ群24は、N個のクロックCK1〜CKNに対応するN個のバッファ26_1〜26_Nを含む。i番目のバッファ26_i(i=1,2…,N)は、対応するクロックCKiに応じて受信データS1を所定サイクル数にわたり取り込む。所定サイクル数は1であってよく、この場合、バッファは一段のフリップフロップあるいはラッチで構成できる。あるいは所定サイクル数は二以上であってもよく、この場合、バッファ26はFIFO(First In First Out)メモリであってもよい。その構成は限定されず、たとえば直列に接続される複数のフリップフロップあるいはラッチを含んでもよい。
データセレクタ28は、N個のバッファ26_1〜26_Nの出力データS3_1〜S3_Nを受ける。位相検出回路30は、受信データS1の変化点(エッジ)と、N個のクロックCK1〜CKNそれぞれのエッジの関係にもとづいて、データセレクタ28を制御する。すなわち、受信データS1を取り込むのに最適なタイミングを有しているひとつのクロックCKj(j=1,2,…N)を指定する選択信号S4を生成する。データセレクタ28は、選択信号S4が指示するクロックCKjに対応するバッファ26_jの出力S3_jを選択し、それを出力データS5として出力する。
クロックセレクタ32は、位相検出回路30によって制御される。クロックセレクタ32は、N個のクロックCK1〜CKNを受け、位相検出回路30が指示したひとつのクロックCKjを出力する。つまりデータセレクタ28が、j番目のバッファ26_jを選択するとき、クロックセレクタ32は、それに対応するj番目のクロックCKjを選択する。
受信フリップフロップ34は、クロックセレクタ32からのクロックCKに応じて、データセレクタ28の出力データS5(=S3_j)をラッチする。
以上が受信回路20の構成である。続いてその動作を説明する。図4は、図3の受信回路20の動作波形図である。ここではバッファ群24が保持するサイクル数は1とする。
第4サイクルと第5サイクルにおいて、位相シフトが発生している。ここでは簡単のため受信データS1は、1と0を交互に繰り返すものとする。受信データS1は、複数のバッファ26_1〜26_Nによってそれぞれラッチされる。また位相検出回路30は、サイクルごとに、受信データS1を取り込むのに最適な位相を検出する。その結果、第1〜第4サイクルについては、第1相(j=1)が選択され、第5サイクル以降は、第5相(j=5)が選択される。
最適な位相は、各サイクル時間の中心付近である。たとえば位相検出回路30は、受信データS1のエッジの最近傍に対応する位相(クロック)を検出し、その位相から、後ろに所定相だけシフトした位相を、最適な位相とすることができる。
データセレクタ28から出力されるデータS5は、第1サイクル〜第4サイクルについては、バッファ26_1の出力データS3_1であり、第5サイクル以降は、バッファ26_5の出力データS3_5となる。これにより、受信データS1の位相が急激に変化した場合も、受信データS1を最適な位相のクロックで取り込むことができ、ジッタ耐性を高めることができる。
本発明は、図3のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、回路に及ぶものであり、特定の構成に限定されるものではない。以下、本発明の範囲を狭めるためではなく、発明の本質や回路動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。
図5は、位相検出回路30の構成例を示す回路図である。位相検出回路30は、N個のフリップフロップFF1〜FFN、N個の論理ゲートXOR1〜XORN、判定部40を含む。i番目のフリップフロップFFiは、受信データS1を、対応する位相のクロックCKiに応じてラッチする。i番目の論理ゲートXORiは、2つの入力の不一致を検出するものであり、たとえば排他的論理和ゲートが用いられる。k番目(k=1,2,…N)のクロックCKkのポジエッジとk+1番目のクロックCKk+1のポジエッジの間に、受信データS1の変化点(エッジ)が含まれるときに、k番目の論理ゲートXORkの出力が1となる。判定部40は、N個の論理ゲートXOR1〜XORNの出力にもとづいて、受信データS1の変化点の位置kを判定し、変化点の位置kに所定値を加算することにより、最適相jを示す選択信号S4を生成してもよい。なお位相検出回路30の構成は図5のそれに限定されず、公知のさまざまな構成を用いることができる。
(用途)
図6は、図3の受信回路20を備えるUSBトランシーバIC100のブロック図である。USBトランシーバIC100は、受信回路20に加えて、レシーバ102およびデジタル信号処理部104を生成する。レシーバ102は、アナログフロントエンドであり、差動のUSBデータ信号D+,D−をシングルエンドに変換し、受信データS1を生成する。
受信回路2は、受信データS1を受信する。デジタル信号処理部104は、受信回路2の出力データS9を処理し、パラレルデータS10に変換する。受信回路2は、USB(Universal Serial Bus)ハイスピード規格に対応する。
USBトランシーバIC100は、電子機器200に搭載される。電子機器200は、USBトランシーバIC100に加えて、レセプタクル202およびマイコンあるいはDSP(Digital Signal Processor/Digital Sound Processor)204を備える。レセプタクル202には、USBケーブルが着脱可能に接続される。USBトランシーバIC100は、レセプタクル202と接続されており、USBケーブルを介してデータを受信する。DSP204は、USBトランシーバIC100が受信したデータを処理する。
たとえば電子機器200は、USBオーディオをサポートしており、USBトランシーバIC100には、外部のUSB音源から、オーディオ信号が入力される。USBトランシーバIC100は、オーディオ信号をシリアルデータとして受信する。DSP204は、USBトランシーバIC100が受信したオーディオデータを再生する。
以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。
(変形例1)
実施の形態では、バッファ26の段数、すなわちサイクル数を、1としたが本発明はそれに限定されない。バッファ26の段数は、制御遅延などを考慮して決定すればよい。
(変形例2)
図3では、データセレクタ28の後段に、受信フリップフロップ34を設けたが、受信フリップフロップ34の代わりに、データセレクタ28の出力S5を、システムクロックでリタイミングするフリップフロップを設けてもよい。
(変形例3)
実施の形態では用途としてUSBオーディオを説明したが、オーディオデータ以外の受信にも適用可能である。さらには、本発明はUSBに限定されず、USBと同様に非同期伝送を行うシリアルインタフェース、たとえばUART(Universal Asynchronous Receiver Transmitter)などに適用することが可能である。
実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。
20…受信回路、22…多相クロック発生器、24…バッファ群、26…バッファ、28…データセレクタ、30…位相検出回路、32…クロックセレクタ、34…受信フリップフロップ、100…USBトランシーバIC、102…レシーバ、104…デジタル信号処理部、200…電子機器、202…レセプタクル、204…DSP。

Claims (6)

  1. シリアル形式の受信データの受信回路であって、
    位相差が360°/N(Nは2以上の整数)であるN個のクロックを含むN相クロックを前記受信データと非同期で生成する多相クロック発生器と、
    前記N個のクロックに対応するN個のバッファであり、それぞれが、対応するクロックに応じて前記受信データを所定サイクル数にわたり取り込むN個のバッファと、
    前記N個のバッファの出力データを受けるデータセレクタと、
    前記受信データの変化点と前記N個のクロックそれぞれのエッジの関係にもとづいて、前記データセレクタを制御する位相検出回路と、
    を備え、
    前記位相検出回路は、
    前記N個のクロックに対応し、それぞれが、対応するクロックに応じて前記受信データをラッチするN個のフリップフロップと、
    前記N個のフリップフロップに対応するN個の論理ゲートであって、i番目(1≦i≦N)の論理ゲートは、i番目のフリップフロップの出力と、(i+1)番目(ただし、N+1は1とする)のフリップフロップの出力の排他的論理和を出力する、N個の論理ゲートと、
    前記N個の論理ゲートの出力にもとづいて、前記受信データの変化点の位置を判定し、当該変化点の位置に所定値を加算することにより、前記データセレクタが選択すべき出力データを示す選択信号を生成する判定部と、
    を含むことを特徴とする受信回路。
  2. 前記N個のクロックを受け、前記選択信号に応じたひとつのクロックを出力するクロックセレクタと、
    前記クロックセレクタからのクロックに応じて、前記データセレクタの出力データをラッチするフリップフロップと、
    をさらに備えることを特徴とする請求項1に記載の受信回路。
  3. USB(Universal Serial Bus)ハイスピード規格に対応することを特徴とする請求項1または2に記載の受信回路。
  4. 請求項1から3のいずれかに記載の受信回路を備えることを特徴とするトランシーバ回路。
  5. USBケーブルが着脱可能に接続されるレセプタクルと、
    前記レセプタクルと接続される請求項4に記載のトランシーバ回路と、
    前記トランシーバ回路を介してデータの送受信を行うプロセッサと、
    を備えることを特徴とする電子機器。
  6. シリアル形式の受信データの受信方法であって、
    位相差が360°/N(Nは2以上の整数)であるN個のクロックを含むN相クロックを生成するステップと、
    前記N個のクロックに対応するN個のバッファを用い、前記受信データをN個のクロックそれぞれのタイミングで、所定サイクル数にわたり取り込むステップと、
    前記N個のクロックに対応するN個のフリップフロップを用い、各フリップフロップが、対応するクロックに応じて前記受信データをラッチするステップと、
    前記N個のフリップフロップに対応するN個の論理ゲートを用い、i番目(1≦i≦N)の論理ゲートが、i番目のフリップフロップの出力と(i+1)番目(ただし、N+1は1とする)のフリップフロップの出力の排他的論理和を出力するステップと、
    前記N個の論理ゲートの出力にもとづいて、前記受信データの変化点の位置を判定し、当該変化点の位置に所定値を加算することにより選択信号を生成するステップと、
    前記N個のバッファの出力の中から、前記選択信号に応じたひとつを選択するステップと、
    を備えることを特徴とする受信方法。
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