JP2010141703A - 並列データ伝送回路及び並列データ伝送方法 - Google Patents
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Abstract
【解決手段】送信側集積回路と受信側集積回路を複数の伝送経路を介して接続する。前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する。前記受信側集積回路が、前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する。前記データパス毎に、前記比較結果に基づいて第1の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する。調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成する。
【選択図】図1
Description
3、4 送信側ドライバI/O
5、6 伝送経路
7,8 レシーバI/O
9 分周回路
10、11、12、13、26 可変遅延回路
14、15 位相比較回路
16、17 遅延コントローラ回路
18、19 FIFO
20、21 ライトポインタ信号生成回路
22、23 F/F群
24、25 Nto1セレクタ
27 カウンタ最大値選択回路
28 リードポインタ信号生成回路
29 遅延最大値選択回路
100 送信側LSI
200 伝送路
300 受信側LSI
Claims (10)
- 送信側集積回路と受信側集積回路が複数の伝送経路を介して接続されており、前記複数の伝送経路を用いてデータ信号を並列伝送する並列データ伝送回路であって、
前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する第1の送信手段を備え、
前記受信側集積回路が、
前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する位相差比較手段と、
前記データパス毎に、前記比較結果に基づいて第1の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する遅延コントローラと、
前記データパス毎に、前記遅延コントローラにより調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成する第2の可変遅延回路と、
を備えることを特徴とする並列データ伝送回路。 - 請求項1に記載の並列データ伝送回路であって、
前記送信側集積回路が、実データ信号を全ての前記伝送経路に対して同時に送信する第2の送信手段を更に備え、
前記受信側集積回路が、
前記データパス毎に、前記ストローブ信号からライトポインタ信号を生成し、当該ストローブ信号の立ち上がりエッジで先入れ先出し回路群に前記実データ信号を取り込む、ライトポインタ信号生成手段と、
前記各データパスの中で最も前記カウンタ値が高いデータパスを選択するカウンタ最大値選択手段と、
前記最も前記カウンタ値が高いデータパスの前記位相差に基づいて第3の可変遅延回路を調整することにより、前記各先入れ先出し回路群におけるリードポインタ信号を生成するリードポインタ信号生成手段と、
を更に備えることを特徴とする並列データ伝送回路。 - 請求項1又は2に記載の並列データ伝送回路において、前記データパス毎に、前記第1の可変遅延回路及び前記第2の可変遅延回路という2つの可変遅延回路に替えて単一の可変遅延回路を有しており、前記第1の可変遅延回路として動作する場合と、前記第2の可変遅延回路として動作する場合とで、当該単一の可変遅延回路が調整する信号を切り替えることを特徴とする並列データ伝送回路。
- 請求項2に記載の並列データ伝送回路において、
前記カウンタ最大値選択手段及び前記第3の可変遅延回路に替えて、遅延最大値選択手段を有しており、当該遅延最大値選択手段が、前記遅延コントローラから受け取った信号から前記カウンタ値の最大値を検出し、前記カウンタ値が最大の前記遅延コントローラに対応したクロック信号を前記リードポインタ信号生成手段に出力することを特徴とする並列データ伝送回路。 - 請求項1乃至4の何れか1項に記載の並列データ伝送回路において、当該並列データ伝送回路を搭載する装置の初期化時に前記第1の送信手段が動作することを特徴とする並列データ伝送回路。
- 送信側集積回路と受信側集積回路が複数の伝送経路を介して接続されている並列データ伝送回路において、前記複数の伝送経路を用いてデータ信号を並列伝送する並列データ伝送方法であって、
前記送信側集積回路が、トグル動作の初期化パタンを全ての前記伝送経路に対して同時に送信する第1の送信ステップと、
前記各伝送経路に対応するデータパス毎に、前記初期化パタンのデータ信号と、基準クロックを分周したクロックである分周クロックと、を比較することにより、位相差を検出する位相差比較ステップと、
遅延コントローラが、前記データパス毎に、前記比較結果に基づいて第1の可変遅延回路を調整することにより、それぞれの前記データパスの遅延値を前記位相差に調整するとともに、そのカウンタ値を保持する遅延コントロールステップと、
第2の可変遅延回路が、前記データパス毎に、前記遅延コントローラにより調整された前記遅延値に基づいて前記基準クロックを反転したクロックである反転クロックを調整することによりストローブ信号を生成するストローブ信号生成ステップと、
を備えることを特徴とする並列データ伝送方法。 - 請求項6に記載の並列データ伝送方法であって、
前記送信側集積回路が、実データ信号を全ての前記伝送経路に対して同時に送信する第2の送信ステップと、
前記受信側集積回路が、前記データパス毎に、前記ストローブ信号からライトポインタ信号を生成し、当該ストローブ信号の立ち上がりエッジで先入れ先出し回路群に前記実データ信号を取り込む、ライトポインタ信号生成ステップと、
カウンタ最大値選択回路が、前記各データパスの中で最も前記カウンタ値が高いデータパスを選択するカウンタ最大値選択ステップと、
リードポインタ信号生成回路が、前記最も前記カウンタ値が高いデータパスの前記位相差に基づいて第3の可変遅延回路を調整することにより、前記各先入れ先出し回路群におけるリードポインタ信号を生成するリードポインタ信号生成ステップと、
を更に備えることを特徴とする並列データ伝送方法。 - 請求項6又は7に記載の並列データ伝送方法において、前記データパス毎に、前記第1の可変遅延回路及び前記第2の可変遅延回路という2つの可変遅延回路に替えて単一の可変遅延回路を有しており、前記第1の可変遅延回路として動作する場合と、前記第2の可変遅延回路として動作する場合とで、当該単一の可変遅延回路が調整する信号を切り替えることを特徴とする並列データ伝送方法。
- 請求項7に記載の並列データ伝送方法において、
前記カウンタ最大値選択回路及び前記第3の可変遅延回路に替えて、遅延最大値選択ステップを有しており、当該遅延最大値選択ステップが、前記遅延コントローラから受け取った信号から前記カウンタ値の最大値を検出し、前記カウンタ値が最大の前記遅延コントローラに対応したクロック信号を前記リードポインタ信号生成回路に出力することを特徴とする並列データ伝送方法。 - 請求項6乃至9の何れか1項に記載の並列データ伝送方法において、当該並列データ伝送回路を搭載する装置の初期化時に前記第1の送信ステップを行うことを特徴とする並列データ伝送方法。
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JP2008317142A JP2010141703A (ja) | 2008-12-12 | 2008-12-12 | 並列データ伝送回路及び並列データ伝送方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8502577B2 (en) | 2010-05-31 | 2013-08-06 | SK Hynix Inc. | Phase correction circuit, data alignment circuit and method of aligning data using the same |
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-
2008
- 2008-12-12 JP JP2008317142A patent/JP2010141703A/ja active Pending
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