WO2007097008A1 - データ受信装置及びデータ送信装置 - Google Patents

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WO2007097008A1
WO2007097008A1 PCT/JP2006/303498 JP2006303498W WO2007097008A1 WO 2007097008 A1 WO2007097008 A1 WO 2007097008A1 JP 2006303498 W JP2006303498 W JP 2006303498W WO 2007097008 A1 WO2007097008 A1 WO 2007097008A1
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transmission
clock
transmission source
lsi
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PCT/JP2006/303498
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Inventor
Satoshi Nakagawa
Original Assignee
Fujitsu Limited
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/005—Correction by an elastic buffer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
    • G06F2205/106—Details of pointers, i.e. structure of the address generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor

Definitions

  • the present invention relates to a data transmission technique, and more particularly to a technique for transmitting data at high speed.
  • the source-synchronous method is a method in which the transmitting side LSI sends out data and clock simultaneously, and the receiving side LSI delays the phase of the receiving clock according to the received data and uses it to read the transferred data.
  • a clock step execution function as a debugging means of an LSI system composed of a plurality of LSIs that operate with the same reference clock.
  • the clock step execution function is a function that checks the state transition of each part while advancing the clock one cycle at a time, and enables detailed investigation of system operation.
  • a mechanism is required to ensure that data is not lost during data transmission between LSIs.
  • FIG. 1 shows a configuration example of a data transmission system employing a source synchronous method.
  • the internal clock (CLK) of the transmission side LSI 100 is transmitted to the reception side LSI 200 by the IO buffer 102 after passing through the clock buffer 101.
  • the internal clock of the transmitting-side LSI 100 is also input to the clock chipper 111.
  • the clock chopper 111 normally outputs an H level (noise level) signal, but when one edge of the internal clock (for example, a falling edge) is detected, the chopper signal (L level (low level) short-time signal) Is output.
  • the output signal of the clock chipper 111 is input to the clock terminals of the D latch 1 12-1,... 112-m, 113-1,.
  • Transmission data which is m-bit parallel data is input to the D latch 112-1,.
  • the outputs of D-latch 112-1, ..., 112-m are input to D-latch 113-1, ..., 113-m, respectively. Therefore, the transmission data of one cycle before the internal clock of the D latch 112-1, ..., 112-m is latched in the D latch 113-1,... ⁇ 113-m. It is.
  • the transmission data output from the D latch 113-1,..., 113-m is transmitted to the receiving-side LSI 200 by the IO buffer 114-1,.
  • a gated stop signal is input to the clock buffer 101 and the clock chipper 111.
  • the clock buffer 101 stops the clock output when the gate stop signal is set to the H level signal. Further, when the clock chipper 111 sets the gate stop signal to the H level signal, the clock chipper 111 stops the chitsuba signal and continuously outputs the H level signal.
  • the transmission clock sent from the IO buffer 102 of the sending side LSI 100 is received by the IO buffer 201 and sent to the phase adjustment unit 202.
  • the phase adjustment unit 202 delays this transmission clock.
  • the delay amount at this time is set in consideration of the delay amount due to the wiring between the transmitting-side LSI 100 and the receiving-side LSI 200, the wiring inside the LSI, process variations, and the like.
  • the transmission clock output from the phase adjustment unit 202 is generated by the clock chipper 203.
  • Transmission data output from the D latches 212-1,..., 212-m is sent to the FIFO circuits 213-1,.
  • FIFO circuit 213-1,... 213-mi a ring buffer is formed by pointer generation performed by write pointer generator 204 and read pointer generator 222.
  • This ring buffer is used to transfer the transmission data from the transmission clock (that is, the internal clock of the transmitting-side LSI 100) to the internal clock of the receiving-side LSI 200.
  • the write pointer generation unit 204 generates a write pointer that points to one of a plurality of buffers of the FIFO circuits 213-1,..., 213-m, and uses the write pointer as a clock chopper 203. Based on the chopper signal from, switch to sequentially point to the other.
  • the read pointer generation unit 222 generates a read pointer indicating one of the plurality of buffers of the FIFO circuits 213-1,... Based on the chopper signal output from the clock chopper 221, the printer is sequentially switched to indicate the other. Note that the internal clock of the receiving-side LSI 200 is input to the clock chipper 221.
  • the transmission data output from the D latch 212—1,..., 212—m is the write pointer generator 204 of the plurality of buffers included in the FIFO circuit 213—1,. Is written to the one pointed to by the generated write pointer, and read from the one pointed to by the read pointer generated by the read pointer generation unit 222. Thus, the internal clock power of the transmitting side LSI 100 is transferred to the internal clock of the receiving side LSI 200.
  • the transmission data output from the FIFO circuit 213-1,..., 213-m is latched by the D latch 214-1,. Is sent to the receiving side LSI 200 in response to the chopper signal.
  • the same gate stop signal as that in the transmission-side LSI 100 is also input to the clock chipper 221 in the reception-side LSI 200.
  • the clock chipper 221 stops the chopper signal and continuously outputs the H level signal.
  • the transmission data sent from the sending LSI 100 is received at the sending internal clock in the same cycle as the D latch 113-1 in the sending LSI 100, ... 113-m. —1,... ⁇ 212—Incorporated into m. Therefore, even if the transmission clock is stopped by setting the gate stop signal to the H level signal, all the transmission data transmitted from the transmission side LSI 100 can be received by the reception side LSI 200. Since the transmission clock sent from the sending LSI 100 stops upon completion of transmission data reception at the receiving LSI 200, the ring buffer (FIFO circuits 213-1,..., 21 3-m ) Is not overwritten with the transmitted data.
  • FIG. 2 shows a time chart example of each part in the transmission system shown in FIG.
  • each chart in FIG. 2 and FIG. 1 is indicated by numbers in parentheses. ⁇
  • the chart (0) in FIG. 2 is not shown in FIG. This shows the output waveform of the clock chipper 111 of the transmitting-side LSI 100 when the gate stop signal is ignored.
  • a chart (11) in FIG. 2 shows a data storage state in each of a plurality of (here, 16) buffers included in the ring buffer 213-1.
  • the solid line arrow indicates that the transmission clock stop (see chart (5)) force due to the gate stop signal (see chart (2)) is delayed, and the chopper signal from the clock chopper 203 stops.
  • a delay of 0.5 cycles occurs between the transmission clock shown in chart (6) and the clock signal from clock chopper 203 shown in chart (8)! / ing. This indicates the adjustment delay amount in the phase adjustment unit 202 in this chart example.
  • the switching of the write pointer by the write pointer generation unit 204 is also operated based on the transmission clock sent from the transmission-side LSI 100. Therefore, the data “DT7” output from the D latch 212-1 can be stored in an appropriate buffer of the FIFO circuit 213-1 as shown in the chart (11).
  • each bit data is latched with the same transmission clock when receiving parallel data.
  • the variation in the delay amount between bits in data transmission must be sufficiently smaller than the cycle of the transmission clock. I have to. If this delay variation is large relative to the transmission clock period, as shown in Fig. 3B, setup time and hold time cannot be secured, and bits are generated. In other words, the source synchronous method has a limit to high data transmission throughput.
  • Patent Document 1 discloses that the delay amount of the reception clock signal is adjusted based on the detection result of the phase relationship between the reception data signal and the delayed reception clock signal. Thus, a technique for improving the deviation between both signals is disclosed.
  • Patent Document 2 discloses a technique for absorbing a phase difference generated between bits during high-speed transmission of parallel data with a ring buffer.
  • Patent Document 3 discloses a high-frequency clock generated from a reference clock in order to enable serial transmission of data between devices using clocks of different frequencies. Techniques for use in devices are disclosed.
  • the reference signal common to the transmission device and the reception device and the training pattern transmitted to the reception device are used at the time of high-speed transmission of parallel data.
  • a technique for suppressing variation in transmission for each bit is disclosed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2006-5665
  • Patent Document 2 JP 2006-19790
  • Patent Document 3 International Publication No. 2004Z031926 Pamphlet
  • Patent Document 4 Japanese Unexamined Patent Publication No. 2006-50102
  • the transmission clock used for latching data at the first stage on the receiving side may be shifted by one cycle or more. Therefore, the legend There is no guarantee that the sending clock is sent at the same time as the data on the sending side.
  • the phase adjustment of the clock used to latch the data of each bit is performed separately for each bit of parallel data, there is no guarantee that the phase of each clock after phase adjustment is the same. For this reason, the problem is how to read the latched parallel data correctly.
  • an equalizer that stabilizes the waveform of the transmission clock during high-speed transmission may be installed in the transmission path.
  • the waveform at the start and stop of the clock is not guaranteed by the equalizer. If the clock step execution function is executed, the reliability of data transmission cannot be guaranteed.
  • the present invention has been made in view of the above-described problems, and a problem to be solved is to improve the reliability of the clock step execution function in data transmission.
  • a data receiving apparatus delays a storage destination instruction means for sequentially switching and instructing a storage destination for storing data transmitted from a transmission source, and a stop signal indicating an operation stop.
  • Delaying means for causing the storage destination instruction means to stop switching the storage destination instruction when receiving the stop signal delayed by the delaying means.
  • the delay time for the delay means to delay the stop signal is from when the data is transmitted from the transmission source until it is stored in the storage destination. It may be the time required for.
  • the delay time when delaying the stop signal can be the shortest that can prevent loss of transmission data.
  • the counting operation is performed in synchronization with the counter which the transmission source has and which determines the timing at which the transmission source sends out the data having a specific pattern.
  • the delay time is set by counting the synchronization counter when the data having the specific pattern transmitted from the transmission source is stored in the storage destination. May be configured to be based on value.
  • the delay time when delaying the stop signal can be the shortest that can prevent loss of transmission data.
  • the storage destination instruction unit switches the instruction at a timing based on the clock transmitted from the transmission source power, and the delay unit delays the instruction.
  • the change timing of the stop signal may be synchronized with a clock sent from the transmission source.
  • the delay means may be configured as a ring buffer, for example.
  • the data transmitted by the transmission source can be reliably stored in the storage destination and the force storage destination instruction means can be stopped.
  • one of the storage destinations that is the reading source from which the data is read is switched and instructed in the same order as the switching of the instruction by the storage destination instructing means.
  • the read storage destination instruction means may be configured to switch the instruction at the timing of the count operation by the synchronous counter.
  • a delay is caused when the clock transmitted from the transmission source is delayed after being synchronized with the data at the transmission source.
  • the phase adjustment means further controls the amount of extension based on the data and adjusts the phase shift between the clock and the data. Configure so that the phase shift is adjusted based on data that is a specific pattern sent from the transmission source during the period when the storage destination switching instruction is stopped.
  • the phase adjustment can be performed within the operation stop period of the storage destination instruction means, so that the failure of data transmission when the operation is resumed thereafter is prevented.
  • bit string data of a specific pattern sent from the transmission source, the bit string data stored in each of the storage destinations is read for each bit, and the bit string is read. It may further comprise a checking means for checking the validity of the data, and the word length of the bit string data may be configured to be at least twice the number of types of instructions by the storage destination instruction means.
  • the word length of the bit string data is twice the number of types of instructions given by the storage location instruction means, and each bit of the first half and each bit of the second half of the bit string data is a value. May be configured to have an inverted relationship.
  • the checking means generates the bit string data by delaying a time estimated from the time when the bit string data is transmitted from the transmission source until the checking is performed by the checking means.
  • Pattern data expected value generating means for determining whether or not the bit string data sent from the transmission source matches the bit string data of a specific pattern generated by the pattern data expected value generating means And a determination means.
  • the pattern data expected value generation means performs a counting operation in synchronization with the counter that is a counter of the transmission source and determines the timing at which the transmission source sends out data having a specific pattern. You may comprise so that it may have the synchronous counter which performs.
  • this synchronization counter can be used to delay the generated bit string data by the estimated time described above.
  • a data transmitting apparatus when receiving a stop signal indicating stop of operation, stops the output of the transmission target data to the data transmission path, and outputs the stop signal. And switching means for outputting data of a specific pattern to the data transmission line instead of the data to be transmitted when received, and this feature solves the problems described above.
  • the transmission path inspection using the data of the specific pattern can be adjusted at the destination of the transmission target data within the period when the main power of the transmission target data is stopped.
  • the failure of data transmission when the operation is resumed thereafter is prevented.
  • FIG. 1 is a diagram showing a configuration example of a data transmission system adopting a source synchronous method.
  • FIG. 2 is a diagram showing a time chart example of each part in the transmission system shown in FIG. 1.
  • FIG. 3A is a diagram showing a case where variation in delay amount between bits in data transmission is allowable.
  • FIG. 3B is a diagram showing a case where variation in delay amount between bits in data transmission cannot be tolerated.
  • FIG. 4 is a diagram showing a configuration of a data transmission system for implementing the present invention.
  • 5 is a diagram showing details of the configuration of the transmitting-side LSI in FIG.
  • FIG. 6 is a diagram showing details of the configuration of the receiving-side LSI in FIG. 4.
  • FIG. 7 is a diagram illustrating details of a configuration of a transmission check unit in FIG.
  • FIG. 8 is a diagram showing a state in which parallel data is transmitted and received in parallel between LSI-A and LSI-B.
  • FIG. 9 is a diagram showing a processing procedure of tuning processing.
  • FIG. 10 is a diagram showing how pattern data is exchanged by executing tuning processing between LSI-A and LSI-B.
  • FIG. 11 is a diagram showing a processing procedure for pointer reset processing.
  • FIG. 12 is a diagram showing how pattern data is exchanged by executing pointer reset processing between LSI-A and LSI-B.
  • FIG. 13 is a diagram (part 1) illustrating an example of a time chart of reset timing of each pointer generation unit.
  • FIG. 14 is a diagram (part 2) illustrating an example of a time chart of reset timing of each pointer generation unit.
  • FIG. 15 is a diagram showing a processing procedure for transmission check processing.
  • FIG. 16 is a diagram showing how pattern data is exchanged by executing transmission check processing between LSI-A and LSI-B.
  • FIG. 17 is a diagram showing an example of the start timing of the count operation of each synchronization counter.
  • FIG. 18 is a diagram (part 1) showing an example of a time chart at the time of a clock step execution function.
  • FIG. 19 is a second diagram showing an example of a time chart when the clock step execution function is used.
  • FIG. 4 shows the configuration of a data transmission system that implements the present invention.
  • the same components as those in FIG. 1 are denoted by the same reference numerals.
  • the internal clock (CLK) of the transmission-side LSI 100 is transmitted to the reception-side LSI 200 by the IO buffer 102 after passing through the clock buffer 101.
  • the internal clock of the transmitting-side LSI 100 is also input to the clock chippers 111, 121, and 122.
  • the output signal of the clock chopper 111 is input to each clock terminal of the D latch 112—1,..., 112—m, and the output signal of the clock chopper 121 is 113—1,. Input to each clock terminal of m.
  • the output signal of the clock chipper 122 is input to each clock terminal of the pattern generation circuit 123 and the synchronization (SYNC) counter 124.
  • transmission data which is m-bit parallel data is manually supplied for each bit.
  • Each output of the D latch 112-1,... 112-m is input to the D latch 113-1,... 113-m via the selector 125-1,. Therefore, when the selector 125—1,... ⁇ 125—m is selected and the output of the D latch 112—1,... ⁇ 112—m is selected, the D latch 113—1,. — M until ⁇ , D Latch 112—1,..., 112—m Transmission data one cycle before the internal clock is latched. Transmission data output from the D latches 113-1,..., 113-m is transmitted to the receiving-side LSI 200 by the IO buffers 114-1,.
  • a gate (Gated) stop signal is input to the clock chipper 111.
  • the gate stop signal is a signal for instructing to stop the operation of the entire system shown in FIG.
  • the clock chopper 111 sets the gate stop signal to the H level signal
  • the clock chopper 111 stops the chopper signal and continuously outputs the H level signal.
  • the gate stop signal is not input to the clock buffer 101 in the configuration of FIG. Therefore, the clock buffer 101 continuously transmits the internal clock of the transmission-side LSI 100 to the reception-side LSI 200 via the IO buffer 102 regardless of the gate stop signal.
  • the game The stop signal is also not input to the clock chipper 121.
  • the D latch 113-1,..., 113-m continues the transmission data to the receiving-side LSI 200 via the IO buffer 114-1, 114-m, regardless of the gate stop signal. Then send.
  • the gate stop signal since the gate stop signal is not input to the clock chopper 122, the gate stop signal does not affect the operation of the synchronous (S YNC) counter 124.
  • the pattern generation circuit 123 generates several types of pattern data, which are bit strings of a predetermined pattern, and outputs them in synchronization with a chopper signal sent from the clock chopper 122.
  • the output of the pattern generation circuit 123 is input to the D latches 113-1,... 113-m via selectors 125-1,. Therefore, when the output of the pattern generation circuit 123 is selected by the selectors 125-1,..., 125-m, the D latch 113-1,. Pattern data output from 123 S Latched. Details of the pattern data will be described later.
  • the synchronization (SYNC) counter 124 is an increment counter that counts the chopper signal output from the clock chopper 122.
  • the synchronization counter 124 is operated by synchronizing the cyclic period with the synchronization counter 242 provided in the receiving-side LSI 200. This synchronization operation is realized by using a common reference signal in the transmitting side L SIIOO and the receiving side LSI 200. This reference signal is generated externally.
  • the non-turn generation circuit 123 starts outputting pattern data at the timing when the synchronization counter 124 reaches a predetermined count value.
  • the receiving side LSI 200 it is received by the transmission clock 0 buffer 201 sent from the IO buffer 102 of the sending side LSI 100, and sent to the DLLs 232-1 through 232-m via the selector 231. Accordingly, when the output of the IO buffer 201 is selected by the selector 231, the transmission clock is input to the DLL232-1,. By switching the selector 231, the internal clock of the receiving JLSI 200 can also be increased by DLL232-1,.
  • the transmission data sent from the IO buffer 114-1 of the sending LSI100 114-1, ..., 114-m is received by the IO buffer 211-1, ... 211-m and D Latches 212—1,... 21 2—m will be sent to humans, DLL232—1,... 232—m will also be sent.
  • DLL (Delay Locked Loop) 232-1,... 232-m delays the transmission clock sent from the IO buffer 102. The amount of delay at this time is represented by the IO buffer 211 1, ⁇ Controls based on the detection result of the correlation between the transmission data sent from 211—m and the delayed transmission clock, thereby adjusting the phase shift between the transmission data and the transmission clock.
  • the transmission clock output from DLL232-1, 1, 232-m is input to the clock chino 233-1, 233-m.
  • D-latch 212—1,..., 212-m is the transmission data when the clock signal from clock chino 233—1,. Is output.
  • the transmission data output from the D latch 212-1,..., 212-m is sent to the FIFO circuit 213-1,.
  • FIFO circuit 213-1, ..., 213-mi, write pointer generation ⁇ ⁇ ⁇ ⁇ 234-1, ..., 234-m and the read pointer generation unit 222 create a ring buffer.
  • This ring buffer transfers the transmission data from the transmission clock whose phase is adjusted for each parallel bit of the transmission data by DLL232-1, ..., 232-m, to the internal clock of the receiving LSI 200 Used for! RU
  • this ring buffer is referred to as a “data ring buffer”.
  • the write pointer generation unit 234-1,..., 234-m generates a write pointer that indicates one of the plurality of buffers of the FIFO circuits 213-1,.
  • the pointer is switched to point to the other sequentially according to the timing of the chopper signal from the clock chopper 233-1, ..., 233-m.
  • the read pointer generation unit 204 generates a read pointer indicating one of a plurality of buffers included in the FIFO circuits 213-1,... 213-m, and the read pointer is used as a clock chipper.
  • switching is performed so that the other signals are sequentially indicated. Note that the switching order at this time is the same as the switching order of the write pointer generators 234-1,.
  • the transmission data output from the D-latch 212-1, ..., 212-m force is the write pointer generator 234-1, among the multiple noters of the FIFO circuit 213-1, ... 213-m, ... ⁇ 234 -M is stored in the one pointed to by the write pointer generated and read from the one pointed to by the read pointer generated by the read pointer generator 222.
  • the transmission data is transferred to the internal clock power of the transmitting-side LSI 100 to the internal clock of the receiving-side LSI 200.
  • the FIFO circuit 213-1,... 213-m is one of the pattern data generated by the pattern generation unit 123 of the transmission-side LSI 100 and sent to the reception-side LSI 200. There is a circuit that detects the reception of the reset pattern.
  • Write pointer generator 2 34—1,..., 234—mi or FIFO circuit 213—1,. Initialize (reset).
  • the transmission data output from the FIFO circuit 213—1,..., 213—m is latched by the D latch 214—1,. In response to the output latch signal, it is sent to the receiving LSI 200.
  • the same gate stop signal as that in the transmission-side LSI 100 is also input to the clock chipper 221 in the reception-side LSI 200.
  • the clock chipper 221 stops the chopper signal and continuously outputs the H level signal.
  • the receiving-side LSI 200 includes a clock chipper 241, a synchronization (SYNC) counter 242, a clock step ring buffer 243, and a transfer check unit 244.
  • the clock chipper 241 receives an internal clock of the receiving-side LSI 200.
  • the synchronization (SYNC) counter 242 is an increment counter that counts the chopper signal output from the clock chopper 241. As described above, the synchronization counter 242 operates by synchronizing the cyclic period with the synchronization counter 124 included in the transmission side L SI 100.
  • the read pointer generation unit 222 initializes (resets) the read pointer to be generated when the synchronization counter 242 reaches a predetermined count value.
  • the clock step ring buffer 243 is for delaying the gate stop signal in accordance with the amount of delay generated during data transmission from the transmission-side LSI 100 to the reception-side LSI 200.
  • the gate stop signal delayed by the clock step ring buffer 243 is generated by the write pointer generators 234-1,... 234-m and the FIFO circuit 213-1,. In response to the gate stop signal, switching of the write pointer and writing of the transmission data to each buffer of the FIFO circuit 213-1,..., 213-m are stopped.
  • the transmission check unit 244 checks the reception result of the check pattern, which is one of the pattern data generated by the pattern generation unit 123 of the transmission-side LSI 100 and sent to the reception-side LSI 200, and receives the check pattern. Check the validity of the check pattern.
  • FIG. 5 shows details of the configuration of the transmitting-side LSI 100 in FIG. Among the components shown in Fig. 4, D-latch 112-1, ..., 112-m, selectors 125-1, ... ⁇ 125-m, D-latch 113-1, ... ⁇ 113-m, Since the configuration is the same for the I / O notifier 114 1,..., 114 m, in FIG. 5, for the sake of simplicity, the D latch 112-1, selector 125-1, and D latch 113-1 are respectively shown. It represents only. In the following description, the description will be given according to the configuration shown in FIG.
  • a gate stop signal is input to the D latch 131, and a chopper signal sent from the clock chopper 122 is input to the clock terminal of the D latch 131. .
  • the output of the D latch 131 is sent to the pattern generation circuit 123 and the selector 125-1. Accordingly, the generation of pattern data in the pattern generation circuit 123 and the transmission of data from the selector 125-1 to the D latch 113-1 can be stopped in accordance with the gate stop signal.
  • the use of the D latch 131 will be described later.
  • FIGS. 6 and 7 show details of the configuration of the receiving-side LSI 200 in FIG.
  • FIG. 6 shows details of the configuration of the receiving-side LSI 200 excluding the transmission check unit 244
  • FIG. 7 shows details of the configuration of the transmission check unit 244.
  • FIG. 6 will be described. Of the components shown in Fig. 4, DLL232-1, ⁇ 232 m, Ku Pocchono 233 1, ⁇ 233 m, IO nofa 211 1, ⁇ 211 211-m, D latch 212—1,... ⁇ 212—m, FIFO circuit 213—1,... ⁇ 213—m, right pointer generator 234—1,..., 234—m, and D latch 214—1,. 214-m have the same configuration. Therefore, in FIG. 6, for the sake of simplicity, DLL232-1 and Only the P-Cockno 233 1, IO-offset: T211 1, D-latch 212 1, Time 213 1, Write pointer generator 234-1 and D-latch 214-1 are shown. In the following description, the description will be given according to the configuration shown in FIG.
  • the clock step ring buffer 243 includes a clock chipper 251, a D latch 252, a FIFO circuit 253, a clock step write pointer generator 254, and a clock step read pointer generator 255. .
  • the clock chipper 251 receives the internal clock of the receiving-side LSI 200.
  • a gate stop signal is input to the D latch 252.
  • the D latch 252 When the chopper signal from the clock terminal chopper 251 is input, the D latch 252 outputs a gate stop signal and inputs it to the FIFO circuit 253.
  • the clock step write pointer generation unit 254 generates a write pointer indicating one of the plurality of buffers of the FIFO circuit 253, and uses this write pointer according to the timing of the chopper signal from the clock chopper 251. Sequentially switch to point to others.
  • the clock step read pointer generation unit 255 generates a read pointer indicating any one of the plurality of buffers of the FIFO circuit 253, and the read pointer is output from the clock chipper 233-1. Switch sequentially to point to the other according to the timing of the signal. The switching order at this time is the same as the switching order of the clock step write pointer generator 254.
  • the gate stop signal delayed by the clock step ring buffer 243 has a signal change timing synchronized with the transmission clock.
  • the clock step write pointer generation unit 254 initializes (resets) the generated write pointer at the same timing as the initialization of the read pointer generation unit 222.
  • the clock step read pointer generator 255 initializes (resets) the read pointer to be generated at the same timing as the initialization of the write pointer generator 234-1. By doing so, a delay amount equivalent to that generated by data transmission from the transmitting-side LSI 100 to the receiving-side LSI 200 can be given to the gate stop signal.
  • the ring bar constituted by the FIFO circuits 213-1,.
  • the buffer is referred to as a “data ring buffer”, and the write pointer generators 234-1,..., 234-m are referred to as “data write pointer generators 234-1,..., 234-m”.
  • the read pointer generator 222 is referred to as a “data read pointer generator 222”.
  • clock step ring buffer 243 and the data ring buffer are composed of the same number of notches.
  • the reset pattern detection unit 256-1 in the FIFO circuit 213-1 in FIG. 6 will be described.
  • the FIFO circuits 213-1,..., 213-m all have the same internal configuration.
  • D latch 257-0, 257-1, "257- ⁇ , FIFO circuit 213-1 buffer! (N + 1) buffers with power. Reset with FIFO circuit 213-1
  • selector 258—1,... ⁇ 258—n switching force is applied, and D latches 257—0, 257—1, ⁇ 2 57— ⁇ are connected in cascade ( ⁇ + 1 A bit shift register is configured.
  • the power of each bit in the shift register matches the preset reset pattern.
  • Perform detection Here, when a coincidence between the two is detected, a detection signal is output.
  • the data write pointer generator 234-1 and the clock step read pointer generator 255 are initialized in response to the detection signal.
  • an ExOR circuit 271 an AND circuit 274, and a flag circuit 277 are provided for each of the D latches 214-1,.
  • the check pattern sent from the transmitting-side LSI 100 to the receiving-side LSI 200 is transmitted from any of the D latches 214-1, 1, ..., 214-m shown in FIG. Is input. This check pattern is input to the shift register 261 and one input of the ExOR (eternally 'or') circuit 271.
  • the check pattern detection circuit 262 detects coincidence between the output of each bit (that is, the check pattern) in the shift register 261 and a predetermined check pattern. Here, when a coincidence between the two is detected, a detection signal is output.
  • the flag circuit 263 receives the detection signal from the check pattern detection circuit 262, the flag circuit 263 sets the flag CHK-VAL.
  • the transmission check counter 264 is a counter that measures the elapsed time since the flag CHK-VAL is set, and outputs an end signal when a predetermined time k has elapsed. Upon receiving this end signal, the flag circuit 265 sets the flag COMPLETE and displays the end of the check pattern inspection.
  • the OR circuit 266 notifies the flag circuit 263 of the completion of the check pattern check and resets the flag CHK-VAL.
  • the synchronization counter 272 is a counter that operates in synchronization with the synchronization counter 124 of the transmission-side LSI 100 and the cyclic period.
  • the check pattern expected value generation circuit 273 generates a check pattern and a delay amount logically generated during transmission of the check pattern from the pattern generation circuit 123 of the transmission-side LSI 100 until the force is also input to the ExOR circuit 271. Output what is given to the check pattern that generated the same amount of delay (this is called the “check pattern expected value”). Note that the delay amount at this time is given based on the synchronization counter 272.
  • the check pattern expected value output from the check pattern expected value generation circuit 272 is input to the other input of the ExOR circuit 271. Therefore, the ExOR circuit 271 detects a mismatch between the check pattern and the check pattern expected value.
  • the AND circuit 274 extracts the result of detection by the ExOR circuit 271 as valid within the period during which the flag CHK-VAL is set, that is, during the period during which the check pattern inspection is being performed. This extraction result is the check pattern inspection result, and a mismatch between the expected check pattern value and the transmitted check pattern means that a transmission error has occurred.
  • the OR circuit 275 is used when one of the transmission errors is detected in the above-described check pattern inspection performed on the data transmission path passing through each of the D latches 214-1,..., 214-m. Outputs a detection signal.
  • the flag circuit 276 receives the detection signal from the OR circuit 275, the flag circuit 276 sets the flag ERROR and displays error detection.
  • the flag circuit 277 provided for each transmission path described above displays a flag in accordance with the output of the AND circuit 274, and the check pattern in which an error is detected indicates the data transmission described above. Indicates which of the roads was used for sending.
  • the count cycle of the synchronous counters 124, 242, and 272 is twice the number of buffer stages included in the clock step ring buffer 243 and the data ring buffer.
  • This initialization sequence is performed by sequentially executing three processes: a tuning process, a pointer reset process, and a transmission check process.
  • the tuning process is to adjust the delay amount of the transmission clock by DLL232-1, ..., 232-m.
  • the pointer reset processing includes a clock step write pointer generator 254, a clock step read pointer generator 255, a data write pointer generator 234-1, ... 234-m, and a data read pointer generator 222.
  • the transmission check process is an inspection of data transmission from the transmitting-side LSI 100 to the receiving-side LSI 200.
  • both LSI-A300 and LSI-B400 have both the configuration of the transmission-side LSI 100 and the configuration of the reception-side LSI 200 shown in FIG.
  • Figure 9 shows a flowchart of the tuning process.
  • Figure 10 shows how pattern data is exchanged by executing tuning processing between 1 ⁇ 1-8300 and 1 ⁇ 1-6400.
  • an instruction to start tuning processing is given to the LSI-A300 from an external control device.
  • the LSI—A300 performs processing for acquiring this start instruction.
  • the LSI-A300 Upon acquiring this start instruction, the LSI-A300 causes the pattern generation circuit 123 to generate a tuning pattern, which is one of the predetermined pattern data, in S302, and the selector 125-1,.
  • the process of sending 125-m to the LSI-B400 is started.
  • the tuning pattern sent from LSI-B400 is received and applied to DLL232-1,..., 232-m, and the detection result of the phase relationship between this tuning pattern and the delayed transmission clock Based on! /,
  • the processing for controlling the amount of delay applied to the transmission clock (calibration processing) is performed in parallel with the processing of S302.
  • an instruction to start the tuning process is also given to the LSI 400 from an external control device.
  • the LSI B400 performs processing for acquiring this start instruction.
  • this start instruction is acquired, in S402, the process of sending the tuning pattern to the LSI-A300 is started as in S302.
  • the same calibration process as in S303 based on the tuning pattern sent from the LSI-A300 is performed in parallel with the process in S402.
  • the processing power S302 and S303 is continued until a predetermined time (a time sufficient for completion of the calibration processing) elapses in S304.
  • a predetermined time a time sufficient for completion of the calibration processing
  • the tuning pattern sending process and the calibration process are terminated and the tuning process is terminated.
  • the processing of S402 and S403 is continued until a predetermined time (a time sufficient for completion of the calibration processing) elapses in S404.
  • the tuning pattern sending process and the calibration process are terminated and the tuning process is terminated.
  • Figure 11 shows a flowchart of the pointer reset process.
  • Figure 12 shows how pattern data is exchanged by executing pointer reset processing between LSI-A300 and LSI-B400.
  • an external control device instructs the LSI-A300 to start pointer reset processing. Is done.
  • the LSI—A300 performs processing for acquiring this start instruction.
  • the LSI-A300 Upon acquiring this start instruction, the LSI-A300 causes the pattern generation circuit 123 to generate a reset pattern, which is one of the predetermined pattern data, in S312 and the selectors 125-1,. 125-m is switched and the process of sending the reset pattern to LSI-B400 is started. Further, in S313, the processing is performed in parallel with the processing of the processing power S312 for operating the reset pattern detection unit 256-1, which each of the FIFO circuits 213-1, ..., 213-m has. When operating the reset pattern detector 256-1, switch the selectors 258-1, 258, ⁇ and D latches 257-0, 257-1, 1, '2 57- eta. The processing that constitutes the shift register is also performed.
  • reset initialization of the RD-PT-A and WT-PT-B, which are pointer generation units that switch the generation pointer according to the internal clock of the LSI——300, is performed once in the cycle of the synchronous counter 242.
  • the processing performed according to the timing is performed.
  • a process is performed to determine whether or not the reset pattern detection unit 256-1 has detected a reset pattern from the LSI B400.
  • the process returns to S314 and the reset of RD-PT-A and WT-PT-B based on the synchronous counter 242 is executed again.
  • the LSI—A300 clock step ring buffer 243 detects the reset pattern from the LSI—A300 reset pattern detection unit 256-1 after the LSI—B400 pattern generation circuit 123 generates the reset pattern.
  • the gate stop signal is delayed only by the time corresponding to the time until it is done. Since this delayed gate stop signal is used to stop the operation of the data ring buffer in the clock step execution function, the transmission data from the LSI-B400 to the LSI-A300 is lost according to this embodiment. Thus, the data can be reliably stored in the data ring buffer.
  • LSI-B400 the same processing as in LSI-A300 described above is performed. That is, first, when an instruction for starting a pointer reset process is given to the LSI-B400 from an external control device, the LSI-B400 performs a process of acquiring the start instruction in S411.
  • the LSI-B400 Upon acquiring this start instruction, the LSI-B400 starts the process of generating the reset pattern by the pattern generation circuit 123 and sending it to the LSI-A300 in S412. In addition, the processing of operating the reset pattern detection unit 256-1 with the FIFO circuit 213-1, ... Done in parallel.
  • subsequent S 414 processing for resetting RD-PT-A and WT-PT-B according to the timing of one cycle of the synchronization counter 242 is performed.
  • S415 a process is performed to determine whether or not the reset pattern detector 256-1 has detected a reset pattern from the LSI-A300.
  • the process is returned to S414, and reset of RD-PT-A and WT-PT-B based on the synchronization counter 242 is executed again.
  • a and RD-PT-B are reset (initialized).
  • the LSI-B400 clock step ring buffer 243 is used until the reset pattern is detected by the LSI-B400 reset pattern detection unit 256-1 after the LSI-A300 pattern generation circuit 123 generates the reset pattern.
  • the gate stop signal is delayed only for the time corresponding to the time. Since this delayed gate stop signal is used to stop the operation of the data ring buffer in the clock step execution function, the transmission data from the LSI-A300 to the LSI-B400 is lost according to this embodiment. Thus, the data can be reliably stored in the data ring buffer.
  • FIG. 13 and FIG. 14 show time chart examples of reset timing of each pointer generator.
  • the correspondence between the charts shown in FIGS. 13 and 14 and FIGS. 5 and 6 is indicated by parenthesized numbers (1) to (17).
  • the clock step ring buffer 243 and The data ring buffer is composed of 16 stages of buffers, so the count cycle of the synchronous counter is 32.
  • the bit length of the reset pattern generated by the pattern generation circuit 123 is 8 bits (RST0 to RST7).
  • FIG. 13 shows the reset timing of WT-PT-A and RD-PT-B and RD-PT-A.
  • Chart (1) represents the count periods of the synchronous counters 124, 242, and 272, and Chart (3) represents the output data of the selector 125-1.
  • Chart (4) shows the output data of the D latch 113-1 at the final stage of the transmitting LSI 100.
  • Chart (5) shows the internal clock of the transmitting-side LSI 100, and chart (2) shows the output signal of the clock chipper 121.
  • the pattern generation circuit 123 starts outputting the reset pattern when the count value of the synchronization counter 124 (chart (1)) is “1” (see chart (3)).
  • the first bit of this reset pattern is latched in D latch 113-1 at the timing when the count value of synchronous counter 124 is “2” (see chart (4)).
  • Chart (6) shows the output signal of the IO buffer 201
  • Chart (8) shows the output signal output from the clock chopper 233-1.
  • the force depicted as the phase relationship of these signals is reversed. This is based on the transmission data shown in the upper part of chart (8) by DLL232-1. This is because the clock phase is adjusted! Therefore, the waveform of the chart (8) is in phase with the output signal waveform (chart (2)) of the clock chip 121 in the transmission-side LSI 100.
  • Chart (7) shows the output of the buffer 211-1 of the receiving side LSI 200, which shows the transmission data from the transmitting side LSI 100 received by the receiving side LSI 200.
  • Chart (9) shows the output data of the D latch 212-1 at the first stage of the receiving-side LSI 200.
  • the chart (10) shows the detection signal output from the reset pattern detection unit 256-1, ie, That is, the reset signal common to WT-PT-A and RD-PT-B is shown.
  • Transmission data (chart (7)) sent from LSI 100 on the transmitting side is latched by D latch 212-1 (see chart (9)).
  • This D latch 212—1 outputs all the bit strings (RST0 to RST7) that are reset patterns, and constitutes a shift register.
  • D latches 257—0,... 257—n When stored in 7), the reset pattern detector 256-1 outputs an H level signal as the detection signal (see chart (10)). At this time, the count value of the synchronous counter 242 is “13” (see chart (1)).
  • Chart (11) shows a data write pointer output from WT-PT-A.
  • Chart (12) shows the data stored in the D latch 257-0.
  • the D latch 257-0 is indicated when the pointer is "0" among the D latches 257-0, ..., 257-n constituting the data ring buffer.
  • WT-PT-A is reset by the H level signal in chart (10), and then transitions to the H level signal force level signal. (See (11)).
  • This data is the first transmission data transmitted from the transmission-side LSI 100 after the selector 125-1 is switched after the pattern generation unit 123 transmits the reset pattern (see chart (2)).
  • This data is received by the receiving-side LSI 200, passes through the IO buffer 201 (see chart (7)), and is then stored in the D latch 212-1 (see chart (9)).
  • WT-PT-A immediately after reset outputs a pointer value “0”! / (See chart (11)), so this data “DTO” is stored in D latch 257-0. (Chart (see 12).
  • Chart (13) shows the reset signal of RD-PT-A.
  • Chart (14) shows the data read pointer output from RD-PT-A.
  • Chart (15) shows the data stored in the D latch 214-0.
  • the transmission stage LS 1100 is connected to the transmission stage LS 1100 from the final stage D latch 113-1 to the first stage D latch 214-1 operating with the internal clock of the reception side LSI 200. It is assumed that data is transferred in 7 cycles (7 ⁇ ) of the internal clock. Therefore, RD-P ⁇ — ⁇ uses the synchronous counter 242 and the reset pattern generated by the pattern generator 123. The output of the screen is reset 7 cycles after D-Latch 113-1 ends (see patterns (4) and (13)). Note that the count value of the synchronous counter 242 at this time is “16” after seven cycles of “9” (see chart (1)).
  • the middle and lower charts are shown in FIG.
  • the delay occurring on the transmission path of each bit is shown in the upper chart, and the case where it is different from that in the transmission path of the bit is shown.
  • the middle chart shows a case where the delay is shorter than the upper chart by a half clock of the transmission clock
  • the lower chart shows that the delay is a half clock of the transmission clock than the upper chart. Indicate the long case.
  • FIG. 14 shows the reset timing of WT-PT-B and RD-PT-A.
  • chart (16) shows the reset signal of WT-PT-B.
  • the chart (17) indicates the clock step write pointer output from the WT-PT-B.
  • WT-PT-B uses the synchronization counter 242 to reset 7 cycles (7 ⁇ ) before the internal clock of the LSI 100 on the transmission side with respect to the reset timing of RD-PT-A (pattern) (See (16) and (13)).
  • the count value of the synchronous counter 242 at this time is “9”, which is 7 cycles before “16” (see chart (1)).
  • the clock step ring buffer delays the gate stop signal by the time required for transmission data to be transmitted from the transmitting-side LSI 200 and stored in the FIF0213-1.
  • Figure 15 shows a flowchart of the transmission check process.
  • Figure 16 shows how pattern data is exchanged by performing transmission check processing between 1 ⁇ 1-8300 and 1 ⁇ 1 8400.
  • an instruction to start transmission check processing is issued from the external control device to the LSI-A300.
  • the LSI—A300 performs processing for acquiring this start instruction.
  • LSI-A300 Upon obtaining this start instruction, LSI-A300 causes the pattern generation circuit 123 to generate a check pattern, which is one of the predetermined pattern data, in S322, and selects the selector 125-1,. 125-m is switched and the process of sending the check pattern to LSI-B400 is started. In S323, the process for initializing and operating the transmission check unit 244 is performed in parallel with the process in S322.
  • the check pattern detection circuit 262 detects the check pattern sent from the LSI-B400. If a check pattern is detected, the process proceeds to S325.
  • S327 various flags set in the flag circuits 265, 276, and 277 are referred to by the external control device, and the transmission check ends. Thereafter, in S328, the transmission of the check pattern started in S322 is continued for a predetermined time, and then the transmission of the check pattern is terminated in S329 and the transmission check process is terminated.
  • an external control device instructs the LSI-B400 to start transmission check processing.
  • the LSI—B400 performs processing for acquiring this start instruction.
  • LSI-B400 starts the process of sending a check pattern to LSI-A300 in S422.
  • the transmission check unit 244 is initialized and operated in parallel with the processing of the processing power S422.
  • S425 a transmission check for comparing the detected check pattern with the check pattern expected value described above is started.
  • S426 a process of waiting for the elapse of a predetermined time is performed, and when the predetermined time elapses, the process proceeds to S427.
  • the external control device recognizes the result of the transmission check from various flags set in the flag circuits 265, 276, and 277. If the flag COMPLETE is set and the flag ERROR is set, and if the flag ERROR is set, the transmission check result is “good”. If the flag ERROR is set, the transmission check is performed. Results in "bad" The
  • the number of buffer stages constituting the data ring buffer (that is, the number of types of pointers generated by WT-PT-A) It is preferably at least twice. By doing so, the data is stored and read from / to any buffer a plurality of times, so that the reliability of the test for the buffer is improved.
  • the pattern length is twice the cycle of the ring buffer (the number of buffer stages), and when the pattern is divided into two, the second half is “0” or “1” in each bit of the first half. It will be the one that inverted the binary value of each!
  • the transmission check unit 244 can detect the circumferential shift of the data ring buffer. In addition, during the check, it is possible to perform a write inspection / read inspection of both values of data “0” and data “1” in all the buffers constituting the data ring buffer.
  • the check pattern may be a bit string common to the tuning pattern described above.
  • both the pointer reset process and the transmission check process described above are premised on the synchronization count performed by the synchronization counters 124, 242, and 272. If an externally generated reference signal can be simultaneously applied to each of the synchronization counters 124, 242, and 272 for this synchronization count, a synchronization operation is possible.
  • starting the counting operations of the synchronous counters 124, 242, and 272 simultaneously will affect the stability of the power supply. It can be considered. Therefore, as shown in FIG. 17, it is effective to reduce the influence on the stability of the power supply if the counting operations of the synchronous counters 124, 242 and 272 are started at different timings.
  • the start timing of each counter to an integer multiple of the counter's cyclic period (8 counts in the timing example of FIG. 17), the counter's cyclic period can be operated in synchronization.
  • FIGS. 18 and 19 show examples of time charts for the clock step execution function.
  • the correspondence between the charts shown in FIGS. 13 and 14 and FIGS. 5 and 6 is indicated by parenthesized numbers (1) to (17) and (21) to (26).
  • the chart (0) in FIG. 19 is not shown in either FIG. 5 or FIG.
  • This chart (0) shows the inversion signal of the internal clock (chart (5)) of the transmitting LSI 100, but is not referred to in the following description.
  • the clock step ring buffer 243 and the data ring buffer are composed of 16 stages of buffers, and therefore the count cycle of the synchronous counter is 32.
  • the bit length of the tuning pattern generated by the pattern generation circuit 123 is 16 bits (PTNO to PTN15).
  • FIG. 1 a chart (21) shows an output waveform of the clock chipper 111, and a chart (22) shows a gate stop signal.
  • Chart (23) shows the contents of stored data in each buffer constituting clock step ring buffer 243.
  • the gate stop signal transitions to the H level signal at the timing when WT-PT-B outputs the write pointer value “8” (see charts (22) and (17)). Therefore, in chart (23), according to the change of the write pointer value by WT-PT-B, [8], [9], ..., [15], [0], [1], ...
  • the stored data is shifted from L level to H level.
  • Chart (24) shows the clock step read pointer output from RD-PT-B
  • chart (25) shows the output signal of clock step ring buffer 243, that is, In other words, it is a delay gate stop signal that stops WT-PT-A.
  • the charts (24) and (25) each show three charts. As in FIG. 13, these show that the delay generated on the transmission path of each bit differs in parallel data transmission from the transmitting-side LSI 100 to the receiving-side LSI 200.
  • the upper chart is used as a reference
  • the middle chart transmits a delay that is half the transmission clock shorter than the upper chart
  • the lower chart transmits a delay than the upper chart.
  • Each case is shown as being half a clock long.
  • the H level signal that is the gate stop signal constitutes the clock step ring buffer 243, and the buffer power with the pointer value “8” among the buffers is sequentially stored. Yes. Therefore, the delay gate stop signal that stops WT-PT-A has a transition to the H level signal when the pointer value output from RD-PT-B is "8" (Chart (24) And (25)).
  • chart (26) is output data of D latch 112-1 of transmission side LSI 100 (input data to selector 125-1).
  • the chart (27) shows the contents of stored data in each buffer constituting the data ring buffer.
  • FIG. 19 three charts are shown in charts (7), (9), (11), (25), and (27), respectively. Similar to FIGS. 13 and 18, these show that the delay generated on the transmission path of each bit is different in the parallel data transmission from the transmission-side LSI 100 to the reception-side LSI 200.
  • This data “DT 7” is data that the D latch 112-1 keeps holding when the gate stop signal (chart (22)) transitions to the H level signal (see chart (26)).
  • the data “DT7” is transmitted to the receiving-side LSI (see chart (4)).
  • the D latch 113-1 sequentially outputs the tuning patterns PTNO to PTN15 following the output of the data “DT7”. This is because the D latch 131 in FIG. 5 delays the gate stop signal by one cycle, and then switches the selector 125-1 and activates the pattern generation circuit 123. In this way, by sending the tuning pattern during the period when the clock is stopped by the gate stop signal, the phase can be adjusted by the DLL2321 of the receiving side LSI 200 during the stop period of the clock. Data transmission failure when the clock is restarted is prevented.
  • the WT-PT-A continues to output the pointer value "8".
  • the bit string power of the tuning pattern and the pointer value power “7” stored in the buffer with V and the data “DT7” will not be erased ((7 in Chart (11) and Chart (27)). ]).
  • the transmission data that has already been transmitted from the transmitting-side LSI 100 to the receiving-side LSI 200 when the gate stop signal is issued is still latched by the D latch 113-1. Since everything is stored in the data ring buffer, even if the clock step execution function is used in the transmission system of FIG. —Transmission data from A300 to LSI—B400 is not lost.

Abstract

　データ伝送におけるクロックステップ実行機能の信頼性を向上させる。 　ライトポインタ生成部２３４－１、…、２３４－ｍは、ＦＩＦＯ回路２１３－１、２１３－ｍを構成している複数のバッファのうちから、送信側ＬＳＩ１００から送られてきたデータを格納する格納先とするものを順次切り替えて指示する。クロックステップ用リングバッファ２４３は、動作の停止を指示するゲートストップ信号を遅延させる。ライトポインタ生成部２３４－１、…、２３４－ｍは、クロックステップ用リングバッファ２４３で遅延させたゲートストップ信号を受け取ると格納先の指示の切り替えを停止させる。

Description

明 細 書
データ受信装置及びデータ送信装置
技術分野
[0001] 本発明は、データ伝送技術に関し、特に、データを高速に伝送する技術に関する。
背景技術
[0002] 従来の高速な LSI間データ伝送方式としてソースシンクロナス（Source Synchronous )方式が挙げられる。ソースシンクロナス方式は、データとクロックとを同時に送信側 L SIが送り出し、受信側 LSIでは受信クロックの位相を受信データに応じて遅らせて転 送データの読み取りに使用する方式である。
[0003] ところで、同一の基準クロックで動作する複数の LSIで構成される LSIシステムのデ バッグ手段として、クロックステップ実行機能がある。クロックステップ実行機能はクロ ックを 1サイクルずつ進めながら各部の状態遷移を確認すると 、う機能であり、システ ムの動作の詳細な調査を可能とする。クロックステップ実行機能をサポートするため には、 LSI間のデータ伝送にぉ 、てデータが失われな 、ようにする仕組みが必要と なる。
[0004] ソースシンクロナス方式を採用したデータ伝送システムの構成例を図 1に示す。
図 1において、送信側 LSI100の内部クロック（CLK)は、クロックバッファ 101を介 した後に、 IOバッファ 102により受信側 LSI200へ送信される。
[0005] 一方、送信側 LSI100の内部クロックは、クロックチヨッパ 111にも入力されている。
クロックチヨッパ 111は、通常は Hレベル (ノヽィレベル)信号を出力するが、内部クロッ クの片方のエッジ（例えば立下りエッジ）を検出するとチヨッパ信号 (Lレベル（ローレ ベル)の短時間信号)を出力する。このクロックチヨッパ 111の出力信号は、 Dラッチ 1 12— 1、…ゝ 112— m、 113— 1、…ゝ 113— mの各クロック端子に入力されている。
[0006] Dラッチ 112— 1、 · ··、 112— mには、 mビットのパラレルデータである伝送データが ビット毎に入力される。 Dラッチ 112— 1、 · ··、 112— mの出力は各々 Dラッチ 113— 1 、…ゝ 113— mに入力されている。従って、 Dラッチ 113— 1、…ゝ 113— mには、 Dラ ツチ 112— 1、 · ··、 112— mよりも内部クロック 1サイクル分前の伝送データがラッチさ れる。 Dラッチ 113— 1、 · ··、 113— mから出力される伝送データは IOバッファ 114— 1、 · ··、 114— mにより受信側 LSI200へ送信される。
[0007] なお、クロックバッファ 101及びクロックチヨッパ 111には、ゲート（Gated )ストップ信 号が入力されている。クロックバッファ 101は、ゲートストップ信号を Hレベル信号にす ると、クロックの出力を停止する。また、クロックチヨッパ 111は、ゲートストップ信号を H レベル信号にすると、チヨツバ信号を停止し Hレベル信号を継続して出力する。
[0008] 受信側 LSI200では、送信側 LSI100の IOバッファ 102から送られてきた伝送クロ ックが IOバッファ 201で受信され、位相調整部 202へと送られる。位相調整部 202は 、この伝送クロックを遅延させる。このときの遅延量は、送信側 LSI100と受信側 LSI2 00との間の配線、 LSI内部での配線、プロセスばらつき等に起因する遅延量を考慮 して設定されている。位相調整部 202から出力される伝送クロックは、クロックチヨッパ 203【こ人力されて!ヽる。
[0009] 一方、送信側 LSI100の IOバッファ 114— 1、 · ··、 114— mから送られてきた伝送 データは、受信側1^1200の10ノ ッファ211—1、…ゝ 211— mで受信されて Dラッチ 212—1、…ゝ 212— mへと人力される。 Dラッチ 212— 1、…ゝ 212— mは、各クロック 端子にクロックチヨッパ 203からのチヨッパ信号が入力されると、その伝送データを出 力する。
[0010] Dラッチ 212—1、 · ··、 212— mから出力される伝送データは、 FIFO回路 213— 1、 · ··、 213— mに送られる。 FIFO回路 213— 1、 · ··、 213— miま、ライトポインタ生成咅 204とリードポインタ生成部 222とで行われるポインタの生成によりリングバッファを構 成している。このリングバッファは、伝送クロック（すなわち送信側 LSI100の内部クロ ック)から受信側 LSI200の内部クロックへと伝送データを乗り換えさせるために使用 されている。
[0011] ライトポインタ生成部 204は、 FIFO回路 213— 1、 · ··、 213— mの有する複数のバ ッファのうちのいずれかを指し示すライトポインタを生成し、このライトポインタを、クロ ックチョッパ 203からのチヨッパ信号に基づ 、て順次他のものを指し示すように切り替 える。一方、リードポインタ生成部 222は、 FIFO回路 213— 1、…ゝ 213— mの有す る複数のバッファのうちのいずれかを指し示すリードポインタを生成し、このリードポィ ンタを、クロックチヨッパ 221から出力されるチヨッパ信号に基づいて順次他のものを 指し示すように切り替える。なお、クロックチヨッパ 221には受信側 LSI200の内部クロ ックが入力されている。
[0012] Dラッチ 212— 1、 · ··、 212— mから出力される伝送データは、 FIFO回路 213— 1、 · ··、 213— mの有する複数のバッファのうち、ライトポインタ生成部 204が生成するラ イトポインタで指し示されているものに書き込まれ、リードポインタ生成部 222が生成 するリードポインタで指し示されているものから読み出される。こうして、送信側 LSI10 0の内部クロック力 受信側 LSI200の内部クロックへの伝送データの乗り換えが行わ れる。
[0013] FIFO回路 213— 1、 · ··、 213— mより出力された伝送データは、 Dラッチ 214— 1、 · ··、 214— mでー且ラッチされた後、クロックチヨッパ 221からのチヨッパ信号に応じて 、受信側 LSI200の内部へと送られる。
[0014] なお、受信側 LSI200内のクロックチヨッパ 221にも、送信側 LSI100内におけるも のと同一のゲートストップ信号が入力されている。クロックチヨッパ 221は、ゲートストツ プ信号を Hレベル信号にすると、チヨツバ信号を停止し Hレベル信号を継続して出力 する。
[0015] この図 1に示した回路においてクロックステップ実行機能を実行した場合の動作を 説明する。
送信側 LSI100から送信された伝送データは、送信側 LSI100における最終段の Dラッチ 113— 1、 · ··、 113— mと同一サイクルの送信側内部クロックにおいて、受信 佃 JLSI200における初段の Dラッチ 212—1、…ゝ 212— mに取り込まれる。従って、 ゲートストップ信号を Hレベル信号にして伝送クロックを停止させても、送信側 LSI10 0から送信された伝送データは全て受信側 LSI200で受け取ることができる。また、送 信側 LSI100から送られてくる伝送クロックが受信側 LSI200での伝送データの受信 の完了と共に停止するので、それ以降はリングバッファ（FIFO回路 213— 1、 · ··、 21 3-m)に伝送データが上書きされてしまうことはない。
[0016] 図 2は、図 1に示した伝送システムにおける各部のタイムチャート例を示している。
図 2の各チャートと図 1との対応関係は、括弧付きの番号によって示されている。伹 し、図 2におけるチャート（0)は図 1には不図示である。これは、ゲートストップ信号を 無視したときの送信側 LSI100のクロックチヨッパ 111の出力波形を示して 、る。また 、図 2におけるチャート（11)は、リングバッファ 213— 1が有している複数（ここでは 16 個）のバッファ各々におけるデータの格納状況を示している。
[0017] 図 2において、実線の矢印は、ゲートストップ信号 (チャート（2)参照）による伝送ク ロックの停止（チャート (5)参照）力も遅れて、クロックチヨッパ 203からのチヨッパ信号 が停止することを示している（チャート（8)参照)。ここで、チャート（5)における伝送ク ロックの停止時刻とチャート（6)における伝送クロックの停止時刻との間には 2. 5サイ クル分の遅延が生じている。これは、本チャート例における送信側 LSI100から受信 側 LSI200へのクロック伝送の際の遅延量を示している。また、チャート（6)に示され て 、る伝送クロックとチャート（8)に示されて!/、るクロックチヨッパ 203からのチヨッパ信 号との間には 0. 5サイクル分の遅延が生じている。これは、本チャート例における位 相調整部 202での調整遅延量を示して 、る。
[0018] 図 2に示されている破線の矢印に注目する。チャート（2)に示されているゲートストツ プ信号により、送信側 LSI100の最終段の Dラッチ 113— 1は、チャート (4)に示され ているように、データ「DT7」を出力している状態で停止する。このデータ「DT7」は、 送信側 LSI100から受信側 LSI200へのデータ伝送において遅延する。しかし、図 1 の構成では、受信側 LSI200の初段の Dラッチ 212— 1を、送信側 LSI100から送ら れてくる伝送クロックに基づいて動作させているので、チャート（9)に示すように、この データ「DT7」を正しく受け取ることができる。更に、この構成では、ライトポインタ生成 部 204によるライトポインタの切り替えも、送信側 LSI100から送られてくる伝送クロッ クに基づいて動作させている。従って、 Dラッチ 212— 1から出力されるデータ「DT7 」を、チャート（11)に示すように、 FIFO回路 213— 1の適切なバッファに格納させる ことができる。
[0019] ところで、上述したようなソースシンクロナス方式では、パラレルデータを受信する際 に各ビットデータを同一の伝送クロックでラッチする。このため、図 3Aに示すように、 全てのビットに対してセットアップタイムやホールドタイムを確保するには、データ伝送 における各ビット間の遅延量のバラツキを伝送クロックの周期よりも十分小さくしなけ ればならない。この遅延量のバラツキが伝送クロックの周期に対して大きいと、図 3B に示すように、セットアップタイムやホールドタイムを確保できな 、ビットが生じてしまう 。つまり、ソースシンクロナス方式では、データ伝送の高スループット化に限界がある
[0020] このような問題を克服し、ビット間のディレイバラツキが伝送クロックの周期を超えて も、セットアップタイムやホールドタイムが確保される方式として、ビット毎にデータの エッジで伝送クロックの位相を調整するデータシンクロナス転送方式が提案されてい る。なお、この方式はデータのエッジで位相調整を行うため、送信側のクロックを使用 する代わりに、受信側のクロックを使用することも可能である。
[0021] 以上までに説明した技術に関し、例えば特許文献 1には、受信データ信号と遅延さ せた受信クロック信号との位相関係の検出結果に基づいて当該受信クロック信号の 遅延量を調整することで、両信号間のずれを改善する技術が開示されている。
[0022] また、例えば特許文献 2には、パラレルデータの高速伝送時にビット間に生じる位 相差をリングバッファで吸収する技術が開示されている。
この他、本発明に関係する技術として、例えば特許文献 3には、異なる周波数のク ロックを用いる装置間でのデータのシリアル伝送を可能とするために、基準クロックよ り生成した高周波クロックを各装置で用いると 、う技術が開示されて 、る。
[0023] また、例えば特許文献 4には、送信装置と受信装置とで共通の基準信号と、送信装 置力 受信装置へ伝送されるトレーニングパターンとを用いて、パラレルデータの高 速伝送時におけるビット毎の伝送のばらつきを抑える技術が開示されている。
特許文献 1：特開 2006 - 5665号公報
特許文献 2 :特開 2006— 19790号公報
特許文献 3：国際公開第 2004Z031926号パンフレット
特許文献 4：特開 2006 - 50102号公報
発明の開示
発明が解決しょうとする課題
[0024] 上述したデータシンクロナス方式では、受信側の初段でデータのラッチに使用する 伝送クロックが、 1サイクル以上ずれてしまっている可能性がある。そのため、その伝 送クロックが、送信側でデータと同時に送出されたものである保証はない。また、各ビ ットのデータのラッチに使用するクロックの位相調整はパラレルデータのビット毎に別 個に行われるため、位相調整後の各クロックの位相が同一である保証もない。このた め、ラッチしたパラレルデータをどのようにして正しく読み出すかが問題となる。
[0025] また、クロックステップ実行機能を適用してクロックのストップを行うと、ビット間の伝 送ばらつきにより、ノラレルデータのうち受信できたビットと受信できな力つたビットと が発生してしま 、、伝送途中のデータの正 、受信が保証できな 、。
[0026] 更に、高速伝送時における伝送クロックの波形を安定させるイコライザが伝送路中 に設置されている場合がある力 クロックのスタート時とストップ時における波形はィコ ライザでは保証されな 、ため、クロックステップ実行機能を実行するとデータ伝送の 確実性が保証できない。
[0027] 本発明は上述した問題に鑑みてなされたものであり、その解決しょうとする課題は、 データ伝送におけるクロックステップ実行機能の信頼性を向上させることである。 課題を解決するための手段
[0028] 本発明の態様のひとつであるデータ受信装置は、送信元力 送られてきたデータ を格納する格納先を順次切り替えて指示する格納先指示手段と、動作の停止を示す 停止信号を遅延させる遅延手段と、を有しており、前記格納先指示手段は、前記遅 延手段で遅延させた前記停止信号を受け取ると前記格納先の指示の切り替えを停 止する、ことを特徴とするものであり、この特徴によって前述した課題を解決する。
[0029] この構成によれば、停止信号が発生してから遅れて格納先指示手段の動作が停止 するので、停止信号の発生時には送信元力 既に送信されてしまっていたデータを 格納先に無事格納することができる。従って、クロックステップ実行機能の実行による 伝送データの消失が防止される。
[0030] なお、上述した本発明に係るデータ受信装置において、前記遅延手段が前記停止 信号を遅延させる遅延時間は、前記データが前記送信元から送信されてから前記格 納先に格納されるまでに要する時間であるとしてもよい。
[0031] この構成によれば、停止信号を遅延させるときの遅延時間を、伝送データの消失を 防止し得る最短のものとすることができる。 また、前述した本発明に係るデータ受信装置において、前記送信元が有している カウンタであって特定のパターンであるデータを当該送信元が送り出すタイミングを 決定する当該カウンタと同期してカウント動作を行う同期カウンタを更に有しており、 前記遅延時間の設定は、前記送信元から送信された前記特定のパターンであるデ ータの前記格納先への格納を終えたときにおける前記同期カウンタのカウント値を基 準にして行われるように構成してもよ 、。
[0032] この構成によれば、停止信号を遅延させるときの遅延時間を、伝送データの消失を 防止し得る最短のものとすることができる。
また、前述した本発明に係るデータ受信装置において、前記格納先指示手段は、 前記送信元力 送られてくるクロックに基づいたタイミングで前記指示の切り替えを行 い、前記遅延手段は、遅延させた前記停止信号の変化のタイミングを前記送信元か ら送られてくるクロックに同期させるように構成してもよ 、。
[0033] このために、前記遅延手段を、例えばリングバッファとして構成してもよい。
この構成によれば、送信元力ものデータ伝送における遅延量がばらついても、送信 元力 送信されていたデータを格納先に確実に格納して力 格納先指示手段を停 止させることができる。
[0034] なお、このとき、前記格納先のうちから前記データを読み出す読み出し元とするもの を、前記格納先指示手段による指示の切り替えと同一の順序で切り替えて指示する 読み出し格納先指示手段と、前記送信元が有しているカウンタであって前記データ を当該送信元が送り出すタイミングに応じてカウント動作を行う当該カウンタと同期し てカウント動作を行う同期カウンタと、を更に有しており、前記読み出し格納先指示手 段は、前記同期カウンタによるカウント動作のタイミングで前記指示の切り替えを行う ように構成してもよい。
[0035] この構成によれば、送信側と受信側とでデータ授受の動作が同期するので、送信 元からのデータ伝送により遅延量がばらついても、伝送データを確実に受け取ること ができる。
また、前述した本発明に係るデータ受信装置において、前記送信元において前記 データに同期させた上で当該送信元力 送られてくるクロックを遅延させるときの遅 延量を前記データに基づ 、て制御して、当該クロックと当該データとの位相のずれを 調整する位相調整手段を更に有しており、前記位相調整手段は、前記格納先指示 手段が前記格納先の切り替えの指示を停止している期間に前記送信元から送られ てきた特定のパターンであるデータに基づ 、て、前記位相のずれを調整するように 構成してちょい。
[0036] この構成によれば、格納先指示手段の動作停止期間内に位相調整が行えるので、 その後の動作再開時におけるデータ伝送の失敗が防止される。
また、前述した本発明に係るデータ受信装置において、前記送信元から送られてき た特定のパターンのビット列データであってビット毎に前記格納先の各々に格納され た当該ビット列データを読み出して当該ビット列データの妥当性の検査を行う検査手 段を更に有し、前記ビット列データの語長は前記格納先指示手段による指示の種類 の数の少なくとも 2倍であるように構成してもよ 、。
[0037] この構成によれば、いずれの格納先に対するデータの格納及び読み出しも複数回 行われるので、格納先に対する検査の信頼性が向上する。
なお、このとき、前記ビット列データの語長は前記格納先指示手段による指示の種 類の数の 2倍であり、当該ビット列データにおける前半分の各ビットと後半分の各ビッ トとは、値が反転した関係を有して 、るように構成してもよ 、。
[0038] この構成によれば、格納先に対するデータの格納と読み出しとの周回ずれの検出 が可能となる上に、全ての格納先に対して、 2値であるビットデータの両方の値の格 納及び読み出しの検査が行える。
[0039] また、このとき、前記検査手段は、前記ビット列データが前記送信元から送信されて から当該検査手段で前記検査がされるまでに要すると推定される時間だけ遅らせて 当該ビット列データを生成するパターンデータ期待値生成手段と、前記送信元から 送られてきたビット列データと、前記パターンデータ期待値生成手段によって生成さ れた特定のパターンのビット列データとがー致するか否かを判定する判定手段と、を 有するように構成してちょい。
[0040] この構成によれば、送信元から送られてきたビット列データの妥当性を検査すること ができる。 なお、このとき、パターンデータ期待値生成手段は、前記送信元が有しているカウ ンタであって特定のパターンであるデータを当該送信元が送り出すタイミングを決定 する当該カウンタと同期してカウント動作を行う同期カウンタを有しているように構成し てもよい。
[0041] この構成によれば、生成した当該ビット列データを上述の推定時間だけ遅らせるた めに、この同期カウンタを利用することができる。
なお、上述した本発明に係るデータ受信装置にお 、て実施されて 、るデータ受信 方法も、本発明に係るものである。
[0042] 本発明の別の態様のひとつであるデータ送信装置は、動作の停止を示す停止信 号を受け取ると送信対象データのデータ伝送路への出力を停止させる停止手段と、 前記停止信号を受け取ると特定のパターンのデータを前記送信対象データに代えて 前記データ伝送路へ出力する切り替え手段と、を有することを特徴とするものであり、 この特徴によって前述した課題を解決する。
[0043] この構成によれば、送信対象データの主力を停止している期間内に、特定パター ンのデータを利用した伝送路の検査'調整を送信対象データの受信先で行うことが できるので、その後の動作再開時におけるデータ伝送の失敗が防止される。
発明の効果
[0044] 本発明によれば、以上のようにすることにより、データ伝送におけるクロックステップ 実行機能の信頼性が向上するという効果を奏する。
図面の簡単な説明
[0045] [図 1]ソースシンクロナス方式を採用したデータ伝送システムの構成例を示す図であ る。
[図 2]図 1に示した伝送システムにおける各部のタイムチャート例を示す図である。
[図 3A]データ伝送における各ビット間の遅延量のバラツキが許容できる場合を示す 図である。
[図 3B]データ伝送における各ビット間の遅延量のバラツキが許容できない場合を示 す図である。
[図 4]本発明を実施するデータ伝送システムの構成を示す図である。 [図 5]図 4における送信側 LSIの構成の詳細を示す図である。
[図 6]図 4における受信側 LSIの構成の詳細を示す図である。
[図 7]図 4における伝送チェック部の構成の詳細を示す図である。
[図 8]LSI— Aと LSI— Bとの間でパラレルデータの送受信を並行して行う様子を示す 図である。
[図 9]チューニング処理の処理手順を示す図である。
[図 10]LSI— Aと LSI— Bとの間でのチューニング処理の実行によるパターンデータ の授受の様子を示す図である。
[図 11]ポインタリセット処理の処理手順を示す図である。
[図 12]LSI— Aと LSI— Bとの間でのポインタリセット処理の実行によるパターンデータ の授受の様子を示す図である。
[図 13]各ポインタ生成部のリセットタイミングのタイムチャート例を示した図（その 1)で ある。
[図 14]各ポインタ生成部のリセットタイミングのタイムチャート例を示した図（その 2)で ある。
[図 15]伝送チェック処理の処理手順を示す図である。
[図 16]LSI— Aと LSI— Bとの間での伝送チェック処理の実行によるパターンデータの 授受の様子を示す図である。
[図 17]各同期カウンタのカウント動作の開始タイミングの例を示す図である。
[図 18]クロックステップ実行機能時におけるタイムチャート例を示した図（その 1)であ る。
[図 19]クロックステップ実行機能時におけるタイムチャート例を示した図（その 2)であ る。
符号の説明
100 送信側 LSI
101 クロックノ ッファ
102、 114—1、 114— m、 201、 211— 1、 211— m IOノ ッファ
111、 121、 122、 203、 221、 233— 1、 233— m、 241、 251 クロックチヨッノ
112—1、 112— m、 113— 1、 113— m、 131、 212—1、 212— m、 214—1、 214— m、 252 257— 0、 257— 1、 257— n 。ラッチ
123 パターン生成回路
124、 242、 272 同期カウンタ
125— 1、 125— m、 231 セレクタ
200 送信側 LSI
202 位相調整部
204、 234— 1、 234— m ライ卜ポインタ生成部 213— 1、 213— m、 253 FIFO回路
222 リードポインタ生成部
232—1、 232— m DLL
244 伝送チ ック部
254 クロックステップ用ライトポインタ生成部
255 クロックステップ用リードポインタ生成部
256- 1 リセットパターン検出部
261 シフトレジスタ
262 チェックパターン検出回路
263、 265、 276、 277 フラグ回路
264 伝送チェックカウンタ
271 ExOR回路
273 チェックパターン期待値生成回路
274 AND回路
275 OR回路
300 LSI— A
400 LSI-B 発明を実施するための最良の形態
[0047] 以下、本発明の実施の形態を図面に基づいて説明する。
まず図 4について説明する。同図は本発明を実施するデータ伝送システムの構成 を示している。なお、同図において、図 1と同様の構成要素には同一の符号を付して いる。
[0048] 図 4において、送信側 LSI100の内部クロック（CLK)は、クロックバッファ 101を介 した後に、 IOバッファ 102により受信側 LSI200へ送信される。
一方、送信側 LSI100の内部クロックは、クロックチヨッパ 111、 121、及び 122にも 入力されている。クロックチヨッパ 111の出力信号は Dラッチ 112— 1、 · ··、 112— mの 各クロック端子に入力されており、クロックチヨツバ 121の出力信号は 113— 1、 · ··、 1 13— mの各クロック端子に入力されている。また、クロックチヨッパ 122の出力信号は パターン生成回路 123及び同期（SYNC)カウンタ 124の各クロック端子に入力され ている。
[0049] Dラッチ 112— 1、 · ··、 112— mには、 mビットのパラレルデータである伝送データが ビット毎に人力される。 Dラッチ 112— 1、…ゝ 112— mの各出力は、セレクタ 125— 1 、…ゝ 125— mを介して Dラッチ 113— 1、…ゝ 113— mに入力されている。従って、セ レクタ 125— 1、…ゝ 125— mで Dラッチ 112— 1、…ゝ 112— mの出力の選択力され て ヽる場合に【ま、 Dラッチ 113— 1、 · ··、 113— mで ίま、 Dラッチ 112—1、 · ··、 112— mよりも内部クロック 1サイクル分前の伝送データがラッチされる。 Dラッチ 113— 1、… 、 113— mから出力される伝送データは IOバッファ 114— 1、 · ··、 114 mにより受信 側 LSI200へ送信される。
[0050] なお、クロックチヨッパ 111にはゲート（Gated )ストップ信号が入力されている。ゲー トストップ信号は、図 4に示したシステム全体の動作の停止を指示する信号である。 クロックチヨッパ 111は、ゲートストップ信号を Hレベル信号にすると、チヨッパ信号を 停止し Hレベル信号を継続して出力する。但し、図 1の構成と異なり、図 4の構成では クロックバッファ 101にゲートストップ信号が入力されていない。従って、クロックバッフ ァ 101は、ゲートストップ信号とは無関係に、送信側 LSI100の内部クロックを、 IOバ ッファ 102を介して受信側 LSI200へ継続して送信する。また、図 4の構成では、ゲー トストップ信号はクロックチヨッパ 121にも入力されていない。従って、 Dラッチ 113— 1 、 · ··、 113— mは、ゲートストップ信号とは無関係に、伝送データを、 IOバッファ 114 —1、 · ··、 114— mを介して受信側 LSI200へ継続して送信する。また、ゲートストップ 信号はクロックチヨッパ 122にも入力されていないので、ゲートストップ信号は同期（S YNC)カウンタ 124の動作にも影響を及ぼすことはない。
[0051] パターン生成回路 123は、予め定められているパターンのビット列である数種類の パターンデータを生成し、クロックチヨッパ 122から送られてくるチヨッパ信号に同期さ せて出力する。パターン生成回路 123の出力は、セレクタ 125— 1、 · ··、 125— mを 介して Dラッチ 113— 1、…ゝ 113— mに入力されている。従って、セレクタ 125— 1、 · ··、 125— mでパターン生成回路 123の出力の選択がされている場合には、 Dラッチ 113— 1、 · ··、 113— mには、パターン生成回路 123から出力されるパターンデータ 力 Sラッチされる。なお、パターンデータの詳細は後述する。
[0052] 同期（SYNC)カウンタ 124はクロックチヨッパ 122から出力されるチヨッパ信号を計 数するインクリメントカウンタである。同期カウンタ 124は、受信側 LSI200が備えてい る同期カウンタ 242と巡回周期を同期させて動作させる。この同期動作は、送信側 L SIIOOと受信側 LSI200とで共通の基準信号を用いて実現させている。なお、この基 準信号は外部で生成する。
[0053] ノターン生成回路 123は、同期カウンタ 124が所定のカウント値となったタイミング でパターンデータの出力を開始する。
受信側 LSI200では、送信側 LSI100の IOバッファ 102から送られてきた伝送クロ ックカ 0バッファ 201で受信され、セレクタ 231を介して DLL232— 1、 · ··、 232— m へと送られる。従って、セレクタ 231で IOバッファ 201の出力の選択がされている場 合には、 DLL232— 1、 · ··、 232— mには伝送クロックが入力される。なお、セレクタ 2 31を切り替えることにより、受信佃 JLSI200の内咅クロックを DLL232—1、…ゝ 232 m〖こ人力させることもできる。
[0054] 一方、送信側 LSI100の IOバッファ 114—1、 · ··、 114— mから送られてきた伝送 データは、 IOノ ッファ 211— 1、 · ··、 211— mで受信されて Dラッチ 212— 1、 · ··、 21 2— mへと人力されると共〖こ、 DLL232— 1、…ゝ 232— m〖こも送られる。 [0055] DLL (Delay Locked Loop ) 232—1、…ゝ 232— mは、 IOバッファ 102から送られ てきた伝送クロックを遅延させるものであるが、このときの遅延量を、 IOバッファ 211 1、 · ··、 211— mから送られてくる伝送データと、遅延させた伝送クロックとの位相関 係の検出結果に基づいて制御することにより、伝送データと伝送クロックとの位相ず れを調整し改善する。 DLL232— 1、 · ··、 232— mから出力される伝送クロックは、ク ロックチヨッノ 233— 1、 · ··、 233— mに入力されている。
[0056] Dラッチ 212— 1、 · ··、 212— mは、各クロック端子にクロックチヨッノ 233— 1、 · ··、 2 33— mからのチヨッパ信号が入力されると、その伝送データを出力する。
Dラッチ 212— 1、 · ··、 212— m力ら出力される伝送データは、 FIFO回路 213— 1、 · ··、 213— mに送られる。 FIFO回路 213— 1、 · ··、 213— miま、ライトポインタ生成咅 234— 1、 · ··、 234— mとリードポインタ生成部 222とで行われるポインタの生成により リングバッファを構成している。このリングバッファは、 DLL232— 1、 · ··、 232— mに より伝送データのパラレルビット毎に位相の調整がされている伝送クロックから、受信 側 LSI200の内部クロックへと、伝送データを乗り換えさせるために使用されて！、る。 なお、以降の説明においては、このリングバッファを「データ用リングバッファ」と称す ることとする。
[0057] ライトポインタ生成部 234— 1、…ゝ 234— mは、 FIFO回路 213— 1、…ゝ 213— m の有する複数のバッファのうちの 、ずれかを指し示すライトポインタを生成し、このライ トポインタを、クロックチヨッパ 233— 1、 · ··、 233— mからのチヨッパ信号のタイミング に従って順次他のものを指し示すように切り替える。一方、リードポインタ生成部 204 は、 FIFO回路 213— 1、 · ··、 213— mの有する複数のバッファのうちのいずれかを指 し示すリードポインタを生成し、このリードポインタを、クロックチヨッパ 221から出力さ れるチヨッパ信号のタイミングに従って順次他のものを指し示すように切り替える。な お、このときの切り替え順は、ライトポインタ生成部 234— 1、 · ··、 234— mの切り替え 順と同一とする。
[0058] なお、クロックチヨッパ 221には、受信側 LSI200の内部クロックが入力されている。
Dラッチ 212— 1、 · ··、 212— m力ら出力される伝送データは、 FIFO回路 213— 1、 …ゝ 213— mの有する複数のノ ッファのうち、ライトポインタ生成部 234— 1、…ゝ 234 —mが生成するライトポインタで指し示されているものに格納され、リードポインタ生成 部 222が生成するリードポインタで指し示されているものより読み出される。こうして、 送信側 LSI100の内部クロック力 受信側 LSI200の内部クロックへと伝送データの 乗り換えが行われる。
[0059] なお、 FIFO回路 213— 1、 · ··、 213— mには、送信側 LSI100のパターン生成部 1 23で生成されて受信側 LSI200へと送られてくるパターンデータのうちのひとつであ る、リセットパターンの受信を検出する回路が備えられている。ライトポインタ生成部 2 34— 1、 · ··、 234— miま、 FIFO回路 213— 1、 · ··、 213— mでリセットノ《ターンの受 信が検出されると、生成するライトポインタを初期化 (リセット)する。
[0060] FIFO回路 213— 1、 · ··、 213— mより出力された伝送データは、 Dラッチ 214— 1、 · ··、 214— mでー且ラッチされた後、クロックチヨッパ 221から出力されるラッチ信号に 応じて、受信側 LSI200の内部へと送られる。
[0061] なお、受信側 LSI200内のクロックチヨッパ 221にも、送信側 LSI100内におけるも のと同一のゲートストップ信号が入力されている。クロックチヨッパ 221は、ゲートストツ プ信号を Hレベル信号にすると、チヨツバ信号を停止し Hレベル信号を継続して出力 する。
[0062] 受信側 LSI200には、この他に、クロックチヨッパ 241、同期（SYNC)カウンタ 242、 クロックステップ用リングバッファ 243、及び転送チヱック部 244が備えられている。
[0063] クロックチヨッパ 241には、受信側 LSI200の内部クロックが入力されている。
同期（SYNC)カウンタ 242は、クロックチヨッパ 241から出力されるチヨッパ信号を 計数するインクリメントカウンタである。前述したように、同期カウンタ 242は、送信側 L SI100が備えている同期カウンタ 124と巡回周期を同期させて動作させる。リードポ インタ生成部 222は、同期カウンタ 242が所定のカウント値となったときに、生成する リードポインタを初期化（リセット）する。
[0064] クロックステップ用リングバッファ 243は、送信側 LSI100から受信側 LSI200への データ伝送にぉ 、て生じる遅延量に対応させて、ゲートストップ信号を遅延させるた めのものである。クロックステップ用リングバッファ 243で遅延させたゲートストップ信 号は、ライトポインタ生成部 234— 1、…ゝ 234— m及び FIFO回路 213— 1、…ゝ 213 —mへと送られており、ライトポインタの切り替えと FIFO回路 213— 1、 · ··、 213— m の有する各バッファへの伝送テータの書き込みとをゲートストップ信号に応じて停止 させる。
[0065] 伝送チェック部 244は、送信側 LSI100のパターン生成部 123で生成されて受信 側 LSI200へと送られてくるパターンデータのうちのひとつである、チェックパターン の受信結果の検査を行い、受け取ったチェックパターンの妥当性を判定する。
[0066] 図 4のシステムは以上のように構成されて 、る。
次に図 5について説明する。同図は、図 4における送信側 LSI100の構成の詳細を 示している。なお、図 4に示した構成要素のうち、 Dラッチ 112— 1、 · ··、 112— m、セ レクタ 125— 1、…ゝ 125— m、 Dラッチ 113— 1、…ゝ 113— m、及び IOノッファ 114 1、 · ··、 114 mについては、構成が同一であるので、図 5においては、簡単のた め、それぞれ Dラッチ 112—1、セレクタ 125— 1、及び Dラッチ 113— 1のみを表して いる。なお、以下の説明においても、この図 5に示した構成に従って説明する。
[0067] 図 5に示した構成において、 Dラッチ 131にはゲートストップ信号が入力されており、 Dラッチ 131のクロック端子には、クロックチヨッパ 122から送られてくるチヨッパ信号が 入力されている。 Dラッチ 131の出力は、パターン生成回路 123及びセレクタ 125— 1へと送られている。従って、ゲートストップ信号に応じ、パターン生成回路 123での パターンデータの生成とセレクタ 125— 1から Dラッチ 113— 1へのデータの伝送とを 停止させることができる。この Dラッチ 131の用途については後述する。
[0068] 次に図 6及び図 7について説明する。これらの図は、図 4における受信側 LSI200 の構成の詳細を示している。ここで、図 6は、受信側 LSI200のうち伝送チェック部 24 4を除いた部分の構成の詳細を示しており、図 7は、伝送チェック部 244の構成の詳 細を示している。
[0069] まず、図 6について説明する。なお、図 4に示した構成要素のうち、 DLL232— 1、 · ··ゝ 232 m、ク Pックチョッノ 233 1、 · ··ゝ 233 m、 IOノ ッファ 211 1、 · ··ゝ 211 — m、 Dラッチ 212— 1、…ゝ 212— m、 FIFO回路 213— 1、…ゝ 213— m、ライトポィ ンタ生成部 234— 1、 · ··、 234— m、及び Dラッチ 214— 1、 · ··、 214— mについては 、構成が同一であるので、図 6においては、簡単のため、それぞれ DLL232—1、ク Pックチョッノ 233 1、 IOノ ッフ: T211 1、 Dラッチ 212 1、 回 213 1、 ライトポインタ生成部 234— 1、及び Dラッチ 214— 1のみを表している。なお、以下の 説明においても、この図 6に示した構成に従って説明する。
[0070] クロックステップ用リングバッファ 243は、クロックチヨッパ 251、 Dラッチ 252、 FIFO 回路 253、クロックステップ用ライトポインタ生成部 254、及びクロックステップ用リード ポインタ生成部 255を備えて構成されて 、る。
[0071] クロックチヨッパ 251には受信側 LSI200の内部クロックが入力されている。 Dラッチ 252にはゲートストップ信号が入力されている。 Dラッチ 252は、クロック端子〖こクロッ クチョッパ 251からのチヨッパ信号が入力されると、ゲートストップ信号を出力して FIF O回路 253へ入力する。
[0072] クロックステップ用ライトポインタ生成部 254は、 FIFO回路 253の有する複数のバッ ファのうちのいずれかを指し示すライトポインタを生成し、このライトポインタを、クロッ クチョッパ 251からのチヨッパ信号のタイミングに従って順次他のものを指し示すよう に切り替える。一方、クロックステップ用リードポインタ生成部 255は、 FIFO回路 253 の有する複数のバッファのうちの ヽずれかを指し示すリードポインタを生成し、このリ ードポインタを、クロックチヨッパ 233— 1から出力されるチヨッパ信号のタイミングに従 つて順次他のものを指し示すように切り替える。なお、このときの切り替え順は、クロッ クステップ用ライトポインタ生成部 254の切り替え順と同一とする。
[0073] このクロックステップ用リングバッファ 243によって遅延させるゲートストップ信号は、 信号変化のタイミングが伝送クロックに同期したものとなる。
なお、クロックステップ用ライトポインタ生成部 254は、生成するライトポインタを、リ ードポインタ生成部 222の初期化と同一のタイミングで初期化（リセット）する。また、ク ロックステップ用リードポインタ生成部 255は、生成するリードポインタを、ライトポイン タ生成部 234— 1の初期化と同一のタイミングで初期化（リセット)する。こうすることに より、送信側 LSI100から受信側 LSI200へのデータ伝送で生じるものに相当する遅 延量の遅延をゲートストップ信号に与えることができる。
[0074] なお、クロックステップ用リングバッファ 243との区別を容易なものとするため、以降 の説明においては、 FIFO回路 213— 1、 · ··、 213— mにより構成されているリングバ ッファを「データ用リングバッファ」と称することとし、ライトポインタ生成部 234— 1、… 、 234— mを「データ用ライトポインタ生成部 234— 1、 · ··、 234— m」と称することとし 、リードポインタ生成部 222を「データ用リードポインタ生成部 222」と称することとする
[0075] なお、クロックステップ用リングバッファ 243とデータ用リングバッファとは同一段数の ノ ッファより構成する。
次に、図 6の FIFO回路 213— 1内のリセットパターン検出部 256— 1について説明 する。なお、 FIFO回路 213— 1、 · ··、 213— mは、いずれも同様の内部構成を有して いる。
[0076] Dラッチ 257— 0、 257—1、 "·257— ηίま、 FIFO回路 213— 1力有して!/ヽる（n+ 1 )個のバッファである。 FIFO回路 213— 1でリセットパターンの検出を行う場合には、 セレクタ 258— 1、…ゝ 258— nの切り替え力行われ、 Dラッチ 257— 0、 257—1、 · '·2 57— ηが縦列接続されて (η+ 1)ビットのシフトレジスタが構成される。
[0077] リセットノ ターン検出咅 256— 1ίま、 Dラッチ 257— 0、 257—1、ー257— η力らなる シフトレジスタにおける各ビットの出力と、予め定められているリセットパターンとの一 致検出を行う。ここで、両者の一致が検出されたときには検出信号を出力する。前述 したように、この検出信号に応じて、データ用ライトポインタ生成部 234— 1とクロック ステップ用リードポインタ生成部 255との初期化が行われる。
[0078] 次に図 7に示す伝送チェック部 244の構成の詳細について説明する。なお、同図 において、 ExOR回路 271、 AND回路 274、及びフラグ回路 277は、 Dラッチ 214— 1、 · ··、 214— mの各々毎に設けられている。
[0079] 送信側 LSI100から受信側 LSI200へと送られてきたチェックパターンは、図 4に示 されている Dラッチ 214— 1、 · ··、 214— mのうちのいずれかより伝送チェック部 244 に入力される。このチェックパターンは、シフトレジスタ 261と ExOR (ェタスクルーシ ブ 'オア）回路 271の一方の入力とに入力される。
[0080] チェックパターン検出回路 262は、シフトレジスタ 261における各ビットの出力（すな わちチェックパターン）と、予め定められているチェックパターンとの一致検出を行う。 ここで、両者の一致が検出されたときには、検出信号を出力する。 [0081] フラグ回路 263は、チェックパターン検出回路 262から検出信号を受け取ると、フラ グ CHK— VALをセットする。伝送チェックカウンタ 264は、フラグ CHK— VALがセッ トされてからの経過時間を計時するカウンタであり、所定時間 kを経過すると終了信号 を出力する。フラグ回路 265は、この終了信号を受け取ると、フラグ COMPLETEを セットして、チェックパターンの検査終了を表示する。なお、 OR回路 266は、チェック パターンの検査終了をフラグ回路 263に伝えてフラグ CHK—VALをリセットさせるた めのものである。
[0082] 同期カウンタ 272は、送信側 LSI100の同期カウンタ 124と巡回周期が同期して動 作するカウンタである。チェックパターン期待値生成回路 273は、チェックパターンを 生成すると共に、送信側 LSI100のパターン生成回路 123で生成されて力も ExOR 回路 271に入力されるまでのチェックパターンの伝送時に論理的に生じる遅延量と 同一量の遅延を生成したチェックパターンに対して与えたもの（これを「チェックパタ ーン期待値」と称することとする）を出力する。なお、このときの遅延量は、同期カウン タ 272を基準にして与えられる。
[0083] ExOR回路 271のもう一方の入力には、チェックパターン期待値生成回路 272から 出力されるチェックパターン期待値が入力される。従って、 ExOR回路 271は、チエツ クパターンとチェックパターン期待値との不一致の検出を行う。
[0084] AND回路 274は、フラグ CHK— VALがセットされている期間内、すなわち、チエツ クパターンの検査が実行中である期間内における ExOR回路 271による検出の結果 を有効なものとして抽出する。この抽出結果がチェックパターンの検査結果であり、チ エックパターン期待値と伝送されてきたチェックパターンとの不一致は、伝送エラーの 発生を意味している。
[0085] OR回路 275は、 Dラッチ 214— 1、 · ··、 214— mの各々を通るデータ伝送路におい て行われる上述したチェックパターンの検査において、ひとつでも伝送エラーが検出 された場合には検出信号を出力する。フラグ回路 276は、 OR回路 275から検出信 号を受け取ると、フラグ ERRORをセットしてエラーの検出を表示する。また、上述し た伝送路毎に設けられているフラグ回路 277は、 AND回路 274の出力に応じてフラ グを表示するものであり、エラーの検出されたチェックパターンが上述したデータ伝送 路のうちのどれを用いて送られてきたものであるかを表す。
[0086] なお、同期カウンタ 124、 242、及び 272のカウント周期は、クロックステップ用リング ノ ッファ 243及びデータ用リングバッファが有するバッファ段数の 2倍とする。
[0087] 次に、図 4に示したデータ伝送システムでデータ伝送を行う際に行う必要のある、初 期化シーケンスについて説明する。
この初期化シーケンスは、チューニング処理、ポインタリセット処理、及び伝送チェッ ク処理の 3つの処理を逐次実行することによって行われる。ここで、チューニング処理 は、 DLL232— 1、 · ··、 232— mによる伝送クロックの遅延量の調整を行うものである 。ポインタリセット処理は、クロックステップ用ライトポインタ生成部 254、クロックステツ プ用リードポインタ生成部 255、データ用ライトポインタ生成部 234— 1、 · ··、 234— m 、及びデータ用リードポインタ生成部 222の初期化を行うものである。また、伝送チェ ック処理は、送信側 LSI100から受信側 LSI200へのデータ伝送の検査を行うもので ある。
[0088] なお、以下の説明においては、図 8に示す LSI— A300と LSI— B400との間でパラ レルデータの送受信を並行して行うデータバスによるデータ伝送のための初期化シ 一ケンスを説明する。この場合、 LSI— A300及び LSI— B400はどちらも、図 4に示 した送信側 LSI100の構成と受信側 LSI200の構成との両方を有している。
[0089] まず、チューニング処理を説明する。チューニング処理の処理手順を図 9にフロー チャートで示す。また、 1^1ー八300と1^1ー：6400との間でのチュー-ング処理の実 行によるパターンデータの授受の様子を図 10に示す。
[0090] まず、外部の制御装置より、 LSI— A300に対してチューニング処理の開始指示が 行われる。 LSI— A300は、 S301において、この開始指示を取得する処理を行う。
[0091] この開始指示を取得すると、 LSI— A300は、 S302において、予め定められている パターンデータのひとつであるチューニングパターンをパターン生成回路 123で生 成させると共にセレクタ 125— 1、 · ··、 125— mの切り替えを行い、チューニングパタ ーンを LSI— B400へ送出する処理が開始される。また、 S303において、 LSI— B4 00から送られてくるチューニングパターンを受信して DLL232—1、 · ··、 232— mに 与え、このチューニングパターンと遅延させた伝送クロックとの位相関係の検出結果 に基づ!/、て、伝送クロックに対して与える遅延量を制御させる処理 (キヤリブレーショ ン処理） i S302の処理と並行して行われる。
[0092] 一方、外部の制御装置より、 LSI— Β400に対してもチューニング処理の開始指示 が行われる。 LSI— B400は、 S401において、この開始指示を取得する処理を行う。 この開始指示を取得すると、 S402において、チューニングパターンを LSI— A300 へ送出させる処理が S302と同様に開始される。また、 S403において、 LSI-A300 力 送られてくるチューニングパターンに基づいた S303と同様のキャリブレーション 処理が、 S402の処理と並行して行われる。
[0093] その後、 LSI— A300では、 S304において、予め定められている一定時間（キヤリ ブレーシヨン処理の完了に十分な時間）が経過するまで、 S302及び S303の処理力 S 継続される。この一定時間の経過が検出されると、 S305〖こおいて、チューニングパタ ーンの送出処理とキャリブレーション処理とを終了してチューニング処理を終了する。 一方、 LSI— B400においても、 S404において、予め定められている一定時間（キヤ リブレーシヨン処理の完了に十分な時間）が経過するまで、 S402及び S403の処理 が継続される。この一定時間の経過が検出されると、 S405において、チューニング パターンの送出処理とキャリブレーション処理とを終了してチューニング処理を終了 する。
[0094] なお、図 10においては、 LSI— A300を LSI— B400よりも先にチューニング処理を 起動させている力 この起動順は逆でもよい。
次に、ポインタリセット処理を説明する。ポインタリセット処理の処理手順を図 11にフ ローチャートで示す。また、 LSI— A300と LSI— B400との間でのポインタリセット処 理の実行によるパターンデータの授受の様子を図 12に示す。
[0095] なお、以下の説明においては、表記を容易にするため、データ用ライトポインタ生 成部 234— 1、 · ··、 234— mを「WT— PT— A」と示し、データ用リードポインタ生成部
222を「RD— PT— A」と示し、クロックステップ用ライトポインタ生成部 254を「WT—
PT— B」と示し、クロックステップ用リードポインタ生成部 255を「RD— PT— B」と示す こととする。
[0096] まず、外部の制御装置より、 LSI— A300に対してポインタリセット処理の開始指示 が行われる。 LSI— A300は、 S311において、この開始指示を取得する処理を行う。
[0097] この開始指示を取得すると、 LSI— A300は、 S312において、予め定められている パターンデータのひとつであるリセットパターンをパターン生成回路 123で生成させ ると共にセレクタ 125— 1、 · ··、 125— mの切り替えを行い、リセットパターンを LSI— B400へ送出する処理が開始される。また、 S313において、 FIFO回路 213— 1、… 、 213— mが各自有しているリセットパターン検出部 256— 1を動作させる処理力 S 312の処理と並行して行われる。なお、リセットパターン検出部 256— 1を動作させる 際に ίま、セレクタ 258— 1、 · ··、 258— ηを切り替えて Dラッチ 257— 0、 257—1、 · '·2 57- ηでシフトレジスタを構成する処理が併せて行われる。
[0098] 続く S314では、 LSI— Α300の内部クロックに従って生成ポインタを切り替えるポィ ンタ生成部である RD— PT—A及び WT—PT—Bのリセット（初期化）を、同期カウン タ 242の周期一巡のタイミングに従って行う処理が行われる。そして、このリセットを行 つた直後に、 S315において、 LSI— B400からのリセットパターンをリセットパターン 検出部 256— 1が検出したか否かを判定する処理が行われる。ここで、リセットパター ンを検出していないときには、 S314〖こ処理を戻し、同期カウンタ 242に基づく RD— PT— A及び WT— PT— Bのリセットを改めて実行する。
[0099] 一方、リセットパターンを検出したときには直ちに S316に処理が進み、 LSI— B40 0力 送られてくる伝送クロックに従って生成ポインタを切り替えるポインタ生成部であ る WT— PT— A及び RD— PT— Bをリセット（初期ィ匕）する処理が行われる。
[0100] この結果、 LSI— A300のクロックステップ用リングバッファ 243は、 LSI— B400の パターン生成回路 123でリセットパターンが生成されてから LSI— A300のリセットパ ターン検出部 256— 1でリセットパターンが検出されるまでの時間に相当する時間だ け、ゲートストップ信号を遅延させるようになる。この遅延させたゲートストップ信号を、 クロックステップ実行機能におけるデータ用リングバッファの動作を停止させるために 使用するので、本実施形態によれば、 LSI— B400から LSI— A300への伝送データ が失われることなく確実にデータ用リングバッファへ格納することができるのである。
[0101] 一方、 LSI— B400でも、上述した LSI— A300におけるもの同様の処理が行われ る。 すなわち、まず、外部の制御装置より、 LSI— B400に対してポインタリセット処理の 開始指示が行われると、 LSI— B400は、 S411において、この開始指示を取得する 処理を行う。
[0102] この開始指示を取得すると、 LSI— B400は、 S412において、リセットパターンをパ ターン生成回路 123で生成させて LSI— A300へ送出する処理が開始される。また、 S413にお!/、て、 FIFO回路 213— 1、…ゝ 213— m力 ^各自有して!/、るリセットノ ター ン検出部 256— 1を動作させる処理が、 S412の処理と並行して行われる。
[0103] 続く S414では、 RD— PT— A及び WT— PT— Bのリセットを、同期カウンタ 242の 周期一巡のタイミングに従って行う処理が行われる。そして、このリセットを行った直 後に、 S415において、 LSI— A300からのリセットパターンをリセットパターン検出部 256— 1が検出したか否かを判定する処理が行われる。ここで、リセットパターンを検 出していないときには、 S414に処理を戻し、同期カウンタ 242に基づく RD— PT— A 及び WT— PT— Bのリセットを改めて実行する。
[0104] 一方、リセットパターンを検出したときには直ちに S416に処理が進み、 WT—PT—
A及び RD— PT— Bをリセット（初期ィ匕）する処理が行われる。
この結果、 LSI— B400のクロックステップ用リングバッファ 243は、 LSI— A300の パターン生成回路 123でリセットパターンが生成されてから LSI— B400のリセットパ ターン検出部 256— 1でリセットパターンが検出されるまでの時間に相当する時間だ け、ゲートストップ信号を遅延させるようになる。この遅延させたゲートストップ信号を、 クロックステップ実行機能におけるデータ用リングバッファの動作を停止させるために 使用するので、本実施形態によれば、 LSI— A300から LSI— B400への伝送データ が失われることなく確実にデータ用リングバッファへ格納することができるのである。
[0105] なお、図 12においては、 LSI— A300を LSI— B400よりも先にポインタリセット処理 を起動させている力 この起動順は逆でもよい。
ここで図 13及び図 14について説明する。これらの図は、各ポインタ生成部のリセッ トタイミングのタイムチャート例を示したものである。なお、図 13及び図 14に示した各 チャートと図 5及び図 6との対応関係は、括弧付きの番号（1)〜（17)によって示され ている。また、これらのタイムチャート例では、クロックステップ用リングバッファ 243及 びデータ用リングバッファは 16段のバッファより構成されており、従って、同期カウン タのカウント周期は 32としている。また、パターン生成回路 123で生成されるリセット パターンのビット長は 8ビット（RST0〜RST7)として!/、る。
[0106] 図 13は WT—PT—A及び RD— PT—Bと RD— PT—Aとのリセットタイミングを示し ている。
まず、図 13のチャート（1)からチャート（4)の各チャートに注目する。
[0107] チャート（1)は、同期カウンタ 124、 242、及び 272のカウント周期を表しており、チ ヤート（3)は、セレクタ 125— 1の出力データを示している。また、チャート（4)は、送 信側 LSI100の最終段の Dラッチ 113— 1の出力データを示している。なお、チャート (5)は送信側 LSI100の内部クロックを示しており、チャート（2)は、クロックチヨッパ 1 21の出力信号を示している。
[0108] パターン生成回路 123は、同期カウンタ 124 (チャート（1) )のカウント値が「1」のと きにリセットパターンの出力を開始する（チャート（3)参照)。このリセットパターンの先 頭ビットは、同期カウンタ 124のカウント値が「2」となるタイミングで Dラッチ 113— 1に ラッチされる (チャート (4)参照)。
[0109] 次にチャート（6)からチャート（12)の各チャートに注目する。
チャート（6)は IOバッファ 201の出力信号を示しており、チャート（8)はクロックチヨ ッパ 233— 1から出力される出力信号を示している。図 13においては、これらの信号 の位相関係が反転しているように描かれている力 これは、 DLL232— 1により、チヤ ート（8)の上段に示した伝送データに基づ 、た伝送クロックの位相調整がなされて!/ヽ ることによるものである。従って、チャート（8)の波形は、送信側 LSI100におけるクロ ックチヨツバ 121の出力信号波形 (チャート（2) )と位相が一致している。
[0110] チャート（7)及びチャート（9)からチャート（12)までの各チャートには、各々 3つの チャートが示されている。まず、このうちの上段の各チャートにのみ注目する。
チャート（7)は受信側 LSI200のバッファ 211—1の出力を示しており、これは、受 信側 LSI200で受信した送信側 LSI100からの伝送データを示している。また、チヤ ート（9)は、受信側 LSI200の初段の Dラッチ 212— 1の出力データを示している。更 に、チャート（10)は、リセットパターン検出部 256— 1から出力される検出信号、すな わち、 WT—PT—Aと RD— PT—Bとで共通のリセット信号を示している。
[0111] 送信側 LSI100から送られてきた伝送データ（チャート（7) )は、 Dラッチ 212— 1で ラッチされる（チャート（9)参照）。この Dラッチ 212— 1が、リセットパターンであるビッ ト列（RST0〜RST7)を全て出力し、シフトレジスタを構成している Dラッチ 257— 0、 · ··、 257— n (ここでは n= 7)に格納されると、リセットパターン検出部 256— 1は検出 信号として Hレベル信号を出力する (チャート（10)参照)。なお、このときの同期カウ ンタ 242のカウント値は「13」である（チャート（1)参照）。
[0112] チャート（11)は、 WT—PT— Aから出力されるデータ用ライトポインタを示している 。また、チャート（12)は、 Dラッチ 257— 0に格納されているデータを示している。な お、 Dラッチ 257— 0は、データ用リングバッファを構成している Dラッチ 257— 0、 · ··、 257— nのうちポインタが「0」のときに指し示されるものである。
[0113] WT—PT—Aは、チャート（10)の Hレベル信号によってリセットされ、その後 Hレべ ル信号力 レベル信号へと遷移するとポインタ値「0」力 順次ポインタ値をインクリメ ントする (チャート（11)参照)。
[0114] ここで、図 13に破線矢印を付している「DTO」のデータに注目する。このデータは、 パターン生成部 123がリセットパターンを送出した後にセレクタ 125— 1が切り替えら れて送信側 LSI100から送信される最初の伝送データである（チャート（2)参照)。こ のデータは受信側 LSI200で受信されて IOバッファ 201を通過し (チャート（7)参照） 、その後 Dラッチ 212— 1に格納される（チャート（9)参照)。このとき、リセット直後の WT—PT—Aはポインタ値「0」を出力して!/、るので（チャート（11)参照）、このデータ 「DTO」は Dラッチ 257— 0へと格納される（チャート（12参照）。
[0115] チャート（13)は RD—PT— Aのリセット信号を示している。また、チャート（14)は、 RD—PT— Aから出力されるデータ用リードポインタを示している。また、チャート（15 )は、 Dラッチ 214— 0に格納されているデータを示している。
[0116] 図 4に示した伝送システムでは、送信側 LSI100の最終段の Dラッチ 113— 1から、 受信側 LSI200の内部クロックで動作する初段の Dラッチ 214— 1までを、送信側 LS 1100の内部クロックの 7サイクル（7 τ )で転送されるものとしている。従って、 RD— P Τ— Αは、同期カウンタ 242を利用し、パターン生成部 123で生成されたリセットパタ ーンの出力を Dラッチ 113— 1が終えてから 7サイクル後にリセットを行うようにする (パ ターン（4)及び（13)参照）。なお、このときの同期カウンタ 242のカウント値は、「9」の 7サイクル後である「16」である（チャート（1)参照)。
[0117] この結果、当該リセット後に RD— PT— Aの出力するポインタ値が「0」となり（パター ン（ 14)参照）、その時点で Dラッチ 214— 0に格納されて ヽたデータ「DTO」が無事 に Dラッチ 214—1に格納される（パターン（15)参照)。
[0118] なお、チャート（7)及びチャート（9)からチャート（12)までの各チャートに示されて いる各々 3つのチャートのうち、中段及び下段のチャートは、送信側 LSI100から受 信側 LSI200へのパラレルデータ伝送において各ビットの伝送路上で生じる遅延が 上段のチャートで示されて 、るビットの伝送路でのものと異なって 、る場合を示して ヽ る。具体的には、中段のチャートは上段のチャートよりも遅延が伝送クロックの半クロッ ク分短い場合を示しており、下段のチャートは、上段のチャートよりも遅延が伝送クロ ックの半クロック分長 ヽ場合を示して 、る。
[0119] 図 4に示した伝送システムでは、チャート（10)に示されているように、パラレルデー タの伝送遅延がビット間で異なっている場合には、 WT—PT— Aのリセットのタイミン グが伝送データの遅延に応じて変化する。この結果、データ用ライトポインタの切り替 えのタイミングが伝送データの遅延に応じて変化する（チャート（11)参照)。従って、 このような場合であっても、データ用リングバッファが伝送データの取りこぼしを起こす ことはない (チャート（12)参照)。
[0120] 次に図 14について説明する。図 14は、 WT—PT—Bと RD— PT—Aとのリセットタ イミングを示している。
図 14において、チャート（16)は WT— PT— Bのリセット信号を示している。また、チ ヤート（17)は、 WT—PT—Bから出力されるクロックステップ用ライトポインタを示して いる。
[0121] 前述したように、図 4に示した伝送システムでは、送信側 LSI100の最終段の Dラッ チ 113— 1から、受信側 LSI200の内部クロックで動作する初段の Dラッチ 214—1ま でを、送信側 LSI100の内部クロックの 7サイクル（7 τ )で転送されるものとしている。 従って、 RD— PT— Αは、同期カウンタ 242を利用し、パターン生成部 123で生成さ れたリセットパターンの出力を Dラッチ 113- 1が終えてから 7サイクル後にリセットを 行うようにしている（パターン (4)及び（13)参照）。これに対し、 WT—PT—Bは、同 期カウンタ 242を利用し、 RD— PT— Aのリセットタイミングに対し、送信側 LSI100の 内部クロックの 7サイクル（7 τ )前にリセットを行う（パターン（16)及び（13)参照）。な お、このときの同期カウンタ 242のカウント値は、「16」の 7サイクル前である「9」である (チャート（1)参照)。
[0122] この結果、ゲートストップ信号発行時にぉ 、て、送信側 LSI100から受信側 LSI20 0へと既に送出されてしまっている伝送データのうち Dラッチ 113— 1でまだラッチされ ていないものを全てデータ用リングバッファに格納した上で、 WT—PT— Αを停止さ せることできるよう〖こなる。つまり、この結果、クロックステップ用リングバッファは、伝送 データが送信側 LSI200から送信されて力も FIF0213— 1に格納されるまでに要す る時間だけ、ゲートストップ信号を遅延させるようになる。
[0123] 次に、伝送チェック処理を説明する。伝送チェック処理の処理手順を図 15にフロー チャートで示す。また、 1^1ー八300と1^1 8400との間での伝送チェック処理の実 行によるパターンデータの授受の様子を図 16に示す。
[0124] まず、外部の制御装置より、 LSI— A300に対して伝送チェック処理の開始指示が 行われる。 LSI— A300は、 S321において、この開始指示を取得する処理を行う。
[0125] この開始指示を取得すると、 LSI— A300は、 S322において、予め定められている パターンデータのひとつであるチェックパターンをパターン生成回路 123で生成させ ると共にセレクタ 125— 1、 · ··、 125— mの切り替えを行い、チェックパターンを LSI— B400へ送出する処理が開始される。また、 S323において、伝送チェック部 244を初 期化して動作させる処理が、 S322の処理と並行して行われる。
[0126] 続く S324では、 LSI— B400から送られてくるチェックパターンをチェックパターン 検出回路 262で検出させる処理が行われる。ここで、チェックパターンが検出された ときには S325に処理が進む。
[0127] S325では、検出されたチェックパターンと前述したチェックパターン期待値とを比 較する伝送チェックが開始される。ここで、 S326において、所定時間の経過を待つ 処理が伝送チェックカウンタ 264を用いて行われ、当該所定時間が経過したら S327 に処理が進む。
[0128] S327では、フラグ回路 265、 276、及び 277にセットされている各種のフラグが外 部の制御装置によって参照されて伝送チェックが終了する。その後、 S328において 、 S322で開始されたチェックパターンの送出を所定時間継続させた後、 S329にお V、て、チェックパターンの送出を終了してこの伝送チェック処理を終了する。
[0129] 一方、 LSI— B400でも、上述した LSI— A300におけるもの同様の処理が行われ る。
すなわち、まず、外部の制御装置より、 LSI— B400に対して伝送チェック処理の開 始指示が行われる。 LSI— B400は、 S421において、この開始指示を取得する処理 を行う。
[0130] この開始指示を取得すると、 LSI— B400は、 S422において、チェックパターンを L SI— A300へ送出する処理が開始される。また、 S423において、伝送チェック部 24 4を初期化して動作させる処理力 S422の処理と並行して行われる。
[0131] 続く S424では、 LSI— A300から送られてくるチェックパターンの検出処理が行わ れる。ここで、チェックパターンが検出されたときには S425に処理が進む。
S425では、検出されたチェックパターンと前述したチェックパターン期待値とを比 較する伝送チェックが開始される。ここで、 S426〖こおいて、所定時間の経過を待つ 処理が行われ、当該所定時間が経過したら S427に処理が進む。
[0132] S427では、フラグ回路 265、 276、及び 277にセットされている各種のフラグが外 部の制御装置によって参照されて伝送チェックが終了する。その後、 S428において チェックパターンの送出を所定時間継続させた後、 S429において、チェックパターン の送出を終了してこの伝送チェック処理を終了する。
[0133] なお、図 16においては、 LSI— A300を LSI— B400よりも先に転送チェック処理を 起動させている力 この起動順は逆でもよい。
外部の制御装置は、フラグ回路 265、 276、及び 277にセットされている各種のフラ グより伝送チェックの結果を認識する。フラグ COMPLETEがセットされて 、る状態に ぉ 、てフラグ ERRORがセットされて 、な 、状態であれば、伝送チェックの結果は「良 好」であり、フラグ ERRORがセットされていれば、伝送チェックの結果は「不良」であ る。
[0134] なお、上述した伝送チェック処理においてパターン生成回路 123で生成させるチェ ックパターンとして、データ用リングバッファを構成するバッファの段数 (すなわち、 W T—PT— Aが生成するポインタの種類の数)の少なくとも 2倍とすることが好ましい。こ うすることにより、いずれのバッファに対するデータの格納及び読み出しも複数回行 われるので、ノ ッファに対する検査の信頼性が向上する。
[0135] また、このチェックパターンとして、例えば下記のビット列を用いると、更なる特段の 効果を有する。
データ用リングバッファを構成するバッファの段数（Dラッチ 257— 0、 · ··、 257-m) が 16段である場合には、
00011101 00011101 11100010 11100010
とする。また、データ用リングバッファを構成するノ ッファの段数が 24段である場合に は、
00011101 00011101 00011101 11100010 11100010 11100010 とする。これらのチェックパターンは、パターン長がリングバッファの周期（バッファの 段数)の 2倍であって、パターンを 2分したときの後半部分が前半部分の各ビットにお ける「0」若しくは「 1」である 2値の値を各々反転させたものになって!/、る。
[0136] このようなビット列をチェックパターンとして採用することにより、データ用リングバッフ ァの周回ずれを伝送チェック部 244で検出することができる。また、チェック中、デー タ用リングバッファを構成する全てのバッファにデータ「0」とデータ「 1」との両方の値 の書き込み検査 ·読み出し検査を行うことができる。
[0137] なお、チェックパターンを前述したチューニングパターンと共通のビット列としてもよ い。
ところで、上述したポインタリセット処理及び伝送チェック処理は、どちらも同期カウ ンタ 124、 242、及び 272により行われる同期カウントを前提としている。この同期カウ ントのために、外部で生成する基準信号を同期カウンタ 124、 242、及び 272の各々 に同時に印加することができれば、同期動作は可能である。しかし、同期カウンタ 12 4、 242、及び 272のカウント動作を同時に開始させると電源の安定性に影響を及ぼ すことが考えられる。従って、図 17に示すように、同期カウンタ 124、 242、及び 272 のカウント動作を別々のタイミングで開始させるようにすると、電源の安定性への影響 を軽減させる点において有効である。ここで、各カウンタの開始タイミングをカウンタの 巡回周期（図 17のタイミング例では 8カウント）の整数倍の間隔を持たせることにより、 各カウンタの巡回周期を同期させて動作させることができる。
[0138] 次に、クロックステップ実行機能時における図 4に示した伝送システムの各部の動 作を説明する。
図 18及び図 19は、クロックステップ実行機能時におけるタイムチャート例を示したも のである。なお、図 13及び図 14に示した各チャートと図 5及び図 6との対応関係は、 括弧付きの番号（1)〜（17)及び（21)〜（26)によって示されている。なお、図 19に おけるチャート（0)は、図 5及び図 6のどちらにも不図示である。このチャート（0)は、 送信側 LSI100の内部クロック（チャート（5) )の反転信号を示して!/、るが、以下の説 明では参照しない。
[0139] なお、これらのタイムチャート例では、クロックステップ用リングバッファ 243及びデー タ用リングバッファは 16段のバッファより構成されており、従って、同期カウンタのカウ ント周期は 32としている。また、パターン生成回路 123で生成されるチューニングパ ターンのビット長は 16ビット（PTNO〜PTN15)としている。
[0140] まず図 18に注目する。同図において、チャート（21)はクロックチヨッパ 111の出力 波形を示しており、チャート（22)はゲートストップ信号を示している。また、チャート（2 3)は、クロックステップ用リングバッファ 243を構成する各バッファにおける格納デー タの内容を示している。
[0141] 図 18において、ゲートストップ信号は WT—PT—Bがライトポインタ値「8」を出力す るタイミングで Hレベル信号に遷移して 、る（チャート（22)及び（17)参照）。従って、 チャート（23)においては、 WT—PT—Bによるライトポインタ値の切り替えに応じ、 [8 ]、 [9]、 · ··、 [15]、 [0]、 [1]、…の順に、格納データを Lレベルから Hレベルへと遷 移させている。
[0142] チャート（24)は、 RD— PT—Bから出力されるクロックステップ用リードポインタを示 しており、チャート（25)は、クロックステップ用リングバッファ 243の出力信号、すなわ ち、 WT—PT— Aを停止させる遅延ゲートストップ信号である。なお、このチャート（2 4)及び（25)には各々 3つのチャートが示されている。これらは、図 13と同様、送信側 LSI100から受信側 LSI200へのパラレルデータ伝送において各ビットの伝送路上 で生じる遅延が異なっている様子を示している。具体的には、上段のチャートを基準 とし、中段のチャートは上段のチャートよりも遅延が伝送クロックの半クロック分短 ヽ場 合を、また、下段のチャートは、上段のチャートよりも遅延が伝送クロックの半クロック 分長い場合を、それぞれ示している。
[0143] 前述したように、ゲートストップ信号である Hレベル信号は、クロックステップ用リング バッファ 243を構成して!/、るバッファのうちポインタ値が「8」であるバッファ力 順次格 納されている。従って、 WT—PT— Aを停止させる遅延ゲートストップ信号は、 RD— PT—Bから出力されるポインタ値が「8」となったときに Hレベル信号への遷移が生じ る（チャート (24)及び (25)参照)。
[0144] 次に図 19に注目する。同図において、チャート（26)は、送信側 LSI100の Dラッチ 112— 1の出力データ（セレクタ 125— 1への入力データ）である。また、チャート（27 )は、データ用リングバッファを構成する各バッファにおける格納データの内容を示し ている。
[0145] なお、図 19において、チャート（7)、（9)、（11)、（25)、 (27)には各々 3つのチヤ ートが示されている。これらは、図 13及び図 18と同様、送信側 LSI100から受信側 L SI200へのパラレルデータ伝送において各ビットの伝送路上で生じる遅延が異なつ ている様子を示している。具体的には、上段のチャートを基準とし、中段のチャートは 上段のチャートよりも遅延が伝送クロックの半クロック分短い場合を、また、下段のチ ヤートは、上段のチャートよりも遅延が伝送クロックの半クロック分長い場合を、それぞ れ示している。
[0146] 図 19において、破線矢印を付しているデータ「DT7」に注目する。このデータ「DT 7」は、ゲートストップ信号 (チャート（22) )が Hレベル信号へと遷移したことにより、 D ラッチ 112—1が保持し続けているデータである（チャート（26)参照)。ここで、 Dラッ チ 113— 1は、ゲートストップ信号とは無関係に動作を «I続するので、データ「DT7」 は、受信側 LSIへと送信される (チャート (4)参照)。 [0147] なお、チャート (4)に示されているように、 Dラッチ 113—1は、データ「DT7」の出力 に続いてチューニングパターン PTNO〜PTN15と順次出力している。これは、図 5の Dラッチ 131がゲートストップ信号を 1サイクル遅らせた上で、セレクタ 125— 1の切り 替えとパターン生成回路 123の起動とを行わせていることによるものである。このよう に、ゲートストップ信号でクロックを停止させている期間にチューニングパターンを送 出するようにしたことにより、当該クロックの停止期間内に受信側 LSI200の DLL232 1で位相の調整が可能となり、その後のクロック再開時におけるデータ伝送の失敗 が防止される。
[0148] 受信側 LSIでは、データ「DT7」及び後続するチューニングパターンが受信されると 、 Dラッチ 212— 1で順次ラッチされる（チャート（7)及び（9)参照)。ところが、図 18に おいて説明した遅延ゲートストップ信号力 チャート（25)に示されているタイミングで Hレベル信号となり、 WT—PT—Aは、ポインタ値「8」を生成した後にデータ用ライト ポインタの切り替えを停止する（チャート（11)参照)。
[0149] Dラッチ 212—1がデータ「DT7」を出力している時点では、 WT—PT—Aは、ポィ ンタ値「7」を生成しているので、データ「DT7」は、データ用リングバッファを構成する バッファのうちポインタ値が「7」であるバッファに格納される（チャート (9)及び（11)並 びにチャート (27)の [7]参照)。
[0150] 一方、 Dラッチ 212—1がチューニングパターン PTNO〜PTN15を出力している間 、 WT—PT—Aは、ポインタ値「8」を出力し続けるので、チューニングパターンのビッ ト列は、データ用リングバッファを構成するバッファのうちポインタ値が「8」であるバッ ファに順次格納される（チャート (9)及び（11)並びにチャート (27)の [8]参照)。従つ て、チューニングパターンのビット列力 ポインタ値力 「7」であるバッファに格納されて V、るデータ「DT7」を消してしまうことはな 、（チャート（11)及びチャート (27)の [7]参 照)。
[0151] 以上のような制御が行われることにより、ゲートストップ信号発行時において、送信 側 LSI100から受信側 LSI200へと既に送出されてしまっている伝送データのうち D ラッチ 113— 1でまだラッチされて 、な 、ものが全てデータ用リングバッファに格納さ れるので、図 4の伝送システムにおいてクロックステップ実行機能を使用しても、 LSI —A300から LSI— B400への伝送データが失われることがない。
その他、本発明は、上述した実施形態に限定されることなぐ本発明の要旨を逸脱 しない範囲内で種々の改良.変更が可能である。

Claims

請求の範囲
[1] 送信元から送られてきたデータを格納する格納先を順次切り替えて指示する格納 先指示手段と、
動作の停止を指示する停止信号を遅延させる遅延手段と、
を有しており、
前記格納先指示手段は、前記遅延手段で遅延させた前記停止信号を受け取ると 前記格納先の指示の切り替えを停止する、
ことを特徴とするデータ受信装置。
[2] 前記遅延手段が前記停止信号を遅延させる遅延時間は、前記データが前記送信 元力 送信されて力 前記格納先に格納されるまでに要する時間であることを特徴と する請求項 1に記載のデータ受信装置。
[3] 前記送信元が有して 、るカウンタであって特定のパターンであるデータを当該送信 元が送り出すタイミングを決定する当該カウンタと同期してカウント動作を行う同期力 ゥンタを更に有しており、
前記遅延時間の設定は、前記送信元から送信された前記特定のパターンであるデ ータの前記格納先への格納を終えたときの前記同期カウンタのカウント値を基準にし て行われる、
ことを特徴とする請求項 1に記載のデータ受信装置。
[4] 前記格納先指示手段は、前記送信元力 送られてくるクロックに基づいたタイミング で前記指示の切り替えを行 、、
前記遅延手段は、遅延させた前記停止信号の変化のタイミングを前記送信元から 送られてくるクロックに同期させる、
ことを特徴とする請求項 1に記載のデータ受信装置。
[5] 前記遅延手段は、リングバッファであることを特徴とする請求項 4に記載のデータ受 信装置。
[6] 前記格納先のうちから前記データを読み出す読み出し元とするものを、前記格納 先指示手段による指示の切り替えと同一の順序で切り替えて指示する読み出し格納 先指示手段と、 前記送信元が有して 、るカウンタであって前記データを当該送信元が送り出すタイ ミングに応じてカウント動作を行う当該カウンタと同期してカウント動作を行う同期カウ ンタと、
を更に有しており、
前記読み出し格納先指示手段は、前記同期カウンタによるカウント動作のタイミング で前記指示の切り替えを行う、
ことを特徴とする請求項 4に記載のデータ受信装置。
[7] 前記送信元において前記データに同期させた上で当該送信元から送られてくるク ロックを遅延させるときの遅延量を前記データに基づいて制御して、当該クロックと当 該データとの位相のずれを調整する位相調整手段を更に有しており、
前記位相調整手段は、前記格納先指示手段が前記格納先の切り替えの指示を停 止している期間に前記送信元力も送られてきた特定のパターンであるデータに基づ いて、前記位相のずれを調整する、
ことを特徴とする請求項 1に記載のデータ受信装置。
[8] 前記送信元力も送られてきた特定のパターンのビット列データであってビット毎に前 記格納先の各々に格納された当該ビット列データを読み出して当該ビット列データの 妥当性の検査を行う検査手段を更に有し、
前記ビット列データの語長は前記格納先指示手段による指示の種類の数の少なく とも 2倍である、
ことを特徴とする請求項 1に記載のデータ受信装置。
[9] 前記ビット列データの語長は前記格納先指示手段による指示の種類の数の 2倍で あり、当該ビット列データにおける前半分の各ビットと後半分の各ビットとは、値が反 転した関係を有していることを特徴とする請求項 8に記載のデータ受信装置。
[10] 前記検査手段は、
前記ビット列データが前記送信元から送信されてから当該検査手段で前記検査が されるまでに要すると推定される時間だけ遅らせて当該ビット列データを生成するパ ターンデータ期待値生成手段と、
前記送信元から送られてきたビット列データと、前記パターンデータ期待値生成手 段によって生成された特定のパターンのビット列データとがー致する力否かを判定す る判定手段と、
を有することを特徴とする請求項 8に記載のデータ受信装置。
[11] ノターンデータ期待値生成手段は、前記送信元が有しているカウンタであって特 定のパターンであるデータを当該送信元が送り出すタイミングを決定する当該カウン タと同期してカウント動作を行う同期カウンタを有していることを特徴とする請求項 10 に記載のデータ受信装置。
[12] 動作の停止を指示する停止信号を遅延させ、
遅延させた前記停止信号を受け取ったときに、送信元から送られてきたデータを格 納する格納先を順次切り替える指示を停止させる、
ことを特徴とするデータ受信方法。
[13] 前記停止信号を遅延させる遅延時間は、前記データが前記送信元から送信されて 力も前記格納先に格納されるまでに要する時間であることを特徴とする請求項 12に 記載のデータ受信方法。
[14] 前記送信元において前記データに同期させた上で当該送信元から送られてくるク ロックを遅延させる際の遅延量を、前記格納先の切り替えの指示を停止している期間 に当該送信元力 送られてきた特定のパターンであるデータに基づいて制御して、 当該クロックと当該データとの位相のずれを調整することを特徴とする請求項 12に記 載のデータ受信方法。
[15] 動作の停止を指示する停止信号を受け取ると送信対象データのデータ伝送路へ の出力を停止させる停止手段と、
前記停止信号を受け取ると特定のパターンのデータを前記送信対象データに代え て前記データ伝送路へ出力する切り替え手段と、
を有することを特徴とするデータ送信装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141703A (ja) * 2008-12-12 2010-06-24 Nec Corp 並列データ伝送回路及び並列データ伝送方法
WO2010087009A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
WO2010087008A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5341503B2 (ja) * 2008-12-26 2013-11-13 株式会社東芝 メモリデバイス、ホストデバイスおよびサンプリングクロックの調整方法
JP2014158241A (ja) 2013-02-18 2014-08-28 Ricoh Co Ltd データ通信装置及びデータ通信方法
KR20210081636A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 우선 순위 결정 회로 및 그 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10232853A (ja) * 1997-02-18 1998-09-02 Toshiba Corp シリアルデータ転送回路
JP2004080688A (ja) * 2002-08-22 2004-03-11 Seiko Instruments Inc 通信機器及び通信方法
JP2006019790A (ja) * 2004-06-30 2006-01-19 Fujitsu Ltd パラレルデータを受信する装置および方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5642318A (en) * 1995-12-05 1997-06-24 Cypress Semicondcutor Corporation Testing method for FIFOS
US7092774B1 (en) * 2000-02-29 2006-08-15 Prime Image, Inc. Multi-channel audio processing system with real-time program duration alteration
JP2003204482A (ja) * 2001-10-22 2003-07-18 Matsushita Electric Ind Co Ltd 放送装置
WO2004031926A1 (ja) 2002-09-30 2004-04-15 Fujitsu Limited 同期制御装置および同期制御方法
JP4548767B2 (ja) * 2004-01-28 2010-09-22 ルネサスエレクトロニクス株式会社 サンプリングレート変換装置及びサンプリングレート変換方法
US7093061B2 (en) * 2004-02-19 2006-08-15 Avago Technologies Fiber Ip (Singapore) Pte. Ltd. FIFO module, deskew circuit and rate matching circuit having the same
JP4271623B2 (ja) 2004-06-17 2009-06-03 富士通株式会社 クロック調整装置および方法
JP4456432B2 (ja) * 2004-08-02 2010-04-28 富士通株式会社 基準信号を用いて同期伝送を行う装置および方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10232853A (ja) * 1997-02-18 1998-09-02 Toshiba Corp シリアルデータ転送回路
JP2004080688A (ja) * 2002-08-22 2004-03-11 Seiko Instruments Inc 通信機器及び通信方法
JP2006019790A (ja) * 2004-06-30 2006-01-19 Fujitsu Ltd パラレルデータを受信する装置および方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010141703A (ja) * 2008-12-12 2010-06-24 Nec Corp 並列データ伝送回路及び並列データ伝送方法
WO2010087009A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
WO2010087008A1 (ja) * 2009-01-30 2010-08-05 株式会社アドバンテスト 電子デバイス、試験装置および試験方法
JP5249357B2 (ja) * 2009-01-30 2013-07-31 株式会社アドバンテスト 電子デバイス、試験装置および試験方法

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