JPH10232853A - シリアルデータ転送回路 - Google Patents

シリアルデータ転送回路

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JPH10232853A
JPH10232853A JP9033659A JP3365997A JPH10232853A JP H10232853 A JPH10232853 A JP H10232853A JP 9033659 A JP9033659 A JP 9033659A JP 3365997 A JP3365997 A JP 3365997A JP H10232853 A JPH10232853 A JP H10232853A
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JP
Japan
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clock
serial
supplied
transfer
unit
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JP9033659A
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English (en)
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Takashi Hashiguchi
貴史 橋口
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom

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Abstract

(57)【要約】 【課題】設定の簡単化、低消費電力化、転送制御用のシ
リアルクロックの共有化ができるシリアルデータ転送回
路を提供することを目的としている。 【解決手段】シリアルデータ転送回路を、第１の回路ブ
ロック１１Ａと複数の転送回路１１Ｂ−１〜１１Ｂ−３
を有する第２の回路ブロック１１Ｂとに分け、複数の転
送回路で第１の回路ブロックを共用することを特徴とす
る。第１の回路ブロックには、レジスタ部１２−１、シ
リアルクロック生成部１５、出力クロック選択部１６、
クロック要求信号解読部１７及びクロック停止信号生成
部１８が含まれ、複数のシリアルクロックを生成して各
転送回路に選択的に供給する。各転送回路にはレジスタ
部１２−２，１２−３、送信部１３及び受信部１４が含
まれている。複数のシリアルデータ転送回路を製品に内
蔵し、且つクロックレートが同じ場合に、転送制御用の
シリアルクロックを共用でき、設定を簡単化できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置中に設けられるシリアルデータ転送回路に関し、特
に複数個のシリアルデータ転送回路が内蔵される製品に
好適なものである。
【０００２】
【従来の技術】半導体集積回路装置において、他のデバ
イスと通信する手段として１ビット単位でデータ転送を
扱うシリアルデータ転送回路が知られている。このシリ
アルデータ転送回路は、レジスタ部、送信部、受信部、
及びシリアルクロック生成部等から構成されている。一
般にシリアルデータ転送回路は、これらの回路部が一体
化されており、データの転送制御に必要なシリアルクロ
ックは、シリアルクロック生成部で生成されて送信部及
び受信部に供給される。そして、このようなシリアルデ
ータ転送回路を複数個内蔵する製品の場合には、シリア
ルクロックの生成はあくまで個別に行われている。
【０００３】図１５は、従来のシリアルデータ転送回路
の概略構成を示すブロック図である。図１５において、
１１はシリアルデータ転送回路、１２−１，１２−２，
１２−３はそれぞれレジスタ部、１３はシリアル転送回
路の送信部、１４はシリアル転送回路の受信部、及び１
５はシリアルクロック生成部である。シリアルクロック
生成部１５には基準クロックが入力され、この基準クロ
ックから転送制御用のシリアルクロックが生成されて上
記送信部１３及び受信部１４に供給される。受信部１４
に転送されたデータは、上記シリアルクロックに同期し
てレジスタ部１２−３に入力され、バスを介してＣＰＵ
に供給される。ＣＰＵからバスを介してレジスタ部１２
−２に供給された転送データは、上記シリアルクロック
に同期して送信部１３から出力される。上記レジスタ部
１２−１，１２−２，１２−３はＣＰＵからバスを介し
て供給された制御データをラッチし、このラッチした制
御データに基づいて上記シリアルクロック生成部１５に
よるクロックの生成、送信部１３及び受信部１４による
データ転送を制御するようになっている。
【０００４】図１６は、従来のシリアルデータ転送回路
の他の構成例を示している。この回路は、送信部１３用
のシリアルクロック生成部１５−１と受信部１４用のシ
リアルクロック生成部１５−２とを備えており、送信部
１３と受信部１４とで異なるクロックレートでデータの
転送制御が行えるようになっている。他の基本的な構成
並びに動作は図１５に示した回路と同様である。
【０００５】ところで、従来のシリアルデータ転送回路
は、データの転送制御用のシリアルクロックはあくまで
個々のシリアルデータ転送回路毎に生成し、その中でし
か使用できないようになっていた。そのため、複数個の
シリアルデータ転送回路を内蔵した製品の場合、転送す
るクロックレートが同じであっても、個々のシリアルデ
ータ転送回路を別々に設定し、転送制御用のシリアルク
ロックを生成しなければならないという問題があった。
また、同一クロックレートを実現する場合でも個別にシ
リアルクロック生成部が動作してしまうので、無駄な電
力が消費され、低消費電力化には不向きであるという問
題があった。更に、複数のシリアルデータ転送回路間で
転送制御用のシリアルクロックの共有化ができないた
め、複数の回路で送信時または受信時にシリアルクロッ
クを同期させて使用するような応用が簡単には実現でき
ないという問題があった。
【０００６】
【発明が解決しようとする課題】上記のように従来のシ
リアルデータ転送回路は、複数個のシリアルデータ転送
回路を内蔵した製品の場合、個々のシリアルデータ転送
回路を別々に設定し、転送制御用のシリアルクロックを
生成しなければならず、設定が繁雑になるという問題が
あった。
【０００７】また、複数個のシリアルデータ転送回路を
内蔵した製品の場合、同一クロックレートを実現する際
にも個別にシリアルクロック生成回路が動作し、無駄な
消費電力が多くなるという問題があった。
【０００８】更に、複数個のシリアルデータ転送回路間
で転送制御用のシリアルクロックの共有化ができないた
め、複数の回路で送信時または受信時にシリアルクロッ
クを同期させて使用するような応用が簡単には実現でき
ないという問題があった。
【０００９】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、複数個のシリア
ルデータ転送回路を製品に内蔵し、且つ転送するクロッ
クレートが同じ場合には、転送制御用のシリアルクロッ
クを共用でき、設定を簡単化できるシリアルデータ転送
回路を提供することにある。
【００１０】また、この発明の他の目的は、複数個のシ
リアルデータ転送回路を製品に内蔵し、且つ同一クロッ
クレートを実現する場合に、無駄な電力消費を削減して
低消費電力化が図れるシリアルデータ転送回路を提供す
ることにある。
【００１１】この発明の更に他の目的は、複数個のシリ
アルデータ転送回路間で転送制御用のシリアルクロック
を共有化でき、複数の回路で送信時または受信時に、容
易にシリアルクロックを同期させて使用できるシリアル
データ転送回路を提供することにある。
【００１２】
【課題を解決するための手段】この発明の請求項１に記
載したシリアルデータ転送回路は、基準クロックに基づ
いて転送制御用の複数のシリアルクロックを生成するシ
リアルクロック生成手段と、外部から供給された制御デ
ータをラッチし、上記シリアルクロック生成手段を制御
する第１のレジスタ手段と、上記シリアルクロック生成
手段で生成された複数のシリアルクロックが供給され、
出力するクロックを選択する出力クロック選択手段と、
この出力クロック選択手段から供給されたシリアルクロ
ックに応答してデータを受信する複数の受信手段と、こ
れら複数の受信手段に対応して設けられ、上記出力クロ
ック選択手段から供給されたシリアルクロックに応答し
てデータを送信する複数の送信手段と、上記複数の送信
手段にそれぞれ対応して設けられ、外部から供給された
制御データをラッチして対応する送信手段を制御する第
２のレジスタ手段と、上記複数の受信手段にそれぞれ対
応して設けられ、外部から供給された制御データをラッ
チして対応する受信手段を制御する第３のレジスタ手段
とを具備することを特徴としている。
【００１３】請求項２に記載したように、請求項１のシ
リアルデータ転送回路において、前記複数の受信手段及
び送信手段から要求されないシリアルクロックの生成を
停止するクロック停止手段を更に具備することを特徴と
する。
【００１４】請求項３に記載したように、請求項２のシ
リアルデータ転送回路において、前記クロック停止手段
は、前記複数の受信手段及び前記複数の送信手段のクロ
ック要求信号を解読するクロック要求信号解読部と、こ
のクロック要求信号解読部から出力された解読信号に基
づいて前記シリアルクロック生成手段にクロック停止信
号を供給して一部の回路の動作を停止させるクロック停
止信号生成部とを備えることを特徴とする。
【００１５】請求項４に記載したように、請求項１ない
し３いずれか１つの項のシリアルデータ転送回路におい
て、前記第１のレジスタ手段及び前記複数の第２，第３
のレジスタ手段はそれぞれバスを介してＣＰＵに接続さ
れ、ＣＰＵから前記制御データが供給されることを特徴
とする。
【００１６】また、この発明の請求項５に記載したシリ
アルデータ転送回路は、基準クロックに基づいて転送制
御用の複数のシリアルクロックを発生する第１の回路ブ
ロックと、この第１の回路ブロックから供給された複数
のシリアルクロックに基づいてデータの転送が制御され
る複数の転送回路を有する第２の回路ブロックとを備
え、前記第１の回路ブロックは、基準クロックに基づい
て転送制御用の複数のシリアルクロックを生成するシリ
アルクロック生成部と、外部から供給された制御データ
をラッチし、上記シリアルクロック生成部を制御する第
１のレジスタ部と、上記シリアルクロック生成部で生成
された複数のシリアルクロックが供給され、上記第２の
回路ブロックの各転送回路から要求されたシリアルクロ
ックを対応する転送回路に供給する出力クロック選択部
とを有し、上記第２の回路ブロックの各転送回路は、上
記出力クロック選択部から供給されたシリアルクロック
に応答して入力されたデータを受信する複数の受信部
と、これら複数の受信部に対応して設けられ、上記出力
クロック選択部から供給されたシリアルクロックに応答
してデータを出力する複数の送信部と、上記複数の送信
部にそれぞれ対応して設けられ、外部から供給された制
御データをラッチして上記送信部を制御する複数の第２
のレジスタ部と、上記複数の受信部にそれぞれ対応して
設けられ、外部から供給された制御データをラッチして
上記受信部を制御する第３のレジスタ部とを有し、上記
第１の回路ブロックを上記第２の回路ブロック中の複数
の転送回路で共用することを特徴としている。
【００１７】請求項６に記載したように、請求項５のシ
リアルデータ転送回路において、クロック停止信号を出
力して前記シリアルクロック生成部で生成するシリアル
クロックの生成を停止するクロック停止信号生成部を更
に具備し、前記第２の回路ブロックから要求されないシ
リアルクロックの生成を停止することを特徴とする。
【００１８】請求項７に記載したように、請求項６のシ
リアルデータ転送回路において、前記第２の回路ブロッ
ク中の各受信部及び送信部から供給されたクロック要求
信号を解読するクロック要求信号解読部を更に具備し、
このクロック要求信号解読部から出力された解読信号に
基づいて前記シリアルクロック生成部にクロック停止信
号を供給して一部の回路の動作を停止させることを特徴
とする。
【００１９】請求項８に記載したように、請求項６また
は７のシリアルデータ転送回路において、前記シリアル
クロック生成部からクロック停止信号が供給されて動作
が停止される一部の回路は、前記基準クロックを分周し
てシリアルクロックを生成する複数の分周回路の少なく
とも１つであることを特徴とする。
【００２０】請求項９に記載したように、請求項５ない
し８いずれか１つの項のシリアルデータ転送回路におい
て、前記第１ないし第３のレジスタ部はそれぞれ、バス
を介してＣＰＵに接続され、ＣＰＵから制御データが供
給されることを特徴とする。
【００２１】更に、この発明の請求項１０に記載したシ
リアルデータ転送回路は、基準クロックと同期クロック
とに基づいて転送制御用の複数のシリアルクロックを発
生する第１の回路ブロックと、この第１の回路ブロック
から供給された複数のシリアルクロックに基づいてデー
タの転送が制御される複数の転送回路を有する第２の回
路ブロックとを備え、上記第１の回路ブロックは、上記
第２の回路ブロックの各転送回路から要求されたクロッ
ク要求信号を解読するクロック要求信号解読部と、基準
クロックと同期クロックとに基づいて転送制御用の複数
のシリアルクロックを生成するシリアルクロック生成
部、外部から供給された制御データをラッチし、上記シ
リアルクロック生成部を制御するレジスタ部、及び上記
クロック要求信号解読部から出力される解読信号に基づ
いて、上記シリアルクロック生成部にクロック停止信号
を供給してシリアルクロックの生成動作を制御するクロ
ック停止信号生成部を備えた複数のチャンネルと、上記
シリアルクロック生成部で生成された複数のシリアルク
ロックが供給され、上記第２の回路ブロックの各転送回
路から要求されたシリアルクロックを対応する転送回路
に供給する出力クロック選択部とを有し、上記第２の回
路ブロックの各転送回路は、各々が必要とするシリアル
クロックの選択信号を上記出力クロック選択部に供給し
て制御し、この出力クロック選択部から供給されたシリ
アルクロックに応答して、入力されたデータを受信する
複数の受信部と、これら複数の受信部に対応して設けら
れ、上記出力クロック選択部から供給されたシリアルク
ロックに応答して、転送データを出力する複数の送信部
とを有し、上記第１の回路ブロックを上記第２の回路ブ
ロック中の複数の転送回路で共用することを特徴として
いる。
【００２２】請求項１１に記載したように、請求項１０
のシリアルデータ転送回路において、前記シリアルクロ
ック生成部からクロック停止信号が供給されて動作が停
止される一部の回路は、前記基準クロックを分周してシ
リアルクロックを生成する複数の分周回路の少なくとも
１つであることを特徴とする。
【００２３】請求項１２に記載したように、請求項１０
または１１のシリアルデータ転送回路において、前記レ
ジスタ部は、バスを介してＣＰＵに接続され、ＣＰＵか
ら制御データが供給されることを特徴とする。
【００２４】請求項１のような構成によれば、シリアル
クロック生成手段で生成した複数のシリアルクロック
を、出力クロック選択手段によって複数の受信手段と複
数の送信手段に振り分けるので、転送するクロックレー
トが同じ場合には、転送制御用のシリアルクロックを共
用でき、設定を簡単化できる。
【００２５】請求項２に示すように、クロック停止手段
によって要求のないシリアルクロックの生成を停止すれ
ば、複数個のシリアルデータ転送回路を製品に内蔵し、
且つ同一クロックレートを実現する場合に、無駄な電力
消費を削減して低消費電力化が図れる。
【００２６】請求項３に示すように、クロック停止手段
は、クロック要求信号解読部とクロック停止信号生成部
とで構成できる。
【００２７】請求項４に示すように、制御データをＣＰ
Ｕから供給してシリアルデータ転送回路を制御すること
により、種々のデバイスやシステムに容易に適用でき
る。
【００２８】また、請求項５のような構成によれば、シ
リアルクロック生成部で生成した複数のシリアルクロッ
クを、出力クロック選択部によって複数の受信部と複数
の送信部に振り分けるので、第１の回路ブロックを第２
の回路ブロック中の複数の転送回路で共用でき、複数個
のシリアルデータ転送回路を製品に内蔵し、転送するク
ロックレートが同じ場合には、転送制御用のシリアルク
ロックを共用して設定を簡単化できる。
【００２９】請求項６に示すように、クロック停止信号
生成部を更に設け、複数個のシリアルデータ転送回路を
製品に内蔵し、且つ同一クロックレートを実現する場合
に、前記第２の回路ブロックから要求されないシリアル
クロックの生成を停止すれば、無駄な電力消費を削減し
て低消費電力化が図れる。
【００３０】請求項７に示すように、クロック要求信号
解読部を更に設け、このクロック要求信号解読部から出
力された解読信号をクロック停止信号生成部に供給すれ
ば、シリアルクロック生成部の一部の回路の動作をクロ
ック要求信号に応じて容易に停止させることができ、容
易に低消費電力化が図れる。
【００３１】請求項８に示すように、分周回路の少なく
とも１つをクロック停止信号で停止すると効率良く低消
費電力化できる。
【００３２】請求項９に示すように、制御データをＣＰ
Ｕから供給してシリアルデータ転送回路を制御すること
により、種々のデバイスやシステムに容易に適用でき
る。
【００３３】請求項１０のような構成によれば、シリア
ルクロック生成部で生成した複数のシリアルクロック
を、出力クロック選択部によって複数の受信部と複数の
送信部に振り分けるので、第１の回路ブロックを第２の
回路ブロック中の複数の転送回路で共用でき、転送する
クロックレートが同じ場合には、転送制御用のシリアル
クロックを共用して設定を簡単化できる。また、複数の
転送回路間で転送制御用のシリアルクロックを共有化で
き、複数の回路で送信時または受信時に、同期クロック
を各チャンネルに供給して制御することにより、シリア
ルクロックを容易に同期させて使用できる。
【００３４】請求項１１に示すように、分周回路の少な
くとも１つをクロック停止信号で停止すると効率良く低
消費電力化できる。
【００３５】請求項１２に示すように、制御データをＣ
ＰＵから供給してシリアルデータ転送回路を制御するこ
とにより、種々のデバイスやシステムに容易に適用でき
る。
【００３６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１は、この発明の第１
の実施の形態に係るシリアルデータ転送回路の概略構成
を示すブロック図である。このシリアルデータ転送回路
の基本構成は、図１５に示した従来のシリアルデータ転
送回路におけるシリアルクロック生成部１５を独立さ
せ、且つこのシリアルクロック生成部１５から出力され
るシリアルクロックを複数の送信部１３と複数の受信部
１４に選択的に供給するための出力クロック選択部、上
記複数の送信部１３と複数の受信部１４からのクロック
要求信号を解読するクロック要求信号解読部、シリアル
クロック生成部１５で必要としない一部の回路部の動作
を停止させるクロック停止信号生成部等を設けたもので
ある。
【００３７】すなわち、独立させたシリアルクロック生
成部１５を含む回路ブロック１１Ａ中には、レジスタ部
１２−１、出力クロック選択部１６、クロック要求信号
解読部１７、及びクロック停止信号生成部１８が設けら
れ、回路ブロック１１Ｂ中には各々がレジスタ部１２−
２，１２−３、送信部１３及び受信部１４を有する転送
回路１１Ｂ−１，１１Ｂ−２，１１Ｂ−３，…が設けら
れている。
【００３８】上記シリアルクロック生成部１５には基準
クロックが入力され、この基準クロックから転送制御用
の複数のシリアルクロックが生成されて出力クロック選
択部１６に供給される。この出力クロック選択部１６に
よって選択されたシリアルクロックは、上記回路ブロッ
ク１１Ｂにおける転送回路１１Ｂ−１，１１Ｂ−２，１
１Ｂ−３，…中の送信部１３または受信部１４に選択信
号に応じて供給される。受信部１４には出力クロック選
択部１６から供給されたシリアルクロックに同期して転
送されたデータが入力され、出力クロック選択部１６か
ら供給されたシリアルクロックに同期して送信部１３か
らデータが出力される。上記レジスタ部１２−１，１２
−２，１２−３はそれぞれＣＰＵのバスに接続され、Ｃ
ＰＵから供給された制御データをラッチする。そして、
上記レジスタ部１２−１にラッチされた制御データに基
づいて上記シリアルクロック生成部１５が制御され、上
記レジスタ部１２−２にラッチされた制御データに基づ
いて送信部１３が制御され、上記レジスタ部１２−３に
ラッチされた制御データに基づいて受信部１４が制御さ
れる。また、上記受信部１４に転送されたデータは、レ
ジスタ部１２−３に供給され、バスを介してＣＰＵに供
給されるようになっており、上記送信部１３から転送す
るデータは、ＣＰＵからバスを介してレジスタ１２−２
に供給されるようになっている。
【００３９】上記回路ブロック１１Ｂにおける各転送回
路１１Ｂ−１，１１Ｂ−２，１１Ｂ−３，…中の送信部
１３及び受信部１４から出力されたシリアルクロックの
選択信号は上記出力クロック選択部１６に、クロック要
求信号はクロック要求信号解読部１７にそれぞれ供給さ
れる。クロック要求信号解読部１７でクロック要求信号
を解読して得られた信号はクロック停止信号生成部１８
に供給され、このクロック停止信号生成部１８から出力
されるクロック停止信号がシリアルクロック生成部１５
に供給されて各転送回路１１Ｂ−１，１１Ｂ−２，１１
Ｂ−３，…から要求のないシリアルクロックの生成が停
止される。
【００４０】次に、上記のような構成において動作を説
明する。回路ブロック１１Ｂ中の各転送回路１１Ｂ−
１，１１Ｂ−２，１１Ｂ−３，…より回路ブロック１１
Ａにクロック要求信号が入力されると、クロック要求信
号解読部１７で解読され、クロック停止信号生成部１８
からシリアルクロック生成部１５にクロック停止信号が
供給される。シリアルクロック生成部１５では基準クロ
ックに基づいてシリアルクロックを生成する際に、例え
ば基準クロックを分周する複数の分周回路のうちの１つ
を停止させることにより、上記クロック停止信号で指定
されたクロックの生成を停止する。また、ＣＰＵからバ
スを介してレジスタ部１２−１に供給された制御データ
により上記シリアルクロック生成部１５が制御され、生
成された複数のシリアルクロックが出力クロック選択部
１６に供給される。この出力クロック選択部１６には、
送信部１３及び受信部１４から選択信号が供給され、選
択されたシリアルクロックが回路ブロック１１−２中の
対応する送信部１３及び受信部１４にそれぞれ振り分け
て供給される。これによって、転送されたデータがシリ
アルクロックに同期して受信部１４に入力され、シリア
ルクロックに同期して送信部１３から出力される。この
データの転送動作は、ＣＰＵからバスを介してレジスタ
部１２−２，１２−３に供給された制御データにより制
御される。また、上記受信部１４に転送されたデータ
は、必要に応じてレジスタ部１２−３に供給されてラッ
チされ、バスを介してＣＰＵに供給され、上記送信部１
３から転送するデータは、ＣＰＵからバスを介してレジ
スタ１２−２に供給される。
【００４１】上記のような構成によれば、回路ブロック
１１Ｂ中の複数の転送回路１１Ｂ−１，１１Ｂ−２，１
１Ｂ−３，…で回路ブロック１１Ａを共用できるので、
複数個のシリアルデータ転送回路が内蔵された製品にお
いて、転送するクロックレートが同じ場合には、転送用
のシリアルクロックを共用でき、設定を簡単化できる。
また、複数個のシリアルデータ転送回路が内蔵された製
品において、同一クロックレートを実現する場合に、ク
ロック要求信号解読部１７とクロック停止信号生成部１
８とでシリアルクロック生成部１５中の不必要な一部の
回路の動作を停止し、要求のないシリアルクロックの生
成を停止させることができるので、無駄な電力消費を削
減して低消費電力化が図れる。更に、シリアルクロック
生成部１５を独立させているため、製品に内蔵するシリ
アルデータ転送回路の数を増加させたい場合には、転送
回路１１Ｂ−１，１１Ｂ−２，１１Ｂ−３，…の数を増
加させるだけで良く、従来の回路よりも回路規模の増大
を抑えることができる。しかも、消費電力の多いシリア
ルクロック生成部１５を共有化しているので、製品全体
の消費電力の増加も抑制できる。
【００４２】図２は、この発明の第２の実施の形態に係
るシリアルデータ転送回路の構成例を示すブロック図で
ある。図２において、上記図１と同一構成部には同じ符
号を付しており、回路ブロック１１Ａは４つのチャンネ
ル１９−１（ｃｈＡ），１９−２（ｃｈＢ），１９−３
（ｃｈＣ），１９−４（ｃｈＤ）を備え、第２の回路ブ
ロック１１Ｂは３つの送信部１３−１，１３−２，１３
−３と３つの受信部１４−１，１４−２，１４−３とを
備えている。上記チャンネル１９−１〜１９−４は同じ
回路構成になっており、各々に図１で示したレジスタ部
１２−１、シリアルクロック生成部１５、及びクロック
停止信号生成部１８が内蔵されている。上記各チャンネ
ル１９−１〜１９−４には基準クロックと外部同期クロ
ックが供給されるとともに、バスを介してＣＰＵに接続
されている。また、クロック要求信号解読部１７から各
チャンネルのクロック停止信号生成部１８に信号brava
r，brbvar，brcvar，brdvarが供給されてシリアルクロ
ックの生成動作が制御される。そして、これらのチャン
ネル１９−１〜１９−４からは、シリアルクロックbr00
x ，br01x ，br02x ，br05x （ｘはチャンネル名、チャ
ンネルｃｈＡならば、ｘはａで表現する）が生成され
る。そのとき各転送回路の送信部から入力される信号Uy
CHR ，UyMDR ，UyCHT ，UyMDT （ｙは転送回路の番号、
Ｕ２ならば、ｙは２で表現する）によって、各チャンネ
ルにクロック要求信号解読部１７で解読された信号が渡
され、必要のあるシリアルクロック以外のシリアルクロ
ックの生成を停止する信号を生成する。
【００４３】図３ないし図６はそれぞれ、上記図２に示
した回路から出力されるシリアルクロックのタイミング
チャートであり、送信部用のシリアルクロック（転送ク
ロック）Ｔ１〜Ｔ３と受信部用のシリアルクロック（転
送クロック）Ｒ１〜Ｒ３を示している。図３は転送クロ
ックＴ３、図４は転送クロックＲ３、図５は転送クロッ
クＴ２とＲ２、及び図６は転送クロックＲ１とＴ１をそ
れぞれ示しており、これらのタイミングチャートで示し
ているbr00a 等の信号は、チャンネル１９−１（ｃｈ
Ａ）の場合を代表としてあげている。他のチャンネル１
９−２（ｃｈＢ）〜１９−４（ｃｈＤ）も信号名の違い
だけで、基本的な動作は全く同じである。
【００４４】各チャンネル１９−１（ｃｈＡ）〜１９−
４（ｃｈＤ）内に内蔵されたクロック停止信号生成部１
８は、下表１に示される真理値表のような論理動作を行
うように構成されている。クロック停止信号は、br00ma
sk，br01mask，br02mask，br05maskの計４つとなってい
る。これらの信号は、各転送回路が要求している転送ク
ロックの種類によって状態が決められるようになってい
る。例えば、転送クロックＲ２が要求されたとすると、
表１で示されるように信号br01maskとbr05maskが１とな
る。br01mask＝１の場合はbr01a が停止し、br05mask＝
１の場合はbr05a を生成する回路まで停止するようにな
っている。
【００４５】
【表１】
【００４６】図７は、表１に示したような機能を実現す
るシリアルクロック生成部１５の具体的な回路構成例を
示している。シリアルクロック生成部１５は、フリップ
フロップ３１〜３４、インバータ３５〜３７、ノアゲー
ト３８〜４１及びアンドゲート４２から構成されてい
る。信号br00a はインバータ３５の入力端に供給され、
このインバータ３５の出力がフリップフロップ３１のク
ロック入力端及びノアゲート４０の一方の入力端に供給
される。ノアゲート４０の他方の入力端には信号br01ma
skが供給され、出力端から信号br01a が出力される。上
記フリップフロップ３１の出力ＱＮはこのフリップフロ
ップのデータ入力端Ｄ、ノアゲート４１の一方の入力
端、及びフリップフロップ３２のクロック入力端にそれ
ぞれ供給される。上記ノアゲート４１の他方の入力端に
は信号br02maskが供給され、その出力端から信号br02a
が出力される。
【００４７】信号brenはインバータ３６の入力端に、信
号br01mask，br02maskはアンドゲート４２の入力端にそ
れぞれ供給される。インバータ３６及びアンドゲート４
２の出力はそれぞれ、ノアゲート３８に供給される。ノ
アゲート３８の出力はインバータ３７の入力端に供給さ
れるとともに、反転されてフリップフロップ３１の端子
ＣＤに供給される。上記インバータ３７の出力及び信号
br05maskはノアゲート３９に供給される。ノアゲート３
９の出力は反転されてフリップフロップ３２〜３４の端
子ＣＤに供給される。フリップフロップ３２の出力ＱＮ
は、そのデータ入力端Ｄ及びフリップフロップ３３のク
ロック入力端に供給される。同様に、フリップフロップ
３３の出力ＱＮは、そのデータ入力端Ｄ及びフリップフ
ロップ３４のクロック入力端に供給される。そして、フ
リップフロップ３４の出力端Ｑから信号br05a が出力さ
れる。
【００４８】このような構成によれば、チャンネル１９
−１（ｃｈＡ）内で必要とするシリアルクロックのみを
生成することができる。転送モードとしては、おおまか
に送信用と受信用に分かれ、更に各々３種類に分類され
る。下表２及び下表３に分類したものを示している。そ
の分類したものから、あてはまるタイミングが図３ない
し図６のタイミングチャートとなる。例えば、表３の転
送クロック要求Ｔ３の場合のタイミングチャートは、図
３の転送クロックＴ３となる。転送クロックＴ１の場合
は、図６で示されるタイミングチャートになる。
【００４９】
【表２】
【００５０】
【表３】
【００５１】図８（ａ），（ｂ）及び図９（ａ），
（ｂ）はそれぞれ、上記図２の出力クロック選択部１６
中の転送回路１１Ｂ−１（Ｕ２）に対応するブロック図
であり、下表４ないし下表７はそれぞれ上記図８
（ａ）、図８（ｂ）、図９（ａ）、及び図９（ｂ）に対
応する真理値表である。
【００５２】
【表４】
【００５３】
【表５】
【００５４】
【表６】
【００５５】
【表７】
【００５６】転送回路１１Ｂ−１（Ｕ２）から出力され
る信号U2CHR ，U2MDR ，U2CHT ，U2MDT によって、この
転送回路１１Ｂ−１が必要としているシリアルクロック
を選択できるようになっている。これらの信号として、
U2CHR は転送回路１１Ｂ−１の受信部１４−１より出力
され、どのチャンネル中のシリアルクロック生成部を選
択するかを決定する。信号U2CHT は、送信部１３−１よ
り出力され、同様にどのチャンネル中のシリアルクロッ
ク生成部を選択するかを決定する。信号U2MDR，U2MDT
は、前述した表２，表３で示される転送モードを決定す
るのに使用される。
【００５７】図１０（ａ），（ｂ），（ｃ）、図１１
（ａ），（ｂ）、図１２（ａ），（ｂ）、及び図１３
（ａ），（ｂ）はそれぞれクロック要求信号解読部１７
の具体的な構成例を示すブロック図、図１４はクロック
要求信号解読部１７の論理式について説明するための図
である。また、下表８ないし下表１６はそれぞれ上記図
１０（ａ），図１０（ｂ），図１０（ｃ），図１１
（ａ），図１１（ｂ），図１２（ａ），図１２（ｂ），
図１３（ａ）及び図１３（ｂ）に示した回路にそれぞれ
対応した真理値表である。
【００５８】
【表８】
【００５９】
【表９】
【００６０】
【表１０】
【００６１】
【表１１】
【００６２】
【表１２】
【００６３】
【表１３】
【００６４】
【表１４】
【００６５】
【表１５】
【００６６】
【表１６】
【００６７】各転送回路１１Ｂ−１〜１１Ｂ−３から出
力されるクロック要求信号をクロック要求信号解読部１
７に供給して解読し、この解読信号を各チャンネル１９
−１〜１９−４中のシリアルクロック生成部に供給す
る。この際の個々の動作は、入力されたクロック要求信
号を転送モードの区別のために一旦分解して、各チャン
ネルのシリアルクロック生成部毎に信号を振り分け、最
終段のところでチャンネル毎に論理和を取って、各チャ
ンネル用の解読信号を生成している。この解読信号に基
づいて、各チャンネル中のクロック停止信号生成部が動
作するようになっている。
【００６８】上記のような構成によれば、回路ブロック
１１Ｂ中の複数の転送回路１１Ｂ−１，１１Ｂ−２，１
１Ｂ−３で回路ブロック１１Ａを共用できるので、複数
個のシリアルデータ転送回路が内蔵された製品におい
て、転送するクロックレートが同じ場合には、転送用の
シリアルクロックを共用でき、設定を簡単化できる。ま
た、複数個のシリアルデータ転送回路が内蔵された製品
において、同一クロックレートを実現する場合に、クロ
ック要求信号解読部１７とクロック停止信号生成部とで
各チャンネル１９−１〜１９−４におけるシリアルクロ
ック生成部中の不必要な一部の回路の動作を停止し、要
求のないシリアルクロックの生成を停止させることがで
きるので、無駄な電力消費を削減して低消費電力化が図
れる。更に、各チャンネル１９−１〜１９−４に外部か
ら同期クロックを供給して同期させているので、複数個
のシリアルデータ転送回路間で転送制御用のシリアルク
ロックを共有化でき、複数の回路で送信時または受信時
に、容易にシリアルクロックを同期させて使用すること
ができる。更に、製品に内蔵するシリアルデータ転送回
路の数を増加させたい場合には、転送回路１１Ｂ−１，
１１Ｂ−２，１１Ｂ−３，…の数を増加させるだけで良
く、従来の回路よりも回路規模の増大を抑えることがで
きる。しかも、消費電力の多い回路部を共有化している
ので、製品全体の消費電力の増加も抑制できる。
【００６９】
【発明の効果】以上説明したように、この発明によれ
ば、複数のシリアルデータ転送回路を製品に内蔵し、且
つ転送するクロックレートが同じ場合には、転送制御用
のシリアルクロックを共用でき、設定を簡単化できるシ
リアルデータ転送回路が得られる。
【００７０】また、複数のシリアルデータ転送回路を製
品に内蔵し、且つ同一クロックレートを実現する場合
に、無駄な電力消費を削減して低消費電力化が図れるシ
リアルデータ転送回路が得られる。
【００７１】更に、複数のシリアルデータ転送回路間で
転送制御用のシリアルクロックを共有化でき、複数の回
路で送信時または受信時に、容易にシリアルクロックを
同期させて使用できるシリアルデータ転送回路が得られ
る。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態に係るシリアルデ
ータ転送回路の概略構成を示すブロック図。
【図２】この発明の第２の実施の形態に係るシリアルデ
ータ転送回路の概略構成を示すブロック図。
【図３】図２に示した回路から出力される転送クロック
のタイミングチャート。
【図４】図２に示した回路から出力される転送クロック
のタイミングチャート。
【図５】図２に示した回路から出力される転送クロック
のタイミングチャート。
【図６】図２に示した回路から出力される転送クロック
のタイミングチャート。
【図７】シリアルクロック生成部の具体的な構成例を示
す回路図。
【図８】図２の出力クロック選択部中のシリアル転送回
路に対応するブロック図。
【図９】図２の出力クロック選択部中のシリアル転送回
路に対応するブロック図。
【図１０】クロック要求信号解読部の具体的な構成例を
示すブロック図。
【図１１】クロック要求信号解読部の具体的な構成例を
示すブロック図。
【図１２】クロック要求信号解読部の具体的な構成例を
示すブロック図。
【図１３】クロック要求信号解読部の具体的な構成例を
示すブロック図。
【図１４】クロック要求信号解読部の論理式について説
明するための図。
【図１５】従来のシリアルデータ転送回路の概略構成を
示すブロック図。
【図１６】従来のシリアルデータ転送回路の他の構成例
を示すブロック図。
【符号の説明】
１１Ａ…第１の回路ブロック、１１Ｂ…第２の回路ブロ
ック、１１Ｂ−１〜１１Ｂ−３…転送回路、１２−１，
１２−２，１２−３…レジスタ部、１３，１３−１〜１
３−３…送信部、１４，１４−１〜１４−３…受信部、
１５…シリアルクロック生成部、１６…出力クロック選
択部、１７…クロック要求信号解読部、１８…クロック
停止信号生成部、１９−１〜１９−４…チャンネル。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 基準クロックに基づいて転送制御用の複
    数のシリアルクロックを生成するシリアルクロック生成
    手段と、外部から供給された制御データをラッチし、上
    記シリアルクロック生成手段を制御する第１のレジスタ
    手段と、上記シリアルクロック生成手段で生成された複
    数のシリアルクロックが供給され、出力するクロックを
    選択する出力クロック選択手段と、この出力クロック選
    択手段から供給されたシリアルクロックに応答してデー
    タを受信する複数の受信手段と、これら複数の受信手段
    に対応して設けられ、上記出力クロック選択手段から供
    給されたシリアルクロックに応答してデータを送信する
    複数の送信手段と、上記複数の送信手段にそれぞれ対応
    して設けられ、外部から供給された制御データをラッチ
    して対応する送信手段を制御する第２のレジスタ手段
    と、上記複数の受信手段にそれぞれ対応して設けられ、
    外部から供給された制御データをラッチして対応する受
    信手段を制御する第３のレジスタ手段とを具備すること
    を特徴とするシリアルデータ転送回路。
  2. 【請求項２】 前記複数の受信手段及び送信手段から要
    求されないシリアルクロックの生成を停止するクロック
    停止手段を更に具備することを特徴とする請求項１に記
    載のシリアルデータ転送回路。
  3. 【請求項３】 前記クロック停止手段は、前記複数の受
    信手段及び前記複数の送信手段のクロック要求信号を解
    読するクロック要求信号解読部と、このクロック要求信
    号解読部から出力された解読信号に基づいて前記シリア
    ルクロック生成手段にクロック停止信号を供給して一部
    の回路の動作を停止させるクロック停止信号生成部とを
    備えることを特徴とする請求項２に記載のシリアルデー
    タ転送回路。
  4. 【請求項４】 前記第１のレジスタ手段及び前記複数の
    第２，第３のレジスタ手段はそれぞれバスを介してＣＰ
    Ｕに接続され、ＣＰＵから前記制御データが供給される
    ことを特徴とする請求項１ないし３いずれか１つの項に
    記載のシリアルデータ転送回路。
  5. 【請求項５】 基準クロックに基づいて転送制御用の複
    数のシリアルクロックを発生する第１の回路ブロック
    と、この第１の回路ブロックから供給された複数のシリ
    アルクロックに基づいてデータの転送が制御される複数
    の転送回路を有する第２の回路ブロックとを備え、 前記第１の回路ブロックは、基準クロックに基づいて転
    送制御用の複数のシリアルクロックを生成するシリアル
    クロック生成部と、外部から供給された制御データをラ
    ッチし、上記シリアルクロック生成部を制御する第１の
    レジスタ部と、上記シリアルクロック生成部で生成され
    た複数のシリアルクロックが供給され、上記第２の回路
    ブロックの各転送回路から要求されたシリアルクロック
    を対応する転送回路に供給する出力クロック選択部とを
    有し、 上記第２の回路ブロックの各転送回路は、上記出力クロ
    ック選択部から供給されたシリアルクロックに応答して
    入力されたデータを受信する複数の受信部と、これら複
    数の受信部に対応して設けられ、上記出力クロック選択
    部から供給されたシリアルクロックに応答してデータを
    出力する複数の送信部と、上記複数の送信部にそれぞれ
    対応して設けられ、外部から供給された制御データをラ
    ッチして上記送信部を制御する複数の第２のレジスタ部
    と、上記複数の受信部にそれぞれ対応して設けられ、外
    部から供給された制御データをラッチして上記受信部を
    制御する第３のレジスタ部とを有し、 上記第１の回路ブロックを上記第２の回路ブロック中の
    複数の転送回路で共用することを特徴とするシリアルデ
    ータ転送回路。
  6. 【請求項６】 クロック停止信号を出力して前記シリア
    ルクロック生成部で生成するシリアルクロックの生成を
    停止するクロック停止信号生成部を更に具備し、前記第
    ２の回路ブロックから要求されないシリアルクロックの
    生成を停止することを特徴とする請求項５に記載のシリ
    アルデータ転送回路。
  7. 【請求項７】 前記第２の回路ブロック中の各受信部及
    び送信部から供給されたクロック要求信号を解読するク
    ロック要求信号解読部を更に具備し、このクロック要求
    信号解読部から出力された解読信号に基づいて前記シリ
    アルクロック生成部にクロック停止信号を供給して一部
    の回路の動作を停止させることを特徴とする請求項６に
    記載のシリアルデータ転送回路。
  8. 【請求項８】 前記シリアルクロック生成部からクロッ
    ク停止信号が供給されて動作が停止される一部の回路
    は、前記基準クロックを分周してシリアルクロックを生
    成する複数の分周回路の少なくとも１つであることを特
    徴とする請求項６または７に記載のシリアルデータ転送
    回路。
  9. 【請求項９】 前記第１ないし第３のレジスタ部はそれ
    ぞれ、バスを介してＣＰＵに接続され、ＣＰＵから制御
    データが供給されることを特徴とする請求項５ないし８
    いずれか１つの項に記載のシリアルデータ転送回路。
  10. 【請求項１０】 基準クロックと同期クロックとに基づ
    いて転送制御用の複数のシリアルクロックを発生する第
    １の回路ブロックと、この第１の回路ブロックから供給
    された複数のシリアルクロックに基づいてデータの転送
    が制御される複数の転送回路を有する第２の回路ブロッ
    クとを備え、 上記第１の回路ブロックは、上記第２の回路ブロックの
    各転送回路から要求されたクロック要求信号を解読する
    クロック要求信号解読部と、基準クロックと同期クロッ
    クとに基づいて転送制御用の複数のシリアルクロックを
    生成するシリアルクロック生成部、外部から供給された
    制御データをラッチし、上記シリアルクロック生成部を
    制御するレジスタ部、及び上記クロック要求信号解読部
    から出力される解読信号に基づいて、上記シリアルクロ
    ック生成部にクロック停止信号を供給してシリアルクロ
    ックの生成動作を制御するクロック停止信号生成部を備
    えた複数のチャンネルと、上記シリアルクロック生成部
    で生成された複数のシリアルクロックが供給され、上記
    第２の回路ブロックの各転送回路から要求されたシリア
    ルクロックを対応する転送回路に供給する出力クロック
    選択部とを有し、 上記第２の回路ブロックの各転送回路は、各々が必要と
    するシリアルクロックの選択信号を上記出力クロック選
    択部に供給して制御し、この出力クロック選択部から供
    給されたシリアルクロックに応答して、入力されたデー
    タを受信する複数の受信部と、これら複数の受信部に対
    応して設けられ、上記出力クロック選択部から供給され
    たシリアルクロックに応答して、転送データを出力する
    複数の送信部とを有し、 上記第１の回路ブロックを上記第２の回路ブロック中の
    複数の転送回路で共用することを特徴とするシリアルデ
    ータ転送回路。
  11. 【請求項１１】 前記シリアルクロック生成部からクロ
    ック停止信号が供給されて動作が停止される一部の回路
    は、前記基準クロックを分周してシリアルクロックを生
    成する複数の分周回路の少なくとも１つであることを特
    徴とする請求項１０に記載のシリアルデータ転送回路。
  12. 【請求項１２】 前記レジスタ部は、バスを介してＣＰ
    Ｕに接続され、ＣＰＵから制御データが供給されること
    を特徴とする請求項１０または１１に記載のシリアルデ
    ータ転送回路。
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