JP2991023B2 - データ送信装置、データ送受信装置及びシステム - Google Patents
データ送信装置、データ送受信装置及びシステムInfo
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4239—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with asynchronous protocol
Description
【０００１】
【産業上の利用分野】本発明は、データ転送装置に係
り、特にデータ信号線における信号遅延を考慮したデー
タ転送装置に関する発明である。
り、特にデータ信号線における信号遅延を考慮したデー
タ転送装置に関する発明である。
【０００２】
【従来の技術】近年、ますます高まるコンピュータの高
速処理とともに、データ転送装置においてもより高速な
データ転送が望まれている。しかし一般にデータ転送に
おいて、データの送信部と受信部とを結ぶ信号線が長く
なれば長くなるほど、その信号線にかかる信号遅延は大
きくなる。このような信号遅延は転送処理におけるオー
バーヘッドであり、無視することができない。したがっ
てその遅延時間を考慮したデータ転送回路が必要となっ
ている。
速処理とともに、データ転送装置においてもより高速な
データ転送が望まれている。しかし一般にデータ転送に
おいて、データの送信部と受信部とを結ぶ信号線が長く
なれば長くなるほど、その信号線にかかる信号遅延は大
きくなる。このような信号遅延は転送処理におけるオー
バーヘッドであり、無視することができない。したがっ
てその遅延時間を考慮したデータ転送回路が必要となっ
ている。
【０００３】図６は従来技術におけるブロック構成図を
示したものである。データ送信装置６１は、バス信号線
６４を通じてメモリモジュール等のデータ受信装置６
２、６３にデータを転送する。データ送信装置６１から
送られるデータは、フリップフロップ回路６５からクロ
ックＴａで送出され、そのクロックＴａのタイミングに
合わせて、データ受信部６２のフリップフロップ回路６
６と、データ受信部６３のフリップフロップ回路６７と
は、それぞれクロックＴｂのタイミングでデータを取り
込む。
示したものである。データ送信装置６１は、バス信号線
６４を通じてメモリモジュール等のデータ受信装置６
２、６３にデータを転送する。データ送信装置６１から
送られるデータは、フリップフロップ回路６５からクロ
ックＴａで送出され、そのクロックＴａのタイミングに
合わせて、データ受信部６２のフリップフロップ回路６
６と、データ受信部６３のフリップフロップ回路６７と
は、それぞれクロックＴｂのタイミングでデータを取り
込む。
【０００４】このような従来技術における各部の動作の
タイムチャートを図７に示す。図に示すようにフリップ
フロップ回路６６におけるデータの受信と、フリップフ
ロップ回路６７におけるデータの受信には、Ｔｄに示さ
れる遅延時間の差が生じる。これはデータ送信部と、デ
ータ受信部６２、６３との間のバス信号線の配線長が異
なることによって生じるものである。
タイムチャートを図７に示す。図に示すようにフリップ
フロップ回路６６におけるデータの受信と、フリップフ
ロップ回路６７におけるデータの受信には、Ｔｄに示さ
れる遅延時間の差が生じる。これはデータ送信部と、デ
ータ受信部６２、６３との間のバス信号線の配線長が異
なることによって生じるものである。
【０００５】そのためデータ受信部６２、６３のデータ
入力には、フリップフロップ回路６７の入力Ｃのタイミ
ングを、データが到着してからデータを取り込むまでに
かかるセットアップ分を考慮したクロックＴＢを出力
し、フリップフロップ回路５２とフリップフロップ回路
５３にデータを取り込む。
入力には、フリップフロップ回路６７の入力Ｃのタイミ
ングを、データが到着してからデータを取り込むまでに
かかるセットアップ分を考慮したクロックＴＢを出力
し、フリップフロップ回路５２とフリップフロップ回路
５３にデータを取り込む。
【０００６】以上のように従来技術では受側のクロック
タイミングに遅延時間の差Ｔｄ分を考慮して設計するも
のである。
タイミングに遅延時間の差Ｔｄ分を考慮して設計するも
のである。
【０００７】
【発明が解決しようとする課題】しかし上記従来技術で
は、同期をとったデータ転送を行うために、送信部と複
数の受信部の実装上の位置関係から生じた遅延時間の差
の分だけデータ転送間隔を延ばす必要があり、これがデ
ータ転送の高速化の妨げになっていた。
は、同期をとったデータ転送を行うために、送信部と複
数の受信部の実装上の位置関係から生じた遅延時間の差
の分だけデータ転送間隔を延ばす必要があり、これがデ
ータ転送の高速化の妨げになっていた。
【０００８】本発明の目的は、この問題に対して遅延時
間の差によるデータ転送間隔の増加を最小にすることを
目的としたクロック位相シフト方式を提供することにあ
る。
間の差によるデータ転送間隔の増加を最小にすることを
目的としたクロック位相シフト方式を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に本発明では、アドレスによって管理された複数のデー
タ転送先に信号線を通してデータを転送するデータ転送
装置において、複数の遅延素子を通すことにより少しず
つ位相の異なる複数のクロックを生成するクロック生成
手段と、データ転送先のアドレスから前記クロック生成
手段で生成された複数の位相の異なるクロックの一つを
選択するクロック選択手段と、そのクロック選択手段で
選択したクロックによって前記データ転送先にデータを
転送する手段とを有することにより達成される。
に本発明では、アドレスによって管理された複数のデー
タ転送先に信号線を通してデータを転送するデータ転送
装置において、複数の遅延素子を通すことにより少しず
つ位相の異なる複数のクロックを生成するクロック生成
手段と、データ転送先のアドレスから前記クロック生成
手段で生成された複数の位相の異なるクロックの一つを
選択するクロック選択手段と、そのクロック選択手段で
選択したクロックによって前記データ転送先にデータを
転送する手段とを有することにより達成される。
【００１０】
【作用】データ転送の際、転送先のアドレスから転送先
にデータが届くまでにかかる信号遅延分を考慮し、それ
を補正するクロックでデータを転送することにより、ど
の転送先においても同一の受け取りタイミングでデータ
を取り込むことが可能となり、より高速なデータ転送を
実現することができる。
にデータが届くまでにかかる信号遅延分を考慮し、それ
を補正するクロックでデータを転送することにより、ど
の転送先においても同一の受け取りタイミングでデータ
を取り込むことが可能となり、より高速なデータ転送を
実現することができる。
【００１１】
【実施例】以下、本発明の一実施例を図面をもって詳細
に説明する．図１は本発明の一実施例を示すブロック図
である。図中において、１はメモリ制御部を、２−１か
ら２−ｎは各メモリモジュールを示しており、メモリ制
御部１に対してメモリモジュール２−１は最も近い位置
関係にあり、順にメモリ制御部１から遠くなり、そして
メモリモジュール２−ｎはメモリ制御部１に対して最も
遠い位置関係となっている。これらのメモリモジュール
はすべてアドレスによって管理されている。また２−１
から２−ｎまでの各メモリモジュールと、制御部１とは
それぞれアドレス信号線、制御信号線、書き込みデータ
線、読み出しデータ線等からなるバスによってメモリ制
御部１と接続されている。このような構成においてメモ
リモジュール２−１とメモリ制御部１とを結ぶバスの長
さは最も短く、メモリモジュール２−ｎとメモリ制御部
１を結ぶバスの長さは最も長くなっている。
に説明する．図１は本発明の一実施例を示すブロック図
である。図中において、１はメモリ制御部を、２−１か
ら２−ｎは各メモリモジュールを示しており、メモリ制
御部１に対してメモリモジュール２−１は最も近い位置
関係にあり、順にメモリ制御部１から遠くなり、そして
メモリモジュール２−ｎはメモリ制御部１に対して最も
遠い位置関係となっている。これらのメモリモジュール
はすべてアドレスによって管理されている。また２−１
から２−ｎまでの各メモリモジュールと、制御部１とは
それぞれアドレス信号線、制御信号線、書き込みデータ
線、読み出しデータ線等からなるバスによってメモリ制
御部１と接続されている。このような構成においてメモ
リモジュール２−１とメモリ制御部１とを結ぶバスの長
さは最も短く、メモリモジュール２−ｎとメモリ制御部
１を結ぶバスの長さは最も長くなっている。
【００１２】また３は外部からの処理要求を受けて、メ
モリ制御部１の各部を制御し、各メモリモジュール２−
１〜２−ｎに制御信号を送る制御回路である。４−１
は、クロックＴ１を複数の遅延素子に通すことによって
位相の異なる複数のクロックを生成し、データを書き込
むメモリモジュールのアドレスに応じてそれらの位相の
異なる複数のクロックの一つを出力クロックＴＡとして
出力する送信用クロック選択回路であり、４−２は、ク
ロックＴ２を複数の遅延素子に通すことで位相の異なる
複数のクロックを生成し、データを読み出すメモリモジ
ュールのアドレスに応じて、その複数のクロックの一つ
を出力クロックＴＣとして出力する受信用クロック選択
回路である。また５−１はアドレス受け取り用のフリッ
プフロップ回路で、５−２はメモリモジュールへのアド
レス送信用のフリップフロップ回路で、５−３はメモリ
モジュールへの制御信号送信用フリップフロップ回路、
５−４はメモリモジュールにへのデータ送信用のフリッ
プフロップ回路で、５−５はメモリモジュールからのデ
ータ受信用のフリップフロップ回路で、５−６は上位装
置からのデータ入力用のフリップフロップ回路で、５−
７は上位装置へのデータ出力用フリップフロップ回路で
ある。フリップフロップ回路５−１、５−６、５−７は
クロックＴ０で、またフリップフロップ回路５−２、５
−３、５−４は選択回路４−１からのクロックＴＡで、
フリップフロップ回路５−５は選択回路４−２からのク
ロックＴＣで動作するものである。
モリ制御部１の各部を制御し、各メモリモジュール２−
１〜２−ｎに制御信号を送る制御回路である。４−１
は、クロックＴ１を複数の遅延素子に通すことによって
位相の異なる複数のクロックを生成し、データを書き込
むメモリモジュールのアドレスに応じてそれらの位相の
異なる複数のクロックの一つを出力クロックＴＡとして
出力する送信用クロック選択回路であり、４−２は、ク
ロックＴ２を複数の遅延素子に通すことで位相の異なる
複数のクロックを生成し、データを読み出すメモリモジ
ュールのアドレスに応じて、その複数のクロックの一つ
を出力クロックＴＣとして出力する受信用クロック選択
回路である。また５−１はアドレス受け取り用のフリッ
プフロップ回路で、５−２はメモリモジュールへのアド
レス送信用のフリップフロップ回路で、５−３はメモリ
モジュールへの制御信号送信用フリップフロップ回路、
５−４はメモリモジュールにへのデータ送信用のフリッ
プフロップ回路で、５−５はメモリモジュールからのデ
ータ受信用のフリップフロップ回路で、５−６は上位装
置からのデータ入力用のフリップフロップ回路で、５−
７は上位装置へのデータ出力用フリップフロップ回路で
ある。フリップフロップ回路５−１、５−６、５−７は
クロックＴ０で、またフリップフロップ回路５−２、５
−３、５−４は選択回路４−１からのクロックＴＡで、
フリップフロップ回路５−５は選択回路４−２からのク
ロックＴＣで動作するものである。
【００１３】またメモリモジュール２−１〜２−ｎに
は、それぞれアドレス信号受信用のフリップフロップ回
路２−１Ａ〜２−ｎＡ、制御信号受信用のフリップフロ
ップ回路２−１Ｂ〜２−ｎＢ、データ信号受信用のフリ
ップフロップ回路２−１Ｃ〜２−ｎＣ、データ信号送信
用のフリップフロップ回路２−１Ｄ〜２−ｎＤ、があ
り、それらは全て同一の位相であるクロックＴＢで動作
するものである。
は、それぞれアドレス信号受信用のフリップフロップ回
路２−１Ａ〜２−ｎＡ、制御信号受信用のフリップフロ
ップ回路２−１Ｂ〜２−ｎＢ、データ信号受信用のフリ
ップフロップ回路２−１Ｃ〜２−ｎＣ、データ信号送信
用のフリップフロップ回路２−１Ｄ〜２−ｎＤ、があ
り、それらは全て同一の位相であるクロックＴＢで動作
するものである。
【００１４】この構成において、制御部３が外部からの
処理要求、例えばメモリモジュールに対するデータ書き
込み指示信号を受け取ると、フリップフロップ回路５−
１でアドレス信号を受け取り、選択回路４−１にそのア
ドレス信号を送り、選択回路４−１では、送られたきた
アドレス信号に対応したタイミングクロックＴＡを選択
し、フリップフロップ回路５−２、５−３、５−４に対
し出力する。
処理要求、例えばメモリモジュールに対するデータ書き
込み指示信号を受け取ると、フリップフロップ回路５−
１でアドレス信号を受け取り、選択回路４−１にそのア
ドレス信号を送り、選択回路４−１では、送られたきた
アドレス信号に対応したタイミングクロックＴＡを選択
し、フリップフロップ回路５−２、５−３、５−４に対
し出力する。
【００１５】また制御部３に対する要求がメモリモジュ
ールからのデータ読み出し要求である場合には、フリッ
プフロップ回路５−１で受けたアドレスは、選択回路４
−１及び選択回路４−２に送られる。選択回路４−１、
選択回路４−２ではそのアドレスに応じたクロックＴ
Ａ、クロックＴＣをそれぞれ出力する。
ールからのデータ読み出し要求である場合には、フリッ
プフロップ回路５−１で受けたアドレスは、選択回路４
−１及び選択回路４−２に送られる。選択回路４−１、
選択回路４−２ではそのアドレスに応じたクロックＴ
Ａ、クロックＴＣをそれぞれ出力する。
【００１６】次に、図１の構成における各部の動作タイ
ミングを図２及び図３のタイムチャートでさらに詳細に
説明する。
ミングを図２及び図３のタイムチャートでさらに詳細に
説明する。
【００１７】図２は、メモリ制御部１から、メモリモジ
ュール２−１〜２−ｎに対するデータ転送、つまりメモ
リにデータの書き込む際の動作タイミングの例である。
ュール２−１〜２−ｎに対するデータ転送、つまりメモ
リにデータの書き込む際の動作タイミングの例である。
【００１８】図中において、外部（例えば上位装置）か
ら書き込み要求が制御部３にきた場合、アドレス信号は
フリップフロップ回路５−１を通し、選択回路４−１に
送られる。また上位装置からのデータ信号はフリップフ
ロップ回路５−６を通じフリップフロップ回路５−４に
送られる。選択回路４−１では、送られてきたアドレス
信号によって、位相をシフトしたクロックＴＡを出力す
る。このクロックＴＡによって、フリップフロップ回路
５−２からアドレス信号を、フリップフロップ回路５−
３から制御信号を、フリップフロップ回路５−４からデ
ータ信号をデータ転送先のメモリモジュールに出力す
る。
ら書き込み要求が制御部３にきた場合、アドレス信号は
フリップフロップ回路５−１を通し、選択回路４−１に
送られる。また上位装置からのデータ信号はフリップフ
ロップ回路５−６を通じフリップフロップ回路５−４に
送られる。選択回路４−１では、送られてきたアドレス
信号によって、位相をシフトしたクロックＴＡを出力す
る。このクロックＴＡによって、フリップフロップ回路
５−２からアドレス信号を、フリップフロップ回路５−
３から制御信号を、フリップフロップ回路５−４からデ
ータ信号をデータ転送先のメモリモジュールに出力す
る。
【００１９】例えば、データの送信指示がメモリモジュ
ール２−ｎに対するものである場合、選択回路４−１に
はそのメモリモジュール２−ｎに対応したクロックを選
択する。このとき、そのメモリモジュール２−ｎは、メ
モリ制御部１に対してもっとも遠い位置関係であり、各
信号線からなるバスも最も長いものである。このためこ
れらの信号線にかかる信号遅延は、他のどのメモリモジ
ュールにかかる信号遅延よりも、大きいものとなる。こ
のとき選択回路４−１は入力したクロックＴ１を最速の
状態で、つまり遅延素子を通すことのない状態で、クロ
ックＴＡとして出力する。
ール２−ｎに対するものである場合、選択回路４−１に
はそのメモリモジュール２−ｎに対応したクロックを選
択する。このとき、そのメモリモジュール２−ｎは、メ
モリ制御部１に対してもっとも遠い位置関係であり、各
信号線からなるバスも最も長いものである。このためこ
れらの信号線にかかる信号遅延は、他のどのメモリモジ
ュールにかかる信号遅延よりも、大きいものとなる。こ
のとき選択回路４−１は入力したクロックＴ１を最速の
状態で、つまり遅延素子を通すことのない状態で、クロ
ックＴＡとして出力する。
【００２０】また、選択回路４−１に送られたアドレス
が、メモリモジュール２−１の中のメモリに対応するア
ドレスである場合には、メモリモジュール２−ｎの場合
とは逆に、信号遅延も最小のものとなるため、選択回路
は入力クロックＴ１を最も遅い状態で、つまり前記メモ
リモジュール２−ｎにおいてフリップフロップ回路５−
４からフリップフロップ回路５−１２までのデータ信号
線にかかる信号遅延の分だけ、十分に位相をシフトした
クロックを出力クロックＴＡとして出力する。
が、メモリモジュール２−１の中のメモリに対応するア
ドレスである場合には、メモリモジュール２−ｎの場合
とは逆に、信号遅延も最小のものとなるため、選択回路
は入力クロックＴ１を最も遅い状態で、つまり前記メモ
リモジュール２−ｎにおいてフリップフロップ回路５−
４からフリップフロップ回路５−１２までのデータ信号
線にかかる信号遅延の分だけ、十分に位相をシフトした
クロックを出力クロックＴＡとして出力する。
【００２１】このように、選択回路４−１では、入力さ
れたアドレスによって、メモリ制御部１と各メモリモジ
ュールの信号線における信号遅延を考慮したクロックを
選択し、その選択したクロックをクロックＴＡとしてフ
リップフロップ回路５−２、５−３、５−４に供給す
る。フリップフロップ回路５−２、５−３、５−４で
は、このクロックＴＡで各メモリモジュールに対してデ
ータの送信を行う。
れたアドレスによって、メモリ制御部１と各メモリモジ
ュールの信号線における信号遅延を考慮したクロックを
選択し、その選択したクロックをクロックＴＡとしてフ
リップフロップ回路５−２、５−３、５−４に供給す
る。フリップフロップ回路５−２、５−３、５−４で
は、このクロックＴＡで各メモリモジュールに対してデ
ータの送信を行う。
【００２２】これにより出力信号のクロックを調整し
て、どのメモリモジュールにおけるフリップフロップ回
路でも同じクロックタイミングでデータを受信し取り込
むことができるため、遅延時間の差によるデータ転送間
隔の増加を止め、連続したデータ転送をより高速に行う
ことが可能となる。
て、どのメモリモジュールにおけるフリップフロップ回
路でも同じクロックタイミングでデータを受信し取り込
むことができるため、遅延時間の差によるデータ転送間
隔の増加を止め、連続したデータ転送をより高速に行う
ことが可能となる。
【００２３】一方、図３はメモリモジュール２−１〜２
−ｎから、メモリ制御部１に対するデータの転送、いわ
ゆるデータの読み出しの場合におけるクロック動作タイ
ミングの一例である。
−ｎから、メモリ制御部１に対するデータの転送、いわ
ゆるデータの読み出しの場合におけるクロック動作タイ
ミングの一例である。
【００２４】上位装置から読み出し要求が制御部３に送
られると、フリップフロップ回路５−１にてアドレスを
受け、そのアドレスは選択回路４−１及び選択回路４−
２に送られ、書き込みにおける場合と同様、遅延素子に
より位相をシフトしたクロックＴＡ及びＴＣをそれぞれ
出力する。
られると、フリップフロップ回路５−１にてアドレスを
受け、そのアドレスは選択回路４−１及び選択回路４−
２に送られ、書き込みにおける場合と同様、遅延素子に
より位相をシフトしたクロックＴＡ及びＴＣをそれぞれ
出力する。
【００２５】この場合のクロックＴＡには、前述の書き
込みの場合と同様にアドレスに対応するクロックを選択
し、出力する。このクロックＴＡでフリップフロップ回
路５−２からアドレス信号を、フリップフロップ回路５
−３から制御信号をそれぞれ出力し、該当するアドレス
のメモリモジュールからデータの読み出しが行われる。
各メモリパッケージ２−１〜２−ｎにおいて用意された
読み出しデータはフリップフロップ回路２−１Ｄ〜２−
ｎＤからクロックＴＢで送信される。
込みの場合と同様にアドレスに対応するクロックを選択
し、出力する。このクロックＴＡでフリップフロップ回
路５−２からアドレス信号を、フリップフロップ回路５
−３から制御信号をそれぞれ出力し、該当するアドレス
のメモリモジュールからデータの読み出しが行われる。
各メモリパッケージ２−１〜２−ｎにおいて用意された
読み出しデータはフリップフロップ回路２−１Ｄ〜２−
ｎＤからクロックＴＢで送信される。
【００２６】メモリ制御装置１では、例えば、読み出し
データのアドレスがメモリモジュール２−１にある場
合、メモリモジュール２−１とメモリ制御部１との間に
かかる信号遅延は最も小さいものであり、このとき、選
択回路４−２はクロックＴ２に最速のクロックを、つま
り遅延素子を通すことのないクロックを選択し、クロッ
クＴＣとして出力する。
データのアドレスがメモリモジュール２−１にある場
合、メモリモジュール２−１とメモリ制御部１との間に
かかる信号遅延は最も小さいものであり、このとき、選
択回路４−２はクロックＴ２に最速のクロックを、つま
り遅延素子を通すことのないクロックを選択し、クロッ
クＴＣとして出力する。
【００２７】また、読み出しデータのアドレスがメモリ
制御部１に対して最も遠い位置にあるメモリモジュール
２−ｎにある場合には、その間にかかる信号遅延分を考
慮して、適当な数の遅延素子を通したクロックを選択
し、クロックＴＣとして出力する。
制御部１に対して最も遠い位置にあるメモリモジュール
２−ｎにある場合には、その間にかかる信号遅延分を考
慮して、適当な数の遅延素子を通したクロックを選択
し、クロックＴＣとして出力する。
【００２８】このように選択回路４−２は入力アドレス
から、該当するメモリモジュールとメモリ制御部１とを
接続する信号線にかかる遅延に応じて、入力クロックＴ
２の位相をシフトしたクロックＴＣをフリップフロップ
回路に出力する。
から、該当するメモリモジュールとメモリ制御部１とを
接続する信号線にかかる遅延に応じて、入力クロックＴ
２の位相をシフトしたクロックＴＣをフリップフロップ
回路に出力する。
【００２９】これにより、どのメモリモジュールからの
読み出しにおいてもセットアップ時間を最小にすること
ができ、遅延時間の差によるデータ転送間隔を最小限に
抑えて、より高速なデータ転送を実現することが可能と
なる。
読み出しにおいてもセットアップ時間を最小にすること
ができ、遅延時間の差によるデータ転送間隔を最小限に
抑えて、より高速なデータ転送を実現することが可能と
なる。
【００３０】また本発明は次のようなデータ転送の際に
も有効である。例えば図４は、複数のユニットがそれぞ
れデータの送信部及び受信部をもっている例を示すブロ
ック図であるが、図中において、ユニット４０１、４０
１’には、それぞれのユニットにおける処理要求を受け
各部を制御する制御部４０２、４０２’や、複数の遅延
素子によってクロックＴ１を複数の位相の異なるクロッ
クの中から、制御部４０２、４０２’より送られるアド
レス信号によって、それらのクロックの一つを選択しタ
イミングクロックＴＡとして各部に供給する選択回路４
０３、４０３’や、他ユニットに送信する制御信号を保
持するフリップフロップ回路４０４、４０４’、他ユニ
ットに送るデータを保持するフリップフロップ回路４０
５、４０５’、他ユニットから送られてきた制御信号を
受け取り保持するフリップフロップ回路４０６、４０
６’、他ユニットから送られてきたデータを受け取り保
持するフリップフロップ回路４０７、４０７’、また送
信時に制御部から送り指示を要求されるデータを保持す
るフリップフロップ回路４０８、４０８’、ユニットの
受信時にデータを保持しておくフリップフロップ回路４
０９、４０９’を有している。そしてこれらの複数のユ
ニットは互いに制御信号線４１０、４１３、データ線４
１１、４１２等の複数の信号線からなるバスで接続され
ている。
も有効である。例えば図４は、複数のユニットがそれぞ
れデータの送信部及び受信部をもっている例を示すブロ
ック図であるが、図中において、ユニット４０１、４０
１’には、それぞれのユニットにおける処理要求を受け
各部を制御する制御部４０２、４０２’や、複数の遅延
素子によってクロックＴ１を複数の位相の異なるクロッ
クの中から、制御部４０２、４０２’より送られるアド
レス信号によって、それらのクロックの一つを選択しタ
イミングクロックＴＡとして各部に供給する選択回路４
０３、４０３’や、他ユニットに送信する制御信号を保
持するフリップフロップ回路４０４、４０４’、他ユニ
ットに送るデータを保持するフリップフロップ回路４０
５、４０５’、他ユニットから送られてきた制御信号を
受け取り保持するフリップフロップ回路４０６、４０
６’、他ユニットから送られてきたデータを受け取り保
持するフリップフロップ回路４０７、４０７’、また送
信時に制御部から送り指示を要求されるデータを保持す
るフリップフロップ回路４０８、４０８’、ユニットの
受信時にデータを保持しておくフリップフロップ回路４
０９、４０９’を有している。そしてこれらの複数のユ
ニットは互いに制御信号線４１０、４１３、データ線４
１１、４１２等の複数の信号線からなるバスで接続され
ている。
【００３１】これらのフリップフロップ回路４０４、４
０４’４０５、４０５’は、それぞれ選択回路４０３、
４０３’が出力するクロックＴＡでデータをおよび制御
信号を出力するものである。また他ユニットからの信号
を受ける入力用のフリップフロップ回路４０６、４０
６’４０７、４０７’は、すべてはクロックＴ２で動作
するものである。
０４’４０５、４０５’は、それぞれ選択回路４０３、
４０３’が出力するクロックＴＡでデータをおよび制御
信号を出力するものである。また他ユニットからの信号
を受ける入力用のフリップフロップ回路４０６、４０
６’４０７、４０７’は、すべてはクロックＴ２で動作
するものである。
【００３２】このような回路構成において、例えばユニ
ット４０１に、ユニット４０１’へのデータ送信要求が
あったとすると、まずＴ０で動作するフリップフロップ
回路４０８にデータが用意される。制御部４０２ではユ
ニット４０１’のアドレスを選択回路４０３に送る。選
択回路４０３では、転送先のユニット４０１’のアドレ
スと、自ユニットのアドレスからその位置関係によって
生じる信号線の信号遅延を考慮したクロックを選択しク
ロックＴＡとして出力する。
ット４０１に、ユニット４０１’へのデータ送信要求が
あったとすると、まずＴ０で動作するフリップフロップ
回路４０８にデータが用意される。制御部４０２ではユ
ニット４０１’のアドレスを選択回路４０３に送る。選
択回路４０３では、転送先のユニット４０１’のアドレ
スと、自ユニットのアドレスからその位置関係によって
生じる信号線の信号遅延を考慮したクロックを選択しク
ロックＴＡとして出力する。
【００３３】例えば転送先のユニットのアドレスと自ユ
ニットとアドレスとの関係が、その差が大きければ大き
いほどユニットの位置関係が遠くなり、ユニット同士を
接続する信号線もより長く、これにより信号遅延も大き
くなるものとする。
ニットとアドレスとの関係が、その差が大きければ大き
いほどユニットの位置関係が遠くなり、ユニット同士を
接続する信号線もより長く、これにより信号遅延も大き
くなるものとする。
【００３４】このとき、アドレスの差が大きい場合、選
択回路４０３では、そのアドレスの差に応じて、位相の
異なる複数のクロックからより速いクロックを選択し、
クロックＴＡとして出力する。またアドレスの差が小さ
い場合、選択回路４０３では、そのアドレスの差に応じ
て、位相の異なる複数のクロックからより遅いクロック
を選択肢、クロックＴＡとして出力する。
択回路４０３では、そのアドレスの差に応じて、位相の
異なる複数のクロックからより速いクロックを選択し、
クロックＴＡとして出力する。またアドレスの差が小さ
い場合、選択回路４０３では、そのアドレスの差に応じ
て、位相の異なる複数のクロックからより遅いクロック
を選択肢、クロックＴＡとして出力する。
【００３５】このクロックＴＡは制御信号の送信用であ
るフリップフロップ回路４０４とデータ信号の送信用で
あるフリップフロップ回路４０５に供給される。次に制
御部４０２から制御信号がフリップフロップ回路４０４
に、フリップフロップ回路４０９のデータはフリップフ
ロップ回路４０５に送られ、それぞれの信号線を介して
転送先ユニット４０１’に送られる。送られたデータ信
号はユニット４０１’のフリップフロップ回路４０６’
で、制御信号はフリップフロップ回路４０７’で受け取
られ、制御信号は制御部４０２’に、データ信号は４０
９’に送られる。 図５はこのときのクロックタイミン
グの一例を示すものである。
るフリップフロップ回路４０４とデータ信号の送信用で
あるフリップフロップ回路４０５に供給される。次に制
御部４０２から制御信号がフリップフロップ回路４０４
に、フリップフロップ回路４０９のデータはフリップフ
ロップ回路４０５に送られ、それぞれの信号線を介して
転送先ユニット４０１’に送られる。送られたデータ信
号はユニット４０１’のフリップフロップ回路４０６’
で、制御信号はフリップフロップ回路４０７’で受け取
られ、制御信号は制御部４０２’に、データ信号は４０
９’に送られる。 図５はこのときのクロックタイミン
グの一例を示すものである。
【００３６】転送データはクロックＴ０によりフリップ
フロップ回路４０８から出力される。このとき転送元ユ
ニット４０１と転送先ユニット４０１’との位置関係は
最も遠いものであり、アドレスの差も最大であるとする
と、選択回路４０３ではクロックＴＡに最速のクロック
（つまりクロックＴ１を遅延素子に通さない状態のクロ
ック）を選択し出力する。このようにして転送データを
フリップフロップ回路４０５からクロックＴＡで出力す
る。一方転送先ユニット４０１’では転送されたデータ
をフリップフロップ回路４０６’で受け取る。そしてク
ロックＴ０でフリップフロップ回路４０９’に取り込
む。
フロップ回路４０８から出力される。このとき転送元ユ
ニット４０１と転送先ユニット４０１’との位置関係は
最も遠いものであり、アドレスの差も最大であるとする
と、選択回路４０３ではクロックＴＡに最速のクロック
（つまりクロックＴ１を遅延素子に通さない状態のクロ
ック）を選択し出力する。このようにして転送データを
フリップフロップ回路４０５からクロックＴＡで出力す
る。一方転送先ユニット４０１’では転送されたデータ
をフリップフロップ回路４０６’で受け取る。そしてク
ロックＴ０でフリップフロップ回路４０９’に取り込
む。
【００３７】このように、転送元のユニットと転送先の
ユニットがどのような位置関係にあっても、ユニットの
アドレスにより信号遅延を求め、その信号遅延に応じて
出力クロックの位相をシフトすることによって、常に最
適なセットアップ時間でデータを取り込むことが可能と
なる。これにより連続したデータ転送をより高速に行う
ことが可能となる。
ユニットがどのような位置関係にあっても、ユニットの
アドレスにより信号遅延を求め、その信号遅延に応じて
出力クロックの位相をシフトすることによって、常に最
適なセットアップ時間でデータを取り込むことが可能と
なる。これにより連続したデータ転送をより高速に行う
ことが可能となる。
【００３８】
【発明の効果】本発明によれば、データ転送において、
接続線にかかる信号遅延を考慮した位相のクロックでデ
ータを送信ますることにより、複数の転送先においても
同じクロックタイミングで転送データを取り込むことが
可能になることで、データ転送の最適化および高速なデ
ータ転送を実現し、データ転送装置の性能が著しく向上
するものである。
接続線にかかる信号遅延を考慮した位相のクロックでデ
ータを送信ますることにより、複数の転送先においても
同じクロックタイミングで転送データを取り込むことが
可能になることで、データ転送の最適化および高速なデ
ータ転送を実現し、データ転送装置の性能が著しく向上
するものである。
【図１】本発明の一実施例を示すブロック図
【図２】図１におけるデータ書き込みの場合のタイムチ
ャート
ャート
【図３】図１におけるデータ読み出しの場合のタイムチ
ャート
ャート
【図４】本発明の別の実施例を示すブロック図
【図５】図４におけるデータ転送のタイムチャート
【図６】従来技術におけるデータ転送装置のブロック構
成図
成図
【図７】図６におけるタイムチャート
１ メモリ制御部 ２−１ 〜 ２−ｎ メモリモジュール ３ 制御部 ４−１、４−２ 選択回路 ５−１、５−２、５−３、５−４、５−５、５−６、５
−７ フリップフロップ回路 Ａ、Ｂ、Ｃ、Ｄ フリップフロップ回路 ４０１、４０１’ ユニット ４０２、４０２’ 制御部 ４０３、４０３’ 選択回路 ４０４、４０４’、４０５、４０５’、４０６、４０
６’４０７、４０７’４０８、４０８’ フリップフロ
ップ回路
−７ フリップフロップ回路 Ａ、Ｂ、Ｃ、Ｄ フリップフロップ回路 ４０１、４０１’ ユニット ４０２、４０２’ 制御部 ４０３、４０３’ 選択回路 ４０４、４０４’、４０５、４０５’、４０６、４０
６’４０７、４０７’４０８、４０８’ フリップフロ
ップ回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武隈 俊次 神奈川県海老名市下今泉810番地 株式 会社日立製作所 オフィスシステム事業 部内 (56)参考文献 特開 平２−294856（ＪＰ，Ａ) 特開 平５−66993（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 13/12 G06F 1/06
Claims (7)
- 【請求項１】 アドレスが割り付けられた複数のデータ
送信先に対し信号線を通してデータを送信するデータ送
信装置において、位相の異なる複数のクロックを生成す
るクロック生成手段と、データ送信先のアドレスに応じ
て前記クロック生成手段で生成される複数のクロックの
一つを選択するクロック選択手段と、前記クロック選択
手段で選択したクロックでデータの送信をおこなう送信
手段とを有することを特徴とするデータ送信装置。 - 【請求項２】 アドレスが割り付けられた複数のメモリ
モジュールに、信号線を通じてデータの送信あるいは受
信を行うデータ送受信装置において、 位相の異なるクロックを生成する第１のクロック生成手
段と、データを書き込むメモリモジュールのアドレスに
応じて前記第１のクロック生成手段で生成される複数の
クロックの一つを選択する第１の選択手段と、該第１の
選択手段で選択したクロックで前記データを書き込むメ
モリモジュールにデータの送信を行う送信手段と、 位相の異なる複数のクロックを生成する第２のクロック
生成手段と、データを読み出すメモリモジュールのアド
レスから前記第２のクロック生成手段で生成される複数
のクロックの一つを選択する第２の選択手段と、その第
２の選択手段で選択したクロックで前記データを読み出
すメモリモジュールから送信されるデータを受信するデ
ータ受信手段とを有することを特徴とするデータ送受信
装置。 - 【請求項３】 前記複数のメモリモジュールにおける受
信及び送信手段は同一位相のクロックで動作すること特
徴とする請求項２記載のデータ送受信装置。 - 【請求項４】 アドレスが割り付けられた複数のユニッ
トがバス線によって接続され、相互にデータを送信する
ことが可能なデータ送信システムにおいて、前記複数の
ユニットは少なくとも、位相の異なる複数のクロックを
生成するクロック生成手段と、データ送信先ユニットの
アドレスと自ユニットのアドレスから前記クロック生成
手段で生成される複数のクロックの一つを選択するクロ
ック選択手段と、そのクロック選択手段で選択するクロ
ックでデータの送信を行うデータ送信手段とを有するこ
とを特徴とするデータ送信システム。 - 【請求項５】 アドレスが割り付けられた複数のデータ
受信モジュールと、 前記データ受信モジュールに対し信号線を通してデータ
を送信するデータ送信装置であって、位相の異なる複数
のクロックを生成するクロック生成手段と、データ送信
先のアドレスに応じて前記クロック生成手段で生成され
る複数のクロックの一つを選択するクロック選択手段
と、前記クロック選択手段で選択したクロックでデータ
の送信をおこなう送信手段とを有するデータ送信装置と
を備えたデータ送受信システム。 - 【請求項６】 アドレスが割り付けられた複数のメモリ
モジュールと、 該メモリモジュールと信号線を通じてデータの送信ある
いは受信を行うデータ送受信装置であって、位相の異な
るクロックを生成する第１のクロック生成手段と、デー
タを書き込むメモリモジュールのアドレスに応じて前記
第１のクロック生成手段で生成される複数のクロックの
一つを選択する第１の選択手段と、該第１の選択手段で
選択したクロックで前記データを書き込むメモリモジュ
ールにデータの送信を行う送信手段と、 位相の異なる複数のクロックを生成する第２のクロック
生成手段と、データを読み出すメモリモジュールのアド
レスから前記第２のクロック生成手段で生成される複数
のクロックの一つを選択する第２の選択手段と、その第
２の選択手段で選択したクロックで前記データを読み出
すメモリモジュールから送信されるデータを受信するデ
ータ受信手段とを有するデータ送受信装置とを有するこ
とを特徴とするデータ送受信システム。 - 【請求項７】 アドレスが割り付けられた複数のデータ
受信モジュールと、 該データ受信モジュールにデータを送信するデータ送信
装置と、 該データ送信装置と前記データ受信モジュールとを接続
する信号線とからなるデータ送受信システムにおいて、 前記データ送信装置は、データ送信先となるデータ受信
モジュールに応じて前記信号線へ出力するデータの出力
タイミングをずらすことを特長とするデータ送受信シス
テム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334614A JP2991023B2 (ja) | 1993-12-28 | 1993-12-28 | データ送信装置、データ送受信装置及びシステム |
| US08/365,005 US5634042A (en) | 1993-12-28 | 1994-12-28 | Data transfer apparatus that compensates for differential signal delays |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5334614A JP2991023B2 (ja) | 1993-12-28 | 1993-12-28 | データ送信装置、データ送受信装置及びシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200452A JPH07200452A (ja) | 1995-08-04 |
| JP2991023B2 true JP2991023B2 (ja) | 1999-12-20 |
Family
ID=18279350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5334614A Expired - Fee Related JP2991023B2 (ja) | 1993-12-28 | 1993-12-28 | データ送信装置、データ送受信装置及びシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5634042A (ja) |
| JP (1) | JP2991023B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5878228A (en) * | 1996-11-15 | 1999-03-02 | Northern Telecom Limited | Data transfer server with time slots scheduling base on transfer rate and predetermined data |
| US5946276A (en) * | 1996-11-15 | 1999-08-31 | Rimage Corporation | Data flow management system for recordable media |
| JPH10232853A (ja) * | 1997-02-18 | 1998-09-02 | Toshiba Corp | シリアルデータ転送回路 |
| US6199150B1 (en) * | 1997-07-15 | 2001-03-06 | Matsushita Electric Industrial Co., Ltd. | Data memory apparatus forming memory map having areas with different access speeds |
| DE69816464T2 (de) * | 1997-10-10 | 2004-04-15 | Rambus Inc., Los Altos | Vorrichtung und verfahren zum zeitverzögerungsausgleich von einrichtungen |
| SE519113C2 (sv) * | 2000-11-10 | 2003-01-14 | Ericsson Telefon Ab L M | Anordning för fångning av data |
| GB0101399D0 (en) * | 2001-01-19 | 2001-03-07 | Lsi Logic Corp | Direct memory accessing |
| DE10153862B4 (de) * | 2001-11-02 | 2004-01-29 | Texas Instruments Deutschland Gmbh | Verfahren zum Übertragen von Daten zwischen wenigstens zwei über einen seriellen Datenbus miteinander verbundenen Modulen und serielle Schnittstelle zur Durchführung des Verfahrens |
| JP2012059184A (ja) * | 2010-09-13 | 2012-03-22 | Nec Computertechno Ltd | メモリコントローラ、これを備えたメモリシステム及びメモリデバイスの制御方法 |
| US8782458B2 (en) * | 2011-11-29 | 2014-07-15 | Advanced Micro Devices, Inc. | System and method of data communications between electronic devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4931986A (en) * | 1989-03-03 | 1990-06-05 | Ncr Corporation | Computer system clock generator for generating tuned multiple clock signals |
| KR930001922B1 (ko) * | 1989-08-28 | 1993-03-20 | 가부시기가이샤 히다찌세이사꾸쇼 | 데이터 처리장치 |
| US5280587A (en) * | 1992-03-31 | 1994-01-18 | Vlsi Technology, Inc. | Computer system in which a bus controller varies data transfer rate over a bus based on a value of a subset of address bits and on a stored value |
| US5479646A (en) * | 1993-02-19 | 1995-12-26 | Intergraph Corporation | Method and apparatus for obtaining data from a data circuit utilizing alternating clock pulses to gate the data to the output |
-
1993
- 1993-12-28 JP JP5334614A patent/JP2991023B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-28 US US08/365,005 patent/US5634042A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5634042A (en) | 1997-05-27 |
| JPH07200452A (ja) | 1995-08-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |