JP3413894B2 - シリアル伝送装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、広範囲に分散された並
列処理コンピュータシステム等において、複数のコンピ
ュータ間でデータ伝送を行う場合等に用いられるシリア
ル伝送装置に関する。

【０００２】

【従来の技術】従来、２つの装置間で同時に双方向でシ
リアルデータの伝送をする場合、一方を主局、他方を従
局とし、それぞれに独立した送信回路と受信回路を設
け、局間を２本の伝送ラインで結びつけている。これら
送信回路および受信回路には、シリアルデータを処理す
るためシフトレジスタがそれぞれ設置されている。これ
らの装置間では、互いにデータを同時に送信するため、
従局側でデータの受信検出後に送信回路を起動する、い
わゆるエコー送信が行われている。また、３以上の装置
間で同時に相互間でシリアルデータの伝送をする場合、
一つの装置を主局とし、他の装置を従局としてループ状
に接続し、それぞれに独立した送信回路と受信回路を設
けている。これら送信回路および受信回路には、同様に
シリアルデータを処理するためシフトレジスタがそれぞ
れ設置されている。

【０００３】

【発明が解決しようとする課題】ところで上述した伝送
装置においては、主局と従局それぞれに備えられている
送信回路および受信回路はそれぞれがシフトレジスタを
有する。そこで１個のシフトレジスタを送信回路と受信
回路で共有することにより、回路部を小形化することが
試みられている。つまり、同時にデータを送・受信する
場合、送信回路のシフトレジスタはデータを１ビットづ
つ送信すると、その分、空きビットを生じる。この空き
ビットに、受信回路に受信されたデータを順に送り込む
ことにより、シフトレジスタの共有化が可能になる。

【０００４】しかしながら、このようにシフトレジスタ
を共有化した場合、局間の距離に比例した伝送遅延を生
じる。そのため、局間の伝送によって生じる遅延分、シ
フトレジスタクロックの周期を長くしなければならず、
伝送距離に反比例して転送速度が減少することになる。
そこで、その対策として、局間にクロック線を敷設して
同期をとることが考えられるが、この場合もクロック線
について距離に応じた遅延を正確に補償しなければなら
ず、しかも遅延の補償については、回路素子の温度によ
る影響があるため、常に最適に管理することが困難であ
る。本発明は上記問題点を解決するためになされたもの
で、その目的とするところは、伝送速度を下げることな
く送・受信回路におけるシフトレジスタを共有化して回
路部の小形化を可能にするシリアル伝送装置を提供する
ことにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、主局および従局にそれぞれ設置され
たシフトレジスタと、主局および従局にそれぞれ設置さ
れてシフトレジスタへクロックを送るクロック発生器
と、主局内シフトレジスタの出力端と従局内シフトレジ
スタの入力端との間に接続された第１の伝送ラインと、
従局内シフトレジスタの出力端と主局内シフトレジスタ
の入力端側との間に接続された第２の伝送ラインと、第
２の伝送ラインの先端と主局内シフトレジスタの入力端
との間に接続されるフリップフロップと、主局および従
局にあってデータバスを介しシフトレジスタに対して送
・受信データの並列入・出力を行う手段と、主局にあっ
て、伝送開始の指令により主局内クロック発生器を作動
させて主局内シフトレジスタから従局側へのデータ送信
を開始する手段と、従局にあって、主局から送信された
データのフレームヘッドを受信したタイミングで従局内
クロック発生器を作動させ、従局内シフトレジスタから
主局側へのデータ送信を開始するとともに、受信データ
を従局内シフトレジスタへ入力する手段と、主局にあっ
て、従局から送信されたデータのフレームヘッドを受信
したタイミングと主局内クロック発生器のクロックの位
相とを比較しその位相差に応じて、第２の伝送ラインか
らフリップフロップに入力されたデータを主局内シフト
レジスタへ送り込むに可能なタイミングまで主局内クロ
ック発生器のクロックを遅延させてからフリップフロッ
プへ入力する手段と、主局にあって、主局シフトレジス
タから従局へのデータ送信が終了した後、従局から主局
に受信されたデータがフリップフロップを介して主局内
シフトレジスタへ全て送り込まれるまでの間、主局内ク
ロック発生器へ追加クロック要求信号を送る手段とを備
えたことを特徴とする。

【０００６】第２の発明は、第１の発明において、主局
に対して複数の従局をループ状に接続するとともに、主
局または従局内のシフトレジスタに受信されたデータの
宛て先を読み取り、自局宛で有る時はシフトレジスタに
デフォルト又は応答メッセージデータ等を書き込み、ま
た自局宛でない場合はデータをそのままシフトレジスタ
に残して送信データとする手段を備えたことを特徴とす
る。

【０００７】

【作用】第１の発明においては、主局に伝送開始の指令
があると、主局内クロック発生器が作動し主局内シフト
レジスタから第１の伝送ラインを介して従局側へシリア
ルデータの送信が開始される。従局では、主局から送信
されたデータのフレームヘッドが受信されると、そのタ
イミングで従局内クロック発生器が作動し、従局内シフ
トレジスタから第２の伝送ラインを介して主局側へのデ
ータ送信が開始されるとともに、受信データが従局内シ
フトレジスタへ入力される。

【０００８】さらに、主局では、従局から送信されたデ
ータのフレームヘッドが受信されると、そのタイミング
が主局内クロック発生器のクロックの位相と比較され、
その位相差に応じて、第２の伝送ラインからフリップフ
ロップに入力されたデータを主局内シフトレジスタへ送
り込むのに可能なタイミングまで、主局内クロック発生
器のクロックが遅延されてからフリップフロップへ入力
される。また、主局では、主局シフトレジスタから従局
へのデータ送信が終了した後、従局から主局に受信され
たデータがフリップフロップを介して全て主局内シフト
レジスタへ送り込まれるまでの間、主局内クロック発生
器へ追加クロック要求信号が送られる。

【０００９】第２の発明においては、第１の発明の主局
に対して複数の従局がループ状に接続されるとともに、
主局または従局のシフトレジスタに受信されたデータの
宛て先が読み取られ、自局宛でない場合はデータはその
ままシフトレジスタに残され送信データとなる。

【００１０】

【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は第１の発明に係るシリアル伝送装置の第１の
実施例を示すブロック図である。図において、１は主局
であり、２は従局であり、主局１と従局２との間で同時
に双方向のシリアル伝送が行われる。主局１は、シフト
レジスタ３、クロック発生器４、クロック遅延回路５、
フリップフロップ６、バッファ７，８とから構成されて
いる。従局２は、シフトレジスタ９、クロック発生器１
０、バッファ１１，１２とから構成されている。主局１
と従局２は、シリアル伝送ライン１３，１４により接続
されている。

【００１１】図２は、図１の各部における信号伝送のタ
イミングを示すタイミングチャートである。以下、図１
に基づき、図２を参照しながら、実施例の動作を説明す
る。最初に、主局１に伝送開始の指令が入力されると、
クロック発生器４からシフトレジスタ３へクロックａが
送られる。シフトレジスタ３には、図示しないデータバ
スを介してすでに送信データが入力されており、クロッ
クａが入力されたタイミングで、順次シフトレジスタ３
から主局送信データｂとして出力され、バッファ７を介
してシリアル伝送ライン１３へ送られる。

【００１２】シリアル伝送ライン１３へ送られた主局送
信データｂは伝送遅延により従局受信データｂ’とな
り、従局２のバッファ１１へ入力される。従局２では、
従局受信データｂ’のフレームヘッドが入力されたタイ
ミングで、受信タイミング信号ｃがクロック発生器１０
へ送られる。それにより、クロック発生器１０からシフ
トレジスタ９へ従局追従クロックｄが送られる。シフト
レジスタ９には、図示しないデータバスを介してすでに
送信データが入力されており、クロックｄが入力された
タイミングで、順次シフトレジスタ９から従局送信デー
タｅが出力され、バッファ１２を介してシリアル伝送ラ
イン１４へ送られる。

【００１３】同時に、シフトレジスタ９には、データを
送り出して空になる後端から従局受信データｂ’が順に
入力される。また、シリアル伝送ライン１４へ送られた
従局送信データｅは伝送遅延により主局受信データｅ’
となり、バッファ８を介して主局１へ入力され、フリッ
プフロップ６へ入力される。主局１では、受信データ
ｅ’のフレームヘッドが入力されると、受信タイミング
信号ｆがクロック遅延回路５へ送られる。

【００１４】クロック遅延回路５は、クロック発生器４
から送られてくるクロックａの位相と受信タイミング信
号ｆを比べ、両者の位相差に応じて、クロックａを遅延
させてクロックｇとしてフリップフロップ６へ送る。フ
リップフロップ６はクロックｇにより作動して、順次入
力される受信データｅ’をシフトレジスタ３へ送る。こ
のとき、シフトレジスタ３の後端には、すでに送信デー
タｂが送信されたため空きがあり，その空きに、受信デ
ータｅ’が入力されていく。

【００１５】また、シリアル伝送ライン１３，１４によ
り生じる遅延のためシフトレジスタ３から送信データｂ
の出力が完了した後に、シフトレジスタ３に受信データ
ｅ’の入力が完了するまでに遅れが生じるが、クロック
遅延回路５は、データｂの送信が終了してからも、デー
タｅ’の受信が完了するまでの間は、クロック発生器４
に対して追加クロック要求信号ｍを送る。それにより、
シフトレジスタ３から送信データｂが全て出力された後
にも、受信データｅ’はシフトレジスタ３へ確実に入力
される。このようにして、主局１、従局２のシフトレジ
スタ３，９へ入力されたシリアルデータは、図示しない
データバスを介して並列出力される。

【００１６】この第１の実施例によれば、主局、従局に
おいてシフトレジスタが送受信に兼用されるため、従来
に比べシフトレジスタが半減されて装置の小形化が可能
になるとともに、シフトレジスタに接続されるバスの電
気的負担が軽減される。また、この実施例はデータフレ
ームヘッドの到来により、主局、従局間のタイミングが
抽出されるため、従来装置のような専用の伝送クロック
線が不要になり、装置の構成が簡単になる。

【００１７】さらに、伝送線敷設後の回路調整も必要な
く主局、従局間の伝送遅延の変化および従局内における
応答性のばらつき等により、主局にデータが戻ってくる
タイミングにばらつきが生じても、主局内で自動的に追
従して受信されるため、安定したデータ伝送が可能にな
る。また、従局においては、同一のタイミング回路によ
り、送信と受信をともに起動するため、従来装置に比べ
て内部回路のゲート数が少なくなり、その分応答性が向
上する。

【００１８】図３は第２の発明に係る第２の実施例を示
すブロック図である。図において、２１は主局であり、
３１，４１は従局である。主局２１は、ＣＰＵ２２、シ
フトレジスタ２３、データバス２４、可変遅延部２５等
とから構成されており、データ伝送に関する部分の詳細
な構成は図１の実施例の主局１とほぼ同じである。

【００１９】従局３１，４１は、それぞれＣＰＵ３２，
４２、シフトレジスタ３３，４３、データバス３４，４
４等から構成されており、データ伝送に関する部分の詳
細な構成は図１の実施例の従局２とほぼ同じである。主
局２１、従局３１，４１は、それぞれの局間をシリアル
伝送ライン２６，３６，４６により、ループ状に接続さ
れて、図面上、反時計方向にシリアルデータを送信す
る。次にデータ伝送の手順を説明する。

【００２０】主局２１では、ＣＰＵ２２により、データ
バス２４を介してシフトレジスタ２３へ送信データが書
き込まれた後、シリアル送信起動信号ｈがシフトレジス
タ２３へ送られてデータ送信が開始される。送信データ
はシフトレジスタ２３からシリアル伝送ライン２６を介
して従局３１へ送られる。従局３１はシリアルデータが
到来すると、直ちにシフトレジスタ３３を起動してデー
タの受信を開始する。データの受信が完了すると、シフ
トレジスタ３３からＣＰＵ３２へシリアル受信割込み信
号ｉが送られる。

【００２１】ＣＰＵ３２はシフトレジスタ３３に受信さ
れたデータを読み、自局宛か否かを判別し、自局宛であ
ればデータが内部へ取り込まれる。この場合、従局３１
は、シフトレジスタへ送信局宛に応答メッセージデータ
か又はデフォルトデータを直ちに書き込み次の起動タイ
ミングで送信される。また、シフトレジスタ３３に受信
されたデータが自局宛でない場合は、その受信データは
そのまま次の従局４１へシリアル伝送ライン３６を介し
て送られる。

【００２２】シリアルデータが送られた従局４１では、
従局３１と同様に受信データが処理され、シフトレジス
タ４３からシリアル伝送ライン４６を介して主局２１へ
データが送られる。主局２１では、従局４１からのデー
タがいったん可変遅延部２５へ入力される。可変遅延部
２５へ入力されるデータは、シリアル伝送ライン２６，
３６，４６および従局３１，４１を経て到達するため遅
延を伴っている。

【００２３】そこで、可変遅延部２５では、主局２１へ
の入力タイミングと主局２１の動作クロックとが比較さ
れ、主局２１内のシフトレジスタ２３へ支障なく受信デ
ータが入力できるよう送出タイミングが調整されてか
ら、シフトレジスタ２３へ受信データが送られる。シフ
トレジスタ２３へのデータの入力が完了すると、シフト
レジスタ２３からＣＰＵ２２へシリアル受信割込み信号
ｋが送られる。ＣＰＵ２２はシフトレジスタ２３に受信
されたデータを読み、自局宛か否かを判別し、自局宛で
あればデータを内部へ取り込み、データが自局宛でない
場合は、その受信データをそのまま次の従局３１へシリ
アル伝送ライン２６を介して送る。

【００２４】なお、各シフトレジスタ２３，３３，４３
および可変遅延部２５の詳細な動作については、図１に
示した第１の実施例とほぼ同様であるので詳細な説明は
省略した。この第２の実施例により得られる利点は、第
１の実施例と同様であるが、特に受信データについて
は、自局宛でない受信データのバイパスが簡単に行える
ため、ＣＰＵへの負担が軽くなり、処理速度がその分向
上する。なお、第２の実施例については、４局以上にし
て構成することも、もちろん可能である。

【００２５】

【発明の効果】以上述べたように第１および第２の発明
によれば、主局、従局ともシフトレジスタが送信と受信
の両方に使用されるため、その分、構成が簡単になり装
置の小形可が可能になる。従局側は主局からのデータ到
来のタイミングで作動し、また、主局から従局、従局か
ら主局への伝送による遅延を、主局側において位相を調
整したクロックを用いて受信データをシフトレジスタに
取り込むことで同期させることが可能になる。それによ
り、伝送距離が伸びた場合にもシフトレジスタへのクロ
ックの周期を延ばす必要がなくなり、伝送速度は低下さ
れることがなくなる。

【図面の簡単な説明】

【図１】第１の発明に係る第１の実施例を示すブロック
図である。

【図２】図１における信号伝送のタイミングを示すタイ
ミングチャートである。

【図３】第２の発明に係る第２の実施例を示すブロック
図である。

【符号の説明】

１ 主局 ２ 従局 ３ シフトレジスタ ４ クロック発生器 ５ クロック遅延回路 ６ フリップフロップ ７，８ バッファ ９ シフトレジスタ １０ クロック発生器 １１，１２ バッファ １３，１４ シリアル伝送ライン ２１ 主局 ２２ ＣＰＵ ２３ シフトレジスタ ２４ データバス ２５ 可変遅延部 ２６ シリアル伝送ライン ３１ 従局 ３２ ＣＰＵ ３３ シフトレジスタ ３４ データバス ３６ シリアル伝送ライン ４１ 従局 ４２ ＣＰＵ ４３ シフトレジスタ ４４ データバス ４６ シリアル伝送ライン

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 主局および従局にそれぞれ設置されたシ
   フトレジスタと、 主局および従局にそれぞれ設置されてシフトレジスタへ
   クロックを送るクロック発生器と、 主局内シフトレジスタの出力端と従局内シフトレジスタ
   の入力端との間に接続された第１の伝送ラインと、 従局内シフトレジスタの出力端と主局内シフトレジスタ
   の入力端側との間に接続された第２の伝送ラインと、 第２の伝送ラインの先端と主局内シフトレジスタの入力
   端との間に接続されるフリップフロップと、 主局および従局にあってデータバスを介しシフトレジス
   タに対して送・受信データの並列入・出力を行う手段
   と、 主局にあって、伝送開始の指令により主局内クロック発
   生器を作動させて主局内シフトレジスタから従局側への
   データ送信を開始する手段と、 従局にあって、主局から送信されたデータのフレームヘ
   ッドを受信したタイミングで従局内クロック発生器を作
   動させ、従局内シフトレジスタから主局側へのデータ送
   信を開始するとともに、受信データを従局内シフトレジ
   スタへ入力する手段と、 主局にあって、従局から送信されたデータのフレームヘ
   ッドを受信したタイミングと主局内クロック発生器のク
   ロックの位相とを比較しその位相差に応じて、第２の伝
   送ラインからフリップフロップに入力されたデータを主
   局内シフトレジスタへ送り込むのに可能なタイミングま
   で主局内クロック発生器のクロックを遅延させてからフ
   リップフロップへ入力する手段と、 主局にあって、主局シフトレジスタから従局へのデータ
   送信が終了した後、従局から主局に受信されたデータが
   フリップフロップを介して主局内シフトレジスタへ全て
   送り込まれるまでの間、主局内クロック発生器へ追加ク
   ロック要求信号を送る手段と、 を備えたことを特徴とするシリアル伝送装置。
2. 【請求項２】 請求項１記載のシリアル伝送装置におい
   て、主局に対して複数の従局をループ状に接続するとと
   もに、主局または従局内のシフトレジスタに受信された
   データの宛て先を読み取り、自局宛で有る時はシフトレ
   ジスタにデフォルト又は応答メッセージデータ等を書き
   込み、また自局宛でない場合はデータをそのままシフト
   レジスタに残して送信データとする手段を備えたことを
   特徴とするシリアル伝送装置。