JP2003167841A - データの転送方法及び記録装置 - Google Patents
データの転送方法及び記録装置Info
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- JP2003167841A JP2003167841A JP2001363783A JP2001363783A JP2003167841A JP 2003167841 A JP2003167841 A JP 2003167841A JP 2001363783 A JP2001363783 A JP 2001363783A JP 2001363783 A JP2001363783 A JP 2001363783A JP 2003167841 A JP2003167841 A JP 2003167841A
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Abstract
(57)【要約】
【課題】 データ転送を高速化することができるデータ
の転送方法及びその方法を使用する記録装置を提供する
こと。 【解決手段】 データ送信手段５２からバス５４を介し
てデータ受信手段５３へデータをＤＭＡ転送する際、Ｄ
ＭＡＣ５１は前記データ送信手段からのデータ送信要求
と前記データ受信手段からのデータ受信要求との論理積
出力をＤＭＡ要求とし、バス権を取得して前記データを
ＤＭＡ転送する。これにより、データ送信手段からデー
タ受信手段への直接的な転送を確実に行うことができる
ので、データ転送の処理時間を短縮させることができ
る。
の転送方法及びその方法を使用する記録装置を提供する
こと。 【解決手段】 データ送信手段５２からバス５４を介し
てデータ受信手段５３へデータをＤＭＡ転送する際、Ｄ
ＭＡＣ５１は前記データ送信手段からのデータ送信要求
と前記データ受信手段からのデータ受信要求との論理積
出力をＤＭＡ要求とし、バス権を取得して前記データを
ＤＭＡ転送する。これにより、データ送信手段からデー
タ受信手段への直接的な転送を確実に行うことができる
ので、データ転送の処理時間を短縮させることができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テムで用いられるデータの転送方法及びその方法を使用
する記録装置に関し、特に、データ送信手段からバスを
介してデータ受信手段へデータをＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送する方法及びその
方法を使用する記録装置に関する。
テムで用いられるデータの転送方法及びその方法を使用
する記録装置に関し、特に、データ送信手段からバスを
介してデータ受信手段へデータをＤＭＡ（Ｄｉｒｅｃｔ
Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）転送する方法及びその
方法を使用する記録装置に関する。
【０００２】
【従来の技術】図５（Ａ）は、従来のＤＭＡ転送方法を
実現するデータ転送手段を示すブロック図である。ＣＰ
Ｕ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）
１、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌｌｅｒ）２、メモリ３及び２つの
Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）４、５が、バス６
により接続された構成となっている。
実現するデータ転送手段を示すブロック図である。ＣＰ
Ｕ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）
１、ＤＭＡＣ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ Ｃｏｎｔｒｏｌｌｅｒ）２、メモリ３及び２つの
Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）４、５が、バス６
により接続された構成となっている。
【０００３】このような構成のデータ転送手段のＤＭＡ
Ｃ２は、図５（Ｂ）に示すように、ＤＭＡ要求信号ＤＲ
ＥＱを入力すると、ＤＭＡ受付信号ＤＲＡＫを出力し、
また、ＣＰＵ１からバス権を取得し、Ｉ／Ｏ４内のデー
タをメモリ３へ転送し、メモリ３内のデータをＩ／Ｏ５
へ転送するようになっている。この処理を図６のタイム
チャートを参照してさらに詳細に説明する。
Ｃ２は、図５（Ｂ）に示すように、ＤＭＡ要求信号ＤＲ
ＥＱを入力すると、ＤＭＡ受付信号ＤＲＡＫを出力し、
また、ＣＰＵ１からバス権を取得し、Ｉ／Ｏ４内のデー
タをメモリ３へ転送し、メモリ３内のデータをＩ／Ｏ５
へ転送するようになっている。この処理を図６のタイム
チャートを参照してさらに詳細に説明する。
【０００４】先ず、ＤＭＡＣ２は、Ｉ／Ｏ４からＤＭＡ
要求信号ＳＤＲＥＱを入力すると（時点ｔ１）、ＤＭＡ
受付信号ＳＤＲＡＫをＩ／Ｏ４へ出力する（時点ｔ
２）。このとき、ＤＭＡＣ２とＣＰＵ１との間でバス調
停が行われ、それまでＣＰＵ１が取得していたバス権を
ＤＭＡＣ２が取得する（時点ｔ１〜時点ｔ２）。なお、
Ｉ／Ｏ４からのＤＭＡ要求信号ＳＤＲＥＱは、時点ｔ２
のＤＭＡ受付信号ＳＤＲＡＫの出力後である時点ｔ３に
て出力停止される。
要求信号ＳＤＲＥＱを入力すると（時点ｔ１）、ＤＭＡ
受付信号ＳＤＲＡＫをＩ／Ｏ４へ出力する（時点ｔ
２）。このとき、ＤＭＡＣ２とＣＰＵ１との間でバス調
停が行われ、それまでＣＰＵ１が取得していたバス権を
ＤＭＡＣ２が取得する（時点ｔ１〜時点ｔ２）。なお、
Ｉ／Ｏ４からのＤＭＡ要求信号ＳＤＲＥＱは、時点ｔ２
のＤＭＡ受付信号ＳＤＲＡＫの出力後である時点ｔ３に
て出力停止される。
【０００５】ＤＭＡＣ２は、Ｉ／Ｏ４内のデータを読み
出し、同時に読み出したデータをメモリ３に書き込み
（時点ｔ２〜時点ｔ４）、ＤＭＡ受付信号ＳＤＲＡＫを
出力停止する（時点ｔ４）。そして、この時点ｔ４で、
それまでＤＭＡＣ２が取得していたバス権をＣＰＵ１が
取得する。
出し、同時に読み出したデータをメモリ３に書き込み
（時点ｔ２〜時点ｔ４）、ＤＭＡ受付信号ＳＤＲＡＫを
出力停止する（時点ｔ４）。そして、この時点ｔ４で、
それまでＤＭＡＣ２が取得していたバス権をＣＰＵ１が
取得する。
【０００６】次に、ＤＭＡＣ２は、Ｉ／Ｏ５からＤＭＡ
要求信号ＤＤＲＥＱを入力すると（時点ｔ５）、メモリ
３内に転送可能なデータがあることを前提として、メモ
リ３からＩ／Ｏ５へのＤＭＡを設定し（時点ｔ４〜時点
ｔ６）、ＤＭＡ受付信号ＤＤＲＡＫをＩ／Ｏ５へ出力す
る（時点ｔ６）。このとき、ＤＭＡＣ２とＣＰＵ１との
間でバス調停が行われ、それまでＣＰＵ１が取得してい
たバス権をＤＭＡＣ２が取得する（時点ｔ４〜時点ｔ
６）。なお、Ｉ／Ｏ４からのＤＭＡ要求信号ＤＤＲＥＱ
は、時点ｔ７のＤＭＡ受付信号ＤＤＲＡＫの出力後であ
る時点ｔ７にて出力停止される。
要求信号ＤＤＲＥＱを入力すると（時点ｔ５）、メモリ
３内に転送可能なデータがあることを前提として、メモ
リ３からＩ／Ｏ５へのＤＭＡを設定し（時点ｔ４〜時点
ｔ６）、ＤＭＡ受付信号ＤＤＲＡＫをＩ／Ｏ５へ出力す
る（時点ｔ６）。このとき、ＤＭＡＣ２とＣＰＵ１との
間でバス調停が行われ、それまでＣＰＵ１が取得してい
たバス権をＤＭＡＣ２が取得する（時点ｔ４〜時点ｔ
６）。なお、Ｉ／Ｏ４からのＤＭＡ要求信号ＤＤＲＥＱ
は、時点ｔ７のＤＭＡ受付信号ＤＤＲＡＫの出力後であ
る時点ｔ７にて出力停止される。
【０００７】ＤＭＡＣ２は、メモリ３内のデータを読み
出し、同時に読み出したデータをＩ／Ｏ５に書き込み
（時点ｔ６〜時点ｔ８）、ＤＭＡ受付信号ＤＤＲＡＫを
出力停止する（時点ｔ８）。以上の動作により、Ｉ／Ｏ
４内のデータをメモリ３へＤＭＡ転送し、メモリ３内の
データをＩ／Ｏ５へＤＭＡ転送する処理が完了する。
出し、同時に読み出したデータをＩ／Ｏ５に書き込み
（時点ｔ６〜時点ｔ８）、ＤＭＡ受付信号ＤＤＲＡＫを
出力停止する（時点ｔ８）。以上の動作により、Ｉ／Ｏ
４内のデータをメモリ３へＤＭＡ転送し、メモリ３内の
データをＩ／Ｏ５へＤＭＡ転送する処理が完了する。
【０００８】
【発明が解決しようとする課題】ＤＭＡを用いる場合に
はＤＭＡ設定が必要となる。上述した従来のＤＭＡ転送
方式は中間に一旦格納して取り出すメモリ（以下、バッ
ファという）が大きなサイズで存在する場合はＤＭＡ設
定の際に転送数を大きく取れるのでＤＭＡ設定のオーバ
ーヘッドの割合を小さくできるが、中間バッファが無
く、転送元あるいは転送先に大きなメモリが存在しない
と小さい転送数でＤＭＡ設定が都度必要となり、オーバ
ーヘッドが大きくＤＭＡの特長を生かせなくなる。ま
た、オーバーヘッドの割合を抑える目的のみで中間バッ
ファを配置すると本来転送で必要の無い中間バッファへ
の書込／読出が増えてしまい、同様にＤＭＡの特長を生
かせなくなる。
はＤＭＡ設定が必要となる。上述した従来のＤＭＡ転送
方式は中間に一旦格納して取り出すメモリ（以下、バッ
ファという）が大きなサイズで存在する場合はＤＭＡ設
定の際に転送数を大きく取れるのでＤＭＡ設定のオーバ
ーヘッドの割合を小さくできるが、中間バッファが無
く、転送元あるいは転送先に大きなメモリが存在しない
と小さい転送数でＤＭＡ設定が都度必要となり、オーバ
ーヘッドが大きくＤＭＡの特長を生かせなくなる。ま
た、オーバーヘッドの割合を抑える目的のみで中間バッ
ファを配置すると本来転送で必要の無い中間バッファへ
の書込／読出が増えてしまい、同様にＤＭＡの特長を生
かせなくなる。
【０００９】本発明は、上記のような課題に鑑みなされ
たものであり、その目的は、本来、中間バッファを必要
としないデータ転送において転送元、転送先の持つバッ
ファメモリのサイズに依存せず、少ないオーバーヘッド
でデータ転送を高速化することができるデータの転送方
法及びその方法を使用する記録装置を提供することにあ
る。
たものであり、その目的は、本来、中間バッファを必要
としないデータ転送において転送元、転送先の持つバッ
ファメモリのサイズに依存せず、少ないオーバーヘッド
でデータ転送を高速化することができるデータの転送方
法及びその方法を使用する記録装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】上記目的達成のため、本
発明の請求項１に係るデータ転送方法では、データ送信
手段からバスを介してデータ受信手段へデータをＤＭＡ
転送する方法であって、前記バスの中間にて前記データ
の格納や送信を行わずに前記データ送信手段から前記デ
ータ受信手段へ前記データを直接的にＤＭＡ転送するこ
とを特徴としている。これにより、データをデータ送信
手段とデータ受信手段の中間で一旦格納、送信する必要
が無いので、その処理時間分だけ短縮することができ、
データ転送を高速化することができるまた、上記目的達
成のため、本発明の請求項２に係る記録装置では、デー
タ送信手段からバスを介してデータ受信手段へデータを
ＤＭＡ転送する方法であって、前記データ送信手段から
のデータ送信要求と前記データ受信手段からのデータ受
信要求との論理積出力をＤＭＡ要求とし、前記データを
ＤＭＡ転送することを特徴としている。これにより、デ
ータ送信手段からデータ受信手段への直接的な転送を確
実に行うことができるので、データ転送の処理時間を短
縮させることができる。
発明の請求項１に係るデータ転送方法では、データ送信
手段からバスを介してデータ受信手段へデータをＤＭＡ
転送する方法であって、前記バスの中間にて前記データ
の格納や送信を行わずに前記データ送信手段から前記デ
ータ受信手段へ前記データを直接的にＤＭＡ転送するこ
とを特徴としている。これにより、データをデータ送信
手段とデータ受信手段の中間で一旦格納、送信する必要
が無いので、その処理時間分だけ短縮することができ、
データ転送を高速化することができるまた、上記目的達
成のため、本発明の請求項２に係る記録装置では、デー
タ送信手段からバスを介してデータ受信手段へデータを
ＤＭＡ転送する方法であって、前記データ送信手段から
のデータ送信要求と前記データ受信手段からのデータ受
信要求との論理積出力をＤＭＡ要求とし、前記データを
ＤＭＡ転送することを特徴としている。これにより、デ
ータ送信手段からデータ受信手段への直接的な転送を確
実に行うことができるので、データ転送の処理時間を短
縮させることができる。
【００１１】また、上記目的達成のため、本発明の請求
項３に係る記録装置では、ホストからのデータを受信す
る送信元と、前記受信データに基づいて記録データを生
成する受信部と、前記送信元から出力されるデータ送信
要求信号と前記受信部から出力されるデータ受信要求信
号との論理積をとる論理積部と、前記論理積部から出力
される論理積出力をＤＭＡ要求信号としてＤＭＡ受付信
号を出力するＤＭＡ制御部と、前記ＤＭＡ制御部から出
力されるＤＭＡ受付信号を前記送信元と前記受信部へタ
イミングをずらして出力するタイミング調整部と、それ
らを接続するバスとを有する記録装置であって、前記Ｄ
ＭＡ制御部は、前記送信元から前記受信部へ前記データ
をＤＭＡ転送することを特徴としている。
項３に係る記録装置では、ホストからのデータを受信す
る送信元と、前記受信データに基づいて記録データを生
成する受信部と、前記送信元から出力されるデータ送信
要求信号と前記受信部から出力されるデータ受信要求信
号との論理積をとる論理積部と、前記論理積部から出力
される論理積出力をＤＭＡ要求信号としてＤＭＡ受付信
号を出力するＤＭＡ制御部と、前記ＤＭＡ制御部から出
力されるＤＭＡ受付信号を前記送信元と前記受信部へタ
イミングをずらして出力するタイミング調整部と、それ
らを接続するバスとを有する記録装置であって、前記Ｄ
ＭＡ制御部は、前記送信元から前記受信部へ前記データ
をＤＭＡ転送することを特徴としている。
【００１２】これにより、ＤＭＡの要求は、送信側が要
求する場合は送信すべきデータが有る場合に発生し、受
信側が要求する場合は受信スペースが有る場合に発生す
ることになるので、データ送信手段からデータ受信手段
への直接的な転送を確実に行うことができ、データ転送
の処理時間を短縮させることができる。
求する場合は送信すべきデータが有る場合に発生し、受
信側が要求する場合は受信スペースが有る場合に発生す
ることになるので、データ送信手段からデータ受信手段
への直接的な転送を確実に行うことができ、データ転送
の処理時間を短縮させることができる。
【００１３】請求項４に係る発明では、請求項３に記載
の記録装置において、前記論理積部及び前記タイミング
調整部は、特定用途向半導体集積回路（ＡＳＩＣ）内に
設けられることを特徴としている。これにより、部品点
数を削減して組立工程数を削減することができるので、
コストを低減させることができる。
の記録装置において、前記論理積部及び前記タイミング
調整部は、特定用途向半導体集積回路（ＡＳＩＣ）内に
設けられることを特徴としている。これにより、部品点
数を削減して組立工程数を削減することができるので、
コストを低減させることができる。
【００１４】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について詳細に説明する。
施の形態について詳細に説明する。
【００１５】図１（Ａ）は、本発明のＤＭＡ転送方法の
実施の形態を実現するデータ転送手段を示すブロック図
である。ＤＭＡＣ５１及び２つのＩ／Ｏ５２、５３が、
バス５４により接続された構成となっている。このよう
な構成のデータ転送手段のＤＭＡＣ５１の動作を図１
（Ｂ）及び図２のフローチャートを参照して説明する。
実施の形態を実現するデータ転送手段を示すブロック図
である。ＤＭＡＣ５１及び２つのＩ／Ｏ５２、５３が、
バス５４により接続された構成となっている。このよう
な構成のデータ転送手段のＤＭＡＣ５１の動作を図１
（Ｂ）及び図２のフローチャートを参照して説明する。
【００１６】ＤＭＡＣ５１は、Ｉ／Ｏ５２からＤＭＡ送
信要求信号ＳＤＲＥＱを入力すると共に、Ｉ／Ｏ５３か
らＤＭＡ受信要求信号ＤＤＲＥＱを入力したら、それら
の要求信号ＳＤＲＥＱ、ＤＤＲＥＱの論理積をＤＭＡ要
求とし、ＤＭＡ受付信号ＤＲＡＫをＩ／Ｏ５２、５３へ
それぞれ出力する（ステップＳ１）。そして、図示しな
いＣＰＵからバス権を取得し（ステップＳ２）、データ
認識信号ＤＡＣＫをＩ／Ｏ５２、５３へそれぞれ出力し
つつ、Ｉ／Ｏ５２内のデータをＩ／Ｏ５３へ転送するよ
うになっている。この処理を図３のタイムチャートを参
照してさらに詳細に説明する。
信要求信号ＳＤＲＥＱを入力すると共に、Ｉ／Ｏ５３か
らＤＭＡ受信要求信号ＤＤＲＥＱを入力したら、それら
の要求信号ＳＤＲＥＱ、ＤＤＲＥＱの論理積をＤＭＡ要
求とし、ＤＭＡ受付信号ＤＲＡＫをＩ／Ｏ５２、５３へ
それぞれ出力する（ステップＳ１）。そして、図示しな
いＣＰＵからバス権を取得し（ステップＳ２）、データ
認識信号ＤＡＣＫをＩ／Ｏ５２、５３へそれぞれ出力し
つつ、Ｉ／Ｏ５２内のデータをＩ／Ｏ５３へ転送するよ
うになっている。この処理を図３のタイムチャートを参
照してさらに詳細に説明する。
【００１７】先ず、ＤＭＡＣ５１は、Ｉ／Ｏ５３からＤ
ＭＡ受信要求信号ＳＤＲＥＱを入力し（時点ｔ１１）、
Ｉ／Ｏ５２からＤＭＡ送信要求信号ＤＤＲＥＱを入力し
たならば（時点ｔ１２）、それらの要求信号ＳＤＲＥ
Ｑ、ＤＤＲＥＱの論理積をとってＤＭＡ要求とし（時点
ｔ１２〜時点ｔ１３）、ＤＭＡ受付信号ＤＡＲＫをＩ／
Ｏ５２、５３へ出力する（時点ｔ１３）。
ＭＡ受信要求信号ＳＤＲＥＱを入力し（時点ｔ１１）、
Ｉ／Ｏ５２からＤＭＡ送信要求信号ＤＤＲＥＱを入力し
たならば（時点ｔ１２）、それらの要求信号ＳＤＲＥ
Ｑ、ＤＤＲＥＱの論理積をとってＤＭＡ要求とし（時点
ｔ１２〜時点ｔ１３）、ＤＭＡ受付信号ＤＡＲＫをＩ／
Ｏ５２、５３へ出力する（時点ｔ１３）。
【００１８】このとき、ＤＭＡＣ５１とＣＰＵとの間で
バス調停が行われ、それまでＣＰＵが取得していたバス
権をＤＭＡＣ５１が取得する（時点ｔ１２〜時点ｔ１
３）。なお、Ｉ／Ｏ５２、５３からのＤＭＡ送信要求信
号ＳＤＲＥＱ、ＤＭＡ受信要求信号ＤＤＲＥＱは、時点
ｔ１３のＤＭＡ受付信号ＤＲＡＫの出力時にて出力停止
される。
バス調停が行われ、それまでＣＰＵが取得していたバス
権をＤＭＡＣ５１が取得する（時点ｔ１２〜時点ｔ１
３）。なお、Ｉ／Ｏ５２、５３からのＤＭＡ送信要求信
号ＳＤＲＥＱ、ＤＭＡ受信要求信号ＤＤＲＥＱは、時点
ｔ１３のＤＭＡ受付信号ＤＲＡＫの出力時にて出力停止
される。
【００１９】そして、ＤＭＡＣ５１は、データ認識信号
ＤＡＣＫをＩ／Ｏ５２及びＩ／Ｏ５３へ出力し、Ｉ／Ｏ
５２内のデータを読み出し、同時に読み出したデータを
Ｉ／Ｏ５３に書き込む（時点ｔ１３〜時点ｔ１４）。以
上の動作により、Ｉ／Ｏ５２内のデータをＩ／Ｏ５３へ
ＤＭＡ転送する処理が完了する。
ＤＡＣＫをＩ／Ｏ５２及びＩ／Ｏ５３へ出力し、Ｉ／Ｏ
５２内のデータを読み出し、同時に読み出したデータを
Ｉ／Ｏ５３に書き込む（時点ｔ１３〜時点ｔ１４）。以
上の動作により、Ｉ／Ｏ５２内のデータをＩ／Ｏ５３へ
ＤＭＡ転送する処理が完了する。
【００２０】このように、Ｉ／Ｏ５２が送信可能であっ
てＩ／Ｏ５３が受信可能な状態を認識しているので、Ｉ
／Ｏ５２内のデータをＩ／Ｏ５３へ直接的にＤＭＡ転送
することができる。これにより、ＤＭＡのチャンネルは
１つで済むことになり、構成を簡易なものとすることが
でき、またデータの転送の高速化を図ることができる。
てＩ／Ｏ５３が受信可能な状態を認識しているので、Ｉ
／Ｏ５２内のデータをＩ／Ｏ５３へ直接的にＤＭＡ転送
することができる。これにより、ＤＭＡのチャンネルは
１つで済むことになり、構成を簡易なものとすることが
でき、またデータの転送の高速化を図ることができる。
【００２１】図４（Ａ）は、本発明のＤＭＡ転送方法の
実施の形態を実現する別のデータ転送手段を示すブロッ
ク図である。このデータ転送手段は、図１のデータ転送
手段の機能を特定用途向半導体集積回路（Ａｐｐｌｉｅ
ｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ、以下、「ＡＳＩＣ」という）５６
に集積しており、ＤＭＡＣ５５及びＡＳＩＣ５６が、バ
ス５７により接続され、Ｉ／Ｏ５２、５３が、ＡＳＩＣ
５６内部のローカルバスで接続された構成となってい
る。
実施の形態を実現する別のデータ転送手段を示すブロッ
ク図である。このデータ転送手段は、図１のデータ転送
手段の機能を特定用途向半導体集積回路（Ａｐｐｌｉｅ
ｄ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｉｎｔｅｇｒａｔｅ
ｄ Ｃｉｒｃｕｉｔ、以下、「ＡＳＩＣ」という）５６
に集積しており、ＤＭＡＣ５５及びＡＳＩＣ５６が、バ
ス５７により接続され、Ｉ／Ｏ５２、５３が、ＡＳＩＣ
５６内部のローカルバスで接続された構成となってい
る。
【００２２】そして、図４（Ｂ）に示すように、ＡＳＩ
Ｃ５６には、Ｉ／Ｏ５２、５３に接続された論理積回路
５８及び信号タイミングずらし回路５９を備えている。
このような構成のデータ転送手段によれば、従来機能の
ＤＭＡコントローラを用いて図１のデータ転送手段と同
様の処理を行うことができると共に、部品点数を削減し
て組立工程数を削減し、コストを低減させることができ
る。
Ｃ５６には、Ｉ／Ｏ５２、５３に接続された論理積回路
５８及び信号タイミングずらし回路５９を備えている。
このような構成のデータ転送手段によれば、従来機能の
ＤＭＡコントローラを用いて図１のデータ転送手段と同
様の処理を行うことができると共に、部品点数を削減し
て組立工程数を削減し、コストを低減させることができ
る。
【００２３】以上、本発明を特定の実施形態について述
べたが、本発明はこれらに限られるものではなく、特許
請求の範囲に記載された発明の範囲内で、他の実施形態
についても適用される。例えば、記録装置としてプリン
タを例に説明したが、これに限られるものではなく、例
えばインクジェット式、熱転写式等のプリンタ、ファク
シミリ装置やコピー装置等にも適用可能である。
べたが、本発明はこれらに限られるものではなく、特許
請求の範囲に記載された発明の範囲内で、他の実施形態
についても適用される。例えば、記録装置としてプリン
タを例に説明したが、これに限られるものではなく、例
えばインクジェット式、熱転写式等のプリンタ、ファク
シミリ装置やコピー装置等にも適用可能である。
【００２４】また、バッファサイズが小さくても実施で
きるという点で本願は有利である。しかし、バッファサ
イズが大きくても通用する。さらにいうと、バッファサ
イズが大きいならば、論理積をとらなくても、送信元が
一方的に送ることでも送信元と受信元との中間における
格納、送信を排除することは可能である。
きるという点で本願は有利である。しかし、バッファサ
イズが大きくても通用する。さらにいうと、バッファサ
イズが大きいならば、論理積をとらなくても、送信元が
一方的に送ることでも送信元と受信元との中間における
格納、送信を排除することは可能である。
【００２５】
【発明の効果】以上説明したように、本発明のデータの
転送方法及びその方法を使用する記録装置によれば、Ｄ
ＭＡの要求は、送信側が要求する場合は送信すべきデー
タが有る場合に発生し、受信側が要求する場合は受信ス
ペースが有る場合に発生することになるので、データ送
信手段からデータ受信手段への直接的な転送を確実に行
うことができ、データ転送の処理時間を短縮させること
ができる。
転送方法及びその方法を使用する記録装置によれば、Ｄ
ＭＡの要求は、送信側が要求する場合は送信すべきデー
タが有る場合に発生し、受信側が要求する場合は受信ス
ペースが有る場合に発生することになるので、データ送
信手段からデータ受信手段への直接的な転送を確実に行
うことができ、データ転送の処理時間を短縮させること
ができる。
【図１】本発明のＤＭＡ転送方法の実施の形態を実現す
るデータ転送手段を示すブロック図である。
るデータ転送手段を示すブロック図である。
【図２】図１のデータ転送手段のＤＭＡＣの動作を説明
するためのフローチャートである。
するためのフローチャートである。
【図３】図１のデータ転送手段のＤＭＡＣの処理を説明
するためのタイムチャートである。
するためのタイムチャートである。
【図４】本発明のＤＭＡ転送方法の実施の形態を実現す
る別のデータ転送手段を示すブロック図である。
る別のデータ転送手段を示すブロック図である。
【図５】従来のＤＭＡ転送方法を実現するデータ転送手
段を示すブロック図である。
段を示すブロック図である。
【図６】図７のデータ転送手段のＤＭＡＣの処理を説明
するためのタイムチャートである。
するためのタイムチャートである。
５１、５５ ＤＭＡＣ
５２、５３ Ｉ／Ｏ
５４、５７ バス
５６ ＡＳＩＣ
５８ 論理集積回路
５９ 信号タイミングずらし回路
Claims (4)
- 【請求項１】 データ送信手段からバスを介してデータ
受信手段へデータをＤＭＡ転送する方法であって、 前記バスの中間にて前記データの格納や送信を行わずに
前記データ送信手段から前記データ受信手段へ前記デー
タを直接的にＤＭＡ転送することを特徴とするデータの
転送方法。 - 【請求項２】 データ送信手段からバスを介してデータ
受信手段へデータをＤＭＡ転送する方法であって、 前記データ送信手段からのデータ送信要求と前記データ
受信手段からのデータ受信要求との論理積出力をＤＭＡ
要求とし、 前記データをＤＭＡ転送することを特徴とするデータの
転送方法。 - 【請求項３】 ホストからのデータを受信する送信元
と、 前記受信データに基づいて記録データを生成する受信部
と、 前記送信元から出力されるデータ送信要求信号と前記受
信部から出力されるデータ受信要求信号との論理積をと
る論理積部と、 前記論理積部から出力される論理積出力をＤＭＡ要求信
号としてＤＭＡ受付信号を出力するＤＭＡ制御部と、 前記ＤＭＡ制御部から出力されるＤＭＡ受付信号を前記
送信元と前記受信部へタイミングをずらして出力するタ
イミング調整部と、 それらを接続するバスとを有する記録装置であって、 前記ＤＭＡ制御部は、前記送信元から前記受信部へ前記
データをＤＭＡ転送することを特徴とする記録装置。 - 【請求項４】 前記論理積部及び前記タイミング調整部
は、特定用途向半導体集積回路（ＡＳＩＣ）内に設けら
れることを特徴とする請求項３に記載の記録装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363783A JP2003167841A (ja) | 2001-11-29 | 2001-11-29 | データの転送方法及び記録装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001363783A JP2003167841A (ja) | 2001-11-29 | 2001-11-29 | データの転送方法及び記録装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003167841A true JP2003167841A (ja) | 2003-06-13 |
Family
ID=19174073
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001363783A Pending JP2003167841A (ja) | 2001-11-29 | 2001-11-29 | データの転送方法及び記録装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003167841A (ja) |
-
2001
- 2001-11-29 JP JP2001363783A patent/JP2003167841A/ja active Pending
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