JP3146862B2 - 単方向ループ型伝送回路 - Google Patents
単方向ループ型伝送回路Info
- Publication number
- JP3146862B2 JP3146862B2 JP16466594A JP16466594A JP3146862B2 JP 3146862 B2 JP3146862 B2 JP 3146862B2 JP 16466594 A JP16466594 A JP 16466594A JP 16466594 A JP16466594 A JP 16466594A JP 3146862 B2 JP3146862 B2 JP 3146862B2
- Authority
- JP
- Japan
- Prior art keywords
- communication data
- data
- station
- processor
- fifo memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Small-Scale Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、一般産業用の分散制御
システム等に使用される単方向ループ型伝送回路に関す
る。
システム等に使用される単方向ループ型伝送回路に関す
る。
【０００２】
【従来の技術】従来の単方向ループ型伝送回路は、他局
からの通信データをバイパスさせて次局へ送信する場合
も、通信データを、いったん、局内のプロセッサが１通
単位ごとに取り込んでから、再びプロセッサにより発信
するという手順がとられているのが一般的である。ま
た、通信データのバイパスを高速化するため、単方向ル
ープ型伝送回路の局間にデータライン以外の複数のバイ
パス制御信号線を接続しておき、通信データを中継局内
に取り込むことなく次の局へバイパス送信させる方式が
ある。
からの通信データをバイパスさせて次局へ送信する場合
も、通信データを、いったん、局内のプロセッサが１通
単位ごとに取り込んでから、再びプロセッサにより発信
するという手順がとられているのが一般的である。ま
た、通信データのバイパスを高速化するため、単方向ル
ープ型伝送回路の局間にデータライン以外の複数のバイ
パス制御信号線を接続しておき、通信データを中継局内
に取り込むことなく次の局へバイパス送信させる方式が
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、前者の
場合、受信した全ての通信データをいったん、局のプロ
セッサ（専用プロセッサを含む）に取り込み、そのソフ
ト処理により宛先の判定をするため、他局宛にバイパス
する場合に送信の開始がその分遅れ、また、バイパスの
動作もプロセッサが時分割により処理するためループ上
のスループットが低下して伝送速度を向上させる際の限
界となっていた。また、後者の場合は、伝送速度が増す
もののバイパス制御信号線を敷設するため、その分コス
トが増大し、しかも信号線の制御が複雑になるという問
題があった。本発明は上記問題点を解決するためになさ
れたもので、その目的とするところは、受信された通信
データの宛先別の処理時間を短縮することで伝送路の高
速化を可能にする単方向ループ型伝送回路を提供するこ
とにある。
場合、受信した全ての通信データをいったん、局のプロ
セッサ（専用プロセッサを含む）に取り込み、そのソフ
ト処理により宛先の判定をするため、他局宛にバイパス
する場合に送信の開始がその分遅れ、また、バイパスの
動作もプロセッサが時分割により処理するためループ上
のスループットが低下して伝送速度を向上させる際の限
界となっていた。また、後者の場合は、伝送速度が増す
もののバイパス制御信号線を敷設するため、その分コス
トが増大し、しかも信号線の制御が複雑になるという問
題があった。本発明は上記問題点を解決するためになさ
れたもので、その目的とするところは、受信された通信
データの宛先別の処理時間を短縮することで伝送路の高
速化を可能にする単方向ループ型伝送回路を提供するこ
とにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、伝送路上に設置された局内に、伝送路を
介して入出力される通信データを一時貯留するＦＩＦＯ
（ｆｉｒｓｔ−ｉｎｆｉｒｓｔ−ｏｕｔ）メモリと、Ｆ
ＩＦＯメモリにバスを介して接続されたプロセッサとを
有し、伝送路を介して接続されている他局に対して通信
データの送・受信およびバイパス送信を行う単方向ルー
プ型伝送回路において、自局発の通信データのヘッド部
に宛先からなる制御ヘッドデータを付加する手段と、Ｆ
ＩＦＯメモリ内の通信データの制御ヘッドデータを読み
取り通信データの宛先が自局宛の場合に受信起動信号を
出力し、他局宛の場合にデータバイパス起動信号を出力
し、自他両局宛の場合に同時バイパス受信起動信号を出
力する制御ヘッドデータ判定回路と、受信起動信号によ
りＦＩＦＯメモリ内の通信データをプロセッサに取り込
む手段と、データバイパス起動信号によりＦＩＦＯメモ
リ内の通信データを直接伝送路へ出力するＤＭＡ（ｄｉ
ｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）制御回路と、
同時バイパス受信起動信号によりＦＩＦＯメモリ内の通
信データをプロセッサに取り込むのと並行して伝送路へ
出力する手段とを備えたことを特徴とする。
に、本発明は、伝送路上に設置された局内に、伝送路を
介して入出力される通信データを一時貯留するＦＩＦＯ
（ｆｉｒｓｔ−ｉｎｆｉｒｓｔ−ｏｕｔ）メモリと、Ｆ
ＩＦＯメモリにバスを介して接続されたプロセッサとを
有し、伝送路を介して接続されている他局に対して通信
データの送・受信およびバイパス送信を行う単方向ルー
プ型伝送回路において、自局発の通信データのヘッド部
に宛先からなる制御ヘッドデータを付加する手段と、Ｆ
ＩＦＯメモリ内の通信データの制御ヘッドデータを読み
取り通信データの宛先が自局宛の場合に受信起動信号を
出力し、他局宛の場合にデータバイパス起動信号を出力
し、自他両局宛の場合に同時バイパス受信起動信号を出
力する制御ヘッドデータ判定回路と、受信起動信号によ
りＦＩＦＯメモリ内の通信データをプロセッサに取り込
む手段と、データバイパス起動信号によりＦＩＦＯメモ
リ内の通信データを直接伝送路へ出力するＤＭＡ（ｄｉ
ｒｅｃｔ ｍｅｍｏｒｙ ａｃｃｅｓｓ）制御回路と、
同時バイパス受信起動信号によりＦＩＦＯメモリ内の通
信データをプロセッサに取り込むのと並行して伝送路へ
出力する手段とを備えたことを特徴とする。
【０００５】
【作用】本発明においては、自局発の通信データのヘッ
ド部に宛先からなる制御ヘッドデータが付加され、その
通信データを受信した局では、制御ヘッドデータ判定回
路によりＦＩＦＯメモリ内の通信データの制御ヘッドデ
ータが読み取られ、通信データの宛先が自局宛の場合に
受信起動信号が、他局宛の場合にデータバイパス起動信
号が、自他両局宛の場合に同時バイパス受信起動信号が
それぞれ出力される。受信起動信号が出力されると、Ｆ
ＩＦＯメモリ内の通信データがプロセッサに取り込まれ
る。バイパス起動信号が出力されると、ＤＭＡ制御回路
によりＦＩＦＯメモリ内の通信データが直接伝送路へ出
力される。同時バイパス受信起動信号が出力されると、
ＦＩＦＯメモリ内の通信データがプロセッサに取り込ま
れるのと並行して伝送路へ出力される。
ド部に宛先からなる制御ヘッドデータが付加され、その
通信データを受信した局では、制御ヘッドデータ判定回
路によりＦＩＦＯメモリ内の通信データの制御ヘッドデ
ータが読み取られ、通信データの宛先が自局宛の場合に
受信起動信号が、他局宛の場合にデータバイパス起動信
号が、自他両局宛の場合に同時バイパス受信起動信号が
それぞれ出力される。受信起動信号が出力されると、Ｆ
ＩＦＯメモリ内の通信データがプロセッサに取り込まれ
る。バイパス起動信号が出力されると、ＤＭＡ制御回路
によりＦＩＦＯメモリ内の通信データが直接伝送路へ出
力される。同時バイパス受信起動信号が出力されると、
ＦＩＦＯメモリ内の通信データがプロセッサに取り込ま
れるのと並行して伝送路へ出力される。
【０００６】
【実施例】以下、図に沿って本発明の実施例を説明す
る。図１は本発明の実施例の構成を示すブロック図であ
る。図において、１は局、２，３は局１に対する他局で
あり、これら局１〜３は光ケーブル等からなる伝送路４
によりループ状に接続されている。この伝送路４は時計
回り方向に通信データが送信される。図では、他局２が
送信した通信データが局１に受信され、局１が送信した
通信データが他局３に受信されることを示している。局
１は、入力バッファ回路５、ＦＩＦＯメモリ６、バス
７、出力バッファ回路８、制御ヘッドデータ判定回路
９、プロセッサ１１、ＤＭＡ制御回路１２により構成さ
れている。
る。図１は本発明の実施例の構成を示すブロック図であ
る。図において、１は局、２，３は局１に対する他局で
あり、これら局１〜３は光ケーブル等からなる伝送路４
によりループ状に接続されている。この伝送路４は時計
回り方向に通信データが送信される。図では、他局２が
送信した通信データが局１に受信され、局１が送信した
通信データが他局３に受信されることを示している。局
１は、入力バッファ回路５、ＦＩＦＯメモリ６、バス
７、出力バッファ回路８、制御ヘッドデータ判定回路
９、プロセッサ１１、ＤＭＡ制御回路１２により構成さ
れている。
【０００７】図２は、局１〜３により生成・発信される
通信データのフォーマットを示し、通信データ３０は三
分されて、伝送データ本体３２の先頭のヘッド部に制御
ヘッドデータ３１が付加され、末尾に診断テールデータ
３３が付加されている。この制御ヘッドデータ３１に
は、通信データ３０の宛先が書き込まれる。このように
構成された通信データ３０が図１の他局２から発信され
て局１に受信されると、先ず、入力バッファ回路５を介
してＦＩＦＯメモリ６に入力される。次に、ＦＩＦＯメ
モリ６に入力された通信データ３０の制御ヘッドデータ
３１が、バス７を介して制御ヘッドデータ判定回路９に
より読み取られる。
通信データのフォーマットを示し、通信データ３０は三
分されて、伝送データ本体３２の先頭のヘッド部に制御
ヘッドデータ３１が付加され、末尾に診断テールデータ
３３が付加されている。この制御ヘッドデータ３１に
は、通信データ３０の宛先が書き込まれる。このように
構成された通信データ３０が図１の他局２から発信され
て局１に受信されると、先ず、入力バッファ回路５を介
してＦＩＦＯメモリ６に入力される。次に、ＦＩＦＯメ
モリ６に入力された通信データ３０の制御ヘッドデータ
３１が、バス７を介して制御ヘッドデータ判定回路９に
より読み取られる。
【０００８】ここで判定回路９は読み取った宛先が局１
すなわち自局宛である場合に、受信起動信号であるとこ
ろのデータ受信割込処理起動信号ａをプロセッサ１１へ
送る。すると、プロセッサ１１は、ＦＩＦＯメモリ６内
の通信データ３０をバス７を介して内部に取り込む。ま
た、読み取った宛先が他局３等の他局宛である場合は、
データバイパス起動信号ｂをＤＭＡ制御回路１２へ送
る。すると、ＤＭＡ制御回路１２は、ＦＩＦＯメモリ６
内の通信データ３０を直接にバス７および出力バッファ
回路８を介して、伝送路４へ送信する。
すなわち自局宛である場合に、受信起動信号であるとこ
ろのデータ受信割込処理起動信号ａをプロセッサ１１へ
送る。すると、プロセッサ１１は、ＦＩＦＯメモリ６内
の通信データ３０をバス７を介して内部に取り込む。ま
た、読み取った宛先が他局３等の他局宛である場合は、
データバイパス起動信号ｂをＤＭＡ制御回路１２へ送
る。すると、ＤＭＡ制御回路１２は、ＦＩＦＯメモリ６
内の通信データ３０を直接にバス７および出力バッファ
回路８を介して、伝送路４へ送信する。
【０００９】このように、プロセッサ１１とは別に設置
されたＤＭＡ制御回路１２により通信データをバイパス
送信することにより、バイパスに要する時間が、従来の
プロセッサ１１によるソフト上の処理から、ハードウェ
アの応答時間に依存するまでに短縮される。さらに、読
み取った宛先が自局および他局宛である場合は、同時バ
イパス受信起動信号であるところのデータ受信割込処理
起動信号ｃをプロセッサ１１へ送る。すると、プロセッ
サ１１は、ＦＩＦＯメモリ６内の通信データ３０をバス
７を介して内部に取り込むと同時に、並行して出力バッ
ファ回路８を介し伝送路４へ送信する。
されたＤＭＡ制御回路１２により通信データをバイパス
送信することにより、バイパスに要する時間が、従来の
プロセッサ１１によるソフト上の処理から、ハードウェ
アの応答時間に依存するまでに短縮される。さらに、読
み取った宛先が自局および他局宛である場合は、同時バ
イパス受信起動信号であるところのデータ受信割込処理
起動信号ｃをプロセッサ１１へ送る。すると、プロセッ
サ１１は、ＦＩＦＯメモリ６内の通信データ３０をバス
７を介して内部に取り込むと同時に、並行して出力バッ
ファ回路８を介し伝送路４へ送信する。
【００１０】図３〜図６は、図１における通信データの
移動の形態をパターンとしてそれぞれ示したものであ
る。図３は、局１のプロセッサ１１により自局発他局宛
の送信データ２５が伝送路へ送信される場合を示す。図
４は、局１へ受信された局１宛の受信データ２６がプロ
セッサ１１に取り込まれる場合を示す。図５は、局１へ
受信された、局１以外の宛先である通信データすなわち
バイパスデータ２７が、ＤＭＡ制御回路１２により伝送
路上へ送信される場合を示す。図６は、局１へ受信され
た通信データの宛先が局１宛であるとともに他局宛であ
る場合に、プロセッサ１１により受信データ２６として
取り込まれると同時に、バイパスデータ２７として伝送
路へ送信されることを示す。
移動の形態をパターンとしてそれぞれ示したものであ
る。図３は、局１のプロセッサ１１により自局発他局宛
の送信データ２５が伝送路へ送信される場合を示す。図
４は、局１へ受信された局１宛の受信データ２６がプロ
セッサ１１に取り込まれる場合を示す。図５は、局１へ
受信された、局１以外の宛先である通信データすなわち
バイパスデータ２７が、ＤＭＡ制御回路１２により伝送
路上へ送信される場合を示す。図６は、局１へ受信され
た通信データの宛先が局１宛であるとともに他局宛であ
る場合に、プロセッサ１１により受信データ２６として
取り込まれると同時に、バイパスデータ２７として伝送
路へ送信されることを示す。
【００１１】このようにして、本発明の実施例では、プ
ロセッサ１１とはハードウェア的に別なＤＭＡ制御回路
１２および制御ヘッドデータ判定回路９を設けたことに
より、局１内に受信された通信データ３０を、最初にそ
の制御ヘッドデータ３１の宛先からバイパスデータか否
かを判別し、バイパスデータである場合はＤＭＡ制御回
路１２により伝送路４へ直接送信することが可能とな
り、プロセッサ１１への負担が軽減されて、その分、全
体の伝送速度が増大するとともに、プロセッサ１１自身
のスループットも増大する。
ロセッサ１１とはハードウェア的に別なＤＭＡ制御回路
１２および制御ヘッドデータ判定回路９を設けたことに
より、局１内に受信された通信データ３０を、最初にそ
の制御ヘッドデータ３１の宛先からバイパスデータか否
かを判別し、バイパスデータである場合はＤＭＡ制御回
路１２により伝送路４へ直接送信することが可能とな
り、プロセッサ１１への負担が軽減されて、その分、全
体の伝送速度が増大するとともに、プロセッサ１１自身
のスループットも増大する。
【００１２】また、受信した通信データ３０が自局およ
び他局宛である場合に、プロセッサ１１は同時バイパス
受信動作を実行することで、従来はプロセッサが受信と
他局宛転送とをそれぞれ別なタイミングで行っていたの
が同時に行われるようになり、その分が高速化される。
なお、実施例では、局１について説明したが、他局２，
３についても局１と同様に構成されている。
び他局宛である場合に、プロセッサ１１は同時バイパス
受信動作を実行することで、従来はプロセッサが受信と
他局宛転送とをそれぞれ別なタイミングで行っていたの
が同時に行われるようになり、その分が高速化される。
なお、実施例では、局１について説明したが、他局２，
３についても局１と同様に構成されている。
【００１３】
【発明の効果】以上述べたように本発明によれば、通信
データの制御ヘッドデータに宛先を付加して発信し、受
信した局では制御ヘッドデータの宛先が他局である場合
に、ＤＭＡ制御回路によりＦＩＦＯメモリ内に受信され
ている通信データを直接伝送路へ出力する。その結果、
受信した通信データがバイパスされる際は全くプロセッ
サが関与することがなくなり、その分、プロセッサのス
ループットおよび伝送速度も増大する。また、これらの
動作を実現するための局も比較的簡単に構成される。
データの制御ヘッドデータに宛先を付加して発信し、受
信した局では制御ヘッドデータの宛先が他局である場合
に、ＤＭＡ制御回路によりＦＩＦＯメモリ内に受信され
ている通信データを直接伝送路へ出力する。その結果、
受信した通信データがバイパスされる際は全くプロセッ
サが関与することがなくなり、その分、プロセッサのス
ループットおよび伝送速度も増大する。また、これらの
動作を実現するための局も比較的簡単に構成される。
【図１】本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】実施例で送信される通信データのフォーマット
を示す説明図である。
を示す説明図である。
【図３】図１において通信データを発信する場合を示す
説明図である。
説明図である。
【図４】図１において自局宛の通信データを受信した場
合を示す説明図である。
合を示す説明図である。
【図５】図１において他局宛のバイパスデータを受信し
た場合を示す説明図である。
た場合を示す説明図である。
【図６】図１において自他両局宛の通信データを受信し
た場合を示す説明図である。
た場合を示す説明図である。
１ 局 ２，３ 他局 ４ 伝送路 ５ 入力バッファ回路 ６ ＦＩＦＯメモリ ７ バス ８ 出力バッファ回路 ９ 制御ヘッドデータ判定回路 １１ プロセッサ １２ ＤＭＡ制御回路 ２５ 送信データ ２６ 受信データ ２７ バイパスデータ ３０ 通信データ ３１ 制御ヘッドデータ ３２ 伝送データ本体 ３３ 診断テールデータ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−8941（ＪＰ，Ａ) 特開 平８−8948（ＪＰ，Ａ) 特開 昭62−140533（ＪＰ，Ａ) 特開 昭58−64846（ＪＰ，Ａ) 特開 平３−34661（ＪＰ，Ａ) 特開 平４−157840（ＪＰ，Ａ) 特開 平２−235458（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/42
Claims (1)
- 【請求項１】伝送路上に設置された局内に、伝送路を介
して入出力される通信データを一時貯留するＦＩＦＯメ
モリと、ＦＩＦＯメモリにバスを介して接続されたプロ
セッサとを有し、伝送路を介して接続されている他局に
対して通信データの送・受信およびバイパス送信を行う
単方向ループ型伝送回路において、 自局発の通信データのヘッド部に宛先からなる制御ヘッ
ドデータを付加する手段と、 ＦＩＦＯメモリ内の通信データの制御ヘッドデータを読
み取り通信データの宛先が自局宛の場合に受信起動信号
を出力し、他局宛の場合にデータバイパス起動信号を出
力し、自他両局宛の場合に同時バイパス受信起動信号を
出力する制御ヘッドデータ判定回路と、 受信起動信号によりＦＩＦＯメモリ内の通信データをプ
ロセッサに取り込む手段と、 データバイパス起動信号によりＦＩＦＯメモリ内の通信
データを直接伝送路へ出力するＤＭＡ制御回路と、 同時バイパス受信起動信号によりＦＩＦＯメモリ内の通
信データをプロセッサに取り込むのと並行して伝送路へ
出力する手段と、 を備えたことを特徴とする単方向ループ型伝送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466594A JP3146862B2 (ja) | 1994-06-23 | 1994-06-23 | 単方向ループ型伝送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16466594A JP3146862B2 (ja) | 1994-06-23 | 1994-06-23 | 単方向ループ型伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH088940A JPH088940A (ja) | 1996-01-12 |
| JP3146862B2 true JP3146862B2 (ja) | 2001-03-19 |
Family
ID=15797499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16466594A Expired - Fee Related JP3146862B2 (ja) | 1994-06-23 | 1994-06-23 | 単方向ループ型伝送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3146862B2 (ja) |
-
1994
- 1994-06-23 JP JP16466594A patent/JP3146862B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH088940A (ja) | 1996-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0821013B2 (ja) | ダイレクトメモリアクセスオ−ダ競合制御方式 | |
| JP2814132B2 (ja) | マルチチャネル通信処理装置 | |
| JP3146862B2 (ja) | 単方向ループ型伝送回路 | |
| JPS6113662B2 (ja) | ||
| JP3799741B2 (ja) | バスコントローラ | |
| KR0182707B1 (ko) | 교환기에 있어서 프로세서간통신 메세지에 대한 모니터장치 및 방법 | |
| JP3146863B2 (ja) | 単方向ループ型伝送回路 | |
| JPS5816337A (ja) | プラント情報伝送システム | |
| JPH07131504A (ja) | データ転送装置 | |
| JP3146864B2 (ja) | 単方向ループ型伝送回路 | |
| JP3844024B2 (ja) | 印刷装置 | |
| JPH0746991Y2 (ja) | 通信コントローラ | |
| JPH0693685B2 (ja) | フレーム選択受信方法 | |
| JPS6332300B2 (ja) | ||
| JPH04117742A (ja) | マルチプロセッサシステム | |
| JPS58101336A (ja) | 高速情報伝送方式 | |
| JPH0113575B2 (ja) | ||
| JPH0367350A (ja) | ネットワークインタフェース装置 | |
| JPS62232057A (ja) | 擬似ｄｍａ方式 | |
| JPS63231564A (ja) | プロセツサ間通信装置 | |
| JPH035863A (ja) | デジタルシステム | |
| JPS62250746A (ja) | Ｈｄｌｃ送信装置 | |
| JPH0421149A (ja) | Ｄｍａデータ伝送装置 | |
| JPH05175996A (ja) | 分散型回線選択方法 | |
| JPS58213336A (ja) | 通信制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001205 |
|
| LAPS | Cancellation because of no payment of annual fees |