JPH04117742A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステム、特に共有メモリを
有していなく、フロセッサ間のバスにデータパケットを
送出してデータ転送を行なう疎結合ナマルチプロセッサ
システムに関スる。

〔従来の技術〕

従来、この種のマルチプロセッサシステムでは、データ
転送時の受信プロセッサの識別のため、送信側プロセッ
サがデータパケット中に受信プロセッサ識別用ビット列
を挿入し、受信側プロセッサにおいて、デイツプスイッ
チ等で予め設定されたプロセッサ番号と受信プロセッサ
識別用ビット列とをフンパレータ等で比較するか、ある
いは送出されたデータパケットを全て受信し、然る後に
受信フロセッサ識別用ビット列をソフトウェアにより解
析し、自プロセッサ宛のデータパケットを選択している
。

〔発明が解決しようとする課題〕

上述した従来のマルチプロセッサシステムでを＝データ
パケットの識別をコンパレータ等を用いヌ実現した場合
、自プロセッサ宛として処理できイ受信プロセッサ識別
ビット列はたかだか１種類ｔか存在しないので、全プロ
セッサに一斉放送（フロートキャスト）する場合には、
送信側プロセッサは受信プロセッサ台数分だけデータパ
ケットを生成・送出しなければならず、またデータパケ
ットの形式に変更の必要が生じた場合に柔軟に対応でき
ない。また、ソフトウェアにより受信プロセッサ識別用
ビット列を解析しデータパケットを選択する方式では、
送出されたデータパケットは全てのプロセッサに入力さ
れて解析されるので、データパケット入力部のバッファ
の容量を太きくしなければならず、さらにソフトウェア
により解析するために処理スピード−が遅く、効率が悪
い等の問題点がある。

〔課題を解決するための手段〕

本発明のマルチプロセッサシステムは、複数のプロセッ
サと、これらのプロセッサ間の通信および制御のための
通信バスおよび制御バスとを備え、パケット交換により
データ転送を行うマルチプロセッサシステムにおいて、
通信バス上に送出されたデータパケットをラッチする第
１のラッチ手段と、この第１のラッチ手段がラッチした
データパケットの一部のビットをアドレスとして指定さ
れたアドレスの内容を出力するメモリと、このメモリの
出力をラッチする第２のラッチ手段と、この第２のラッ
チ手段がラッチしたラッチ信号を制御信号とじて前記第
１のラッチ手段がラッチしたデータパケットのデータを
バッファリンダするデータバッファ手段と、このデータ
バッファ手段でバッファリングされたデータをプロセッ
サに取込むＦＩＦ○レジスタとを有することにより構成
される。

こ実施例〕 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

この実施例ではｎ台のプロセッサが通信バスおよび制御
バスを介して接続されている。データ転送の際にはデー
タ速比側のプロセッサが、通信バスおよび制御バスを獲
得し、データを通信バスへ送出する。送出されたデータ
は送信プロセッサを除く全てのプロセッサへ到達する。

以下、受信時の動作をプロセッサ１を例にとって説明す
る。

第１図において、通信バス１００および制御バス２００
に接続されたプロセッサ１は第１ラツチ回路３．メモリ
４．第２ラツチ回路５．データバッファレジスタ６およ
びＦＩＦＯレジスタ７を有して構成される。通信バス１
００は各プロセッサが通信を行う際に使用するバスであ
り、全てのプロセッサのデータ入出力部に接続される。

送出側プロセッサがデータパケットを通信バス１００ニ
送出した場合に、データパケットは通信バス１００上を
伝搬し、バスに接続される全プロセッサに到達する。制
御バス２００は、通信バス１００を使用するための制御
信号路であり、各プロセッサは制御バス２００を用いて
通信バス１００の獲得および解放を行う。また、データ
パケット送出側のプロセッサは、データパケット送出お
よび各プロセッサでの受信タイミング等に関する制御信
号を送出し、各プロセッサはこれらの制御信号を用いて
データパケットをラッチし解析する。

第１ラッチ回路３は、各プロセッサと通信バス１００と
の接続部であり、通信バス１００上のデータパケットを
入力し、送出側プロセッサが出力する受信タイミング制
御信号］０により、入力状態値をラッチし、ラッチデー
タ１１を出力する。

メモリ４はラッチデータ１１の一部のビットをアドレス
として入力し、あらかじめ設定されているアドレスの内
容１２を出力する。第２ラッチ回路５は、内容１２を受
信タイミング制御信号１０によりラッチし、ラッチ出力
１３を圧力する。データバッファレジスタ６は、ラッチ
データ１１を入力し、ラッチ出力１３を制御信号として
選択・バッファリングし、選択受信データ１４を出力す
る。ＦＩＦＯレジスタ７は送信プロセッサと受信プロセ
ッサとの動作スピードの差を吸収するために設けられた
バッファであり、選択受信データ１４を入力し、ラッチ
出力１３により制御されて選択受信データ１５を出力す
る。

第２図（ａ）第１図の実施例に用いられるデータパケッ
トの形式図、第２図（ｂ）は第１図のメモリ４のアドレ
スとそのアドレスにより出力されるプロセッサごとの内
容１２の例を示す図である。

データパケットは受信プロセッサ番号および一斉放送ビ
ットのデータの流れを制御するヘッダ情報と、受信プロ
セッサが処理するデータとにより構成される。−斉放送
ビットは、このビットが“ｌ”のとき全プロセッサが受
信することを示すビットである。次に第２図（ｂ）のメ
モリ出力について説明を加えると第１ラッチ回路３によ
ってラッチされたデータパケットは、そのヘッダ情報部
がアドレスとしてメモリ４へ与えられる。例えは、プロ
セッサ１はヘッダ情報部のプロセッサ番号が１のときあ
るいは一斉放送ヒットが１′”のときに、メモリ４から
データ“１°“を読出す。読出されたデータは第２ラッ
チ回路５によりラッチされ、データバッファレジスタ６
およびＦＩＦ○レジスタ７の制御信号として動作する。

この制御信号が１″のときにデータパケットがバッファ
リングされ、ＦＩＦＯレジスタ７に入力されて斉放送お
よび自プロセッサ宛のデータパケットのみが選択される
。

なお、ヘッダ情報部を拡張し、制御用のビットを付加す
ることにより、例えば−斉放送のグループ化等も容易に
実現される。さらにメモリの内容は再設定が可能である
ので、データパケットの形式変更にも柔軟に対応するこ
とができる。

Ｊ発明の効果〕 以上説明したように本発明は、マルチプロセッサシステ
ムにおいて、データパケット中の一部のビット列をアド
レスとしてメモリへ入力し、制御信号をメモリの指定さ
れたアドレスの内容として得るので、受信プロセッサ番
号および一斉放送、場合によっては一斉放送のクループ
分は等のデータ受信の制御が容易に行なえ、またメモリ
の内容を変更することでデータパケットの形式変更およ
び制御フロー変更等に柔軟に対応することができる。さ
らに、またデータパケットはハードウェア的に選択され
て各プロセッサのＦＩＦＯレジスタに入力されるので、
処理速度が早く、がっバッファの容量が少なくて済むと
いう効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
は第１図の実施例に用いられるデータパケットの形式図
、第２図（ｂ）は第１図のメモリの出力例を示す図であ
る。 １．２〜ｎ・・・・・・フロセッサ、３・・・・・・第
１ラッチ回路、４・・・・・・メモリ、５−−−−第２
ラツチＯＯＵ、６・・・・・データバッファレジスタ、
７・・・・・・ＰＩＦ○レジスタ、１００・・・・・・
通信バス、２００・・・・・制御ノ＼ス 代理人　弁理士　　内　原　　　晋 ν ／

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、これらのプロセッサ間の通信およ
   び制御のための通信バスおよび制御バスとを備え、パケ
   ット交換によりデータ転送を行うマルチプロセッサシス
   テムにおいて、通信バス上に送出されたデータパケット
   をラッチする第１のラッチ手段と、この第１のラッチ手
   段がラッチしたデータパケットの一部のビットをアドレ
   スとして指定されたアドレスの内容を出力するメモリと
   、このメモリの出力をラッチする第２のラッチ手段と、
   この第２のラッチ手段がラッチしたラッチ信号を制御信
   号として前記第１のラッチ手段がラッチしたデータパケ
   ットのデータをバッファリングするデータバッファ手段
   と、このデータバッファ手段でバッファリングされたデ
   ータをプロセッサに取込むＦＩＦＯレジスタとを有する
   ことを特徴とするマルチプロセッサシステム。