JP2504313B2 - マルチプロセッサシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマルチプロセッサシステム、特に共有メモリ
を有していなく、プロセッサ間のバスにデータパケット
を送出してデータ転送を行なう疎結合なマルチプロセッ
サシステムに関する。

〔従来の技術〕

従来、この種のマルチプロセッサシステムでは、デー
タ転送時の受信プロセッサの識別のため、送信側プロセ
ッサがデータパケット中に受信プロセッサ識別用ビット
列を挿入し、受信側プロセッサにおいて、ディップスイ
ッチ等で予め設定されたプロセッサ番号と受信プロセッ
サ識別用ビット列とをコンパレータ等で比較するか、あ
るいは送出されたデータパケットを全て受信し、然る後
に受信プロセッサ識別用ビット列をソフトウェアにより
解析し、自プロセッサ宛のデータパケットを選択してい
る。

〔発明が解決しようとする課題〕

上述した従来のマルチプロセッサシステムでは、デー
タパケットの識別をコンパレータ等を用いて実現した場
合、自プロセッサ宛として処理できる受信プロセッサ識
別ビット列はたかだか１種類しか存在しないので、全プ
ロセッサに一斉放送（ブロードキャスト）する場合に
は、送信側プロセッサは受信プロセッサ台数分だけデー
タパケットを生成・送出しなければならず、またデータ
パケットの形式に変更の必要が生じた場合に柔軟に対応
できない。また、ソフトウェアにより受信プロセッサ識
別用ビット列を解析しデータパケットを選択する方式で
は、送出されたデータパケットは全てのプロセッサに入
力されて解析されるので、データパケット入力部のバッ
ファの容量を大きくしなければならず、さらにソフトウ
ェアにより解析するために処理スピードーが遅く、効率
が悪い等の問題点がある。

〔課題を解決するための手段〕

本発明のマルチプロセッサシステムは、複数のプロセ
ッサと、これらのプロセッサ間の通信および制御のため
の通信バスおよび制御バスとを備え、パケット交換によ
りデータ転送を行うマルチプロセッサシステムにおい
て、通信バス上に送出されたデータパケットをラッチす
る第１のラッチ手段と、この第１のラッチ手段がラッチ
したデータパケットの一部のビットをアドレスとして指
定されたアドレスの内容を出力するメモリと、このメモ
リの出力をラッチする第２のラッチ手段と、この第２の
ラッチ手段がラッチしたラッチ信号を制御信号として前
記第１のラッチ手段がラッチしたデータパケットのデー
タをバッファリングするデータバッファ手段と、このデ
ータバッファ手段でバッファリングされたデータをプロ
セッサに取込むFIFOレジスタとを有することにより構成
される。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。この
実施例ではｎ台のプロセッサが通信バスおよび制御バス
を介して接続されている。データ転送の際にはデータ送
出側のプロセッサが、通信バスおよび制御バスを獲得
し、データを通信バスへ送出する。送出されたデータは
送信プロセッサを除く全てのプロセッサへ到達する。以
下、受信時の動作をプロセッサ１を例にとって説明す
る。

第１図において、通信バス100および制御バス200に接
続されたプロセッサ１は第１ラッチ回路3,メモリ4,第２
ラッチ回路5,データバッファレジスタ６およびFIFOレジ
スタ７を有して構成される。通信バス100は各プロセッ
サが通信を行う際に使用するバスであり、全てのプロセ
ッサのデータ入出力部に接続される。送出側プロセッサ
がデータパケットを通信バス100に送出した場合に、デ
ータパケットは通信バス100上を伝搬し、バスに接続さ
れる全プロセッサに到達する。制御バス200は、通信バ
ス100を使用するための制御信号路であり、各プロセッ
サは制御バス200を用いて通信バス100の獲得および解放
を行う。また、データパケット送出側のプロセッサは、
データパケット送出および各プロセッサでの受信タイミ
ング等に関する制御信号を送出し、各プロセッサはこれ
らの制御信号を用いてデータパケットをラッチし解析す
る。

第１ラッチ回路３は、各プロセッサと通信バス100と
の接続部であり、通信バス100上のデータパケットを入
力し、送出側プロセッサが出力する受信タイミング制御
信号10により、入力状態値をラッチし、ラッチデータ11
を出力する。メモリ４はラッチデータ11の一部のビット
をアドレスとして入力し、あらかじめ設定されているア
ドレスの内容12を出力する。第２ラッチ回路５は、内容
12を受信タイミング制御信号10によりラッチし、ラッチ
出力13を出力する。データバッファレジスタ６は、ラッ
チデータ11を入力し、ラッチ出力13を制御信号として選
択・バッファリングし、選択受信データ14を出力する。
FIFOレジスタ７は送信プロセッサと受信プロセッサとの
動作スピードの差を吸収するために設けられたバッファ
であり、選択受信データ14を入力し、ラッチ出力13によ
り制御されて選択受信データ15を出力する。

第２図（ａ）第１図の実施例に用いられるデータパケ
ットの形式図、第２図（ｂ）は第１図のメモリ４のアド
レスとそのアドレスにより出力されるプロセッサごとの
内容12の例を示す図である。データパケットは受信プロ
セッサ番号および一斉放送ビットのデータの流れを制御
するヘッダ情報と、受信プロセッサが処理するデータと
により構成される。一斉放送ビットは、このビットが
“1"のとき全プロセッサが受信することを示すビットで
ある。次に第２図（ｂ）のメモリ出力について説明を加
えると第１ラッチ回路３によってラッチされたデータパ
ケットは、そのヘッダ情報部がアドレスとしてメモリ４
へ与えられる。例えば、プロセッサ１はヘッダ情報部の
プロセッサ番号が１のときあるいは一斉放送ビットが
“1"のときに、メモリ４からデータ“1"を読出す。読出
されたデータは第２ラッチ回路５によりラッチされ、デ
ータバッファレジスタ６およびFIFOレジスタ７の制御信
号として動作する。この制御信号が“1"のときにデータ
パケットがバッファリングされ、FIFOレジスタ７に入力
されて一斉放送および自プロセッサ宛のデータパケット
のみが選択される。

なお、ヘッダ情報部を拡張し、制御用のビットを付加
することにより、例えば一斉放送のグループ化等も容易
に実現される。さらにメモリの内容は再設定が可能であ
るので、データパケットの形式変更にも柔軟に対応する
ことができる。

〔発明の効果〕

以上説明したように本発明は、マルチプロセッサシス
テムにおいて、データパケット中の一部のビット列をア
ドレスとしてメモリへ入力し、制御信号をメモリの指定
されたアドレスの内容として得るので、受信プロセッサ
番号および一斉放送、場合によっては一斉放送のグルー
プ分け等のデータ受信の制御が容易に行なえ、またメモ
リの内容を変更することでデータパケットの形式変更お
よび制御フロー変更等に柔軟に対応することができる。
さらに、またデータパケットはハードウェア的に選択さ
れて各プロセッサのFIFOレジスタに入力されるので、処
理速度が早く、かつバッファの容量が少なくて済むとい
う効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図（ａ）
は第１図の実施例に用いられるデータパケットの形式
図、第２図（ｂ）は第１図のメモリの出力例を示す図で
ある。 1,2〜ｎ……プロセッサ、３……第１ラッチ回路、４…
…メモリ、５……第２ラッチ回路、６……データバッフ
ァレジスタ、７……FIFOレジスタ、100……通信バス、2
00……制御バス。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のプロセッサと、これらのプロセッサ
   間の通信および制御のための通信バスおよび制御バスと
   を備え、パケット交換によりデータ転送を行うマルチプ
   ロセッサシステムにおいて、通信バス上に送出されたデ
   ータパケットをラッチする第１のラッチ手段と、この第
   １のラッチ手段がラッチしたデータパケットの一部のビ
   ットをアドレスとして指定されたアドレスの内容を出力
   するメモリと、このメモリの出力をラッチする第２のラ
   ッチ手段と、この第２のラッチ手段がラッチしたラッチ
   信号を制御信号として前記第１のラッチ手段がラッチし
   たデータパケットのデータをバッファリングするデータ
   バッファ手段と、このデータバッファ手段でバッファリ
   ングされたデータをプロセッサに取込むFIFOレジスタと
   を有することを特徴とするマルチプロセッサシステム。